CN110473920B - 铁电半导体器件及其制造方法 - Google Patents

铁电半导体器件及其制造方法 Download PDF

Info

Publication number
CN110473920B
CN110473920B CN201910044917.4A CN201910044917A CN110473920B CN 110473920 B CN110473920 B CN 110473920B CN 201910044917 A CN201910044917 A CN 201910044917A CN 110473920 B CN110473920 B CN 110473920B
Authority
CN
China
Prior art keywords
ferroelectric
layer
pattern
layer pattern
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910044917.4A
Other languages
English (en)
Other versions
CN110473920A (zh
Inventor
刘香根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN110473920A publication Critical patent/CN110473920A/zh
Application granted granted Critical
Publication of CN110473920B publication Critical patent/CN110473920B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种铁电半导体器件及其制造方法。本公开的铁电半导体器件包括：衬底，其具有沟道结构；在所述沟道结构中的沟槽图案，其具有底表面和侧壁面；电介质层，其设置在沟槽图案的底表面和侧壁面上；以及栅电极层，其设置在电介质层上。电介质层包括沿着沟槽图案的侧壁面设置的非铁电层图案和铁电层图案。

Description

铁电半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2018年5月10日提交的申请号为10-2018-0053957的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的各种实施例总体而言涉及一种半导体器件，并且更特别地，涉及一种铁电半导体器件及其制造方法。
背景技术
通常，铁电材料是指在没有施加外部电场的状态下具有自发电极化的材料。另外，当施加外部电场时，铁电材料能够表现出极化电滞行为。此时，可以控制施加的电场，使得铁电材料在极化电滞曲线上具有两种稳定的剩余极化状态中的任意一种。这种特性可以被用于以非易失性方式储存“0”或“1”的逻辑信息。
近来，已经研究了一种场效应晶体管型铁电存储器件，其中在栅电介质层中使用铁电材料。铁电存储器件的写入操作可以通过将预定写入电压施加到栅电极层并且将不同剩余极化状态储存在栅电介质层中作为逻辑信息来执行。铁电存储器件的读取操作可以通过读取流过场效应晶体管的沟道层的操作电流来形成，其中场效应晶体管的沟道电阻可以根据写入栅电介质层中的不同的可能剩余极化状态而改变。
发明内容
公开了根据本公开的一个方面的铁电半导体器件。根据本公开的一个实施例的铁电半导体器件包括：衬底，其具有沟道结构；在所述沟道结构中的沟槽图案，其具有底表面和侧壁面；电介质层，其设置在所述沟槽图案的所述底表面和所述侧壁面上；以及栅电极层，其设置在所述电介质层上。所述电介质层包括沿着所述沟槽图案的所述侧壁面设置的非铁电层图案和铁电层图案。
公开了根据本公开的另一个方面的铁电半导体器件的制造方法。在该方法中，提供具有沟道结构的衬底。所述沟道结构包括具有底表面和侧壁面的沟槽图案。非晶铁电材料层形成在所述沟槽图案的所述底表面和所述侧壁面上。在与所述底表面垂直的方向上，从所述底表面开始在所述铁电材料层上交替地层叠绝缘层和铁电结晶诱导层。使所述铁电材料层的与所述铁电结晶诱导层接触的部分结晶以形成铁电层图案，并且使所述铁电材料层的与所述绝缘层接触的部分结晶以形成非铁电层图案。
附图说明
图1A至图1C是示意性示出根据本公开的一个实施例的铁电半导体器件的视图。
图2A至图2C是示意性示出根据本公开的另一个实施例的铁电半导体器件的视图。
图3是示意性示出根据本公开的一个实施例的铁电半导体器件的制造方法的流程图。
图4至图6、图7A、图8A、图9A、图10A、图11A和图12A是示意性示出根据本公开的一个实施例的铁电半导体器件的制造方法的立体图。
图7B、图8B、图9B、图10B、图11B和图12B是分别沿着图7A、图8A、图9A、图10A、图11A和图12A中的线A-A′截取的截面图，示出了铁电半导体器件的制造方法。
图7C、图8C、图9C、图10C、图11C和图12C是分别沿着图7A、图8A、图9A、图10A、图11A和图12A中的线B-B′截取的截面图，示出了铁电半导体器件的制造方法。
图13是示意性示出根据本公开的另一个实施例的铁电半导体器件的制造方法的流程图。
图14A、图15A和图16A是示意性示出根据本公开的另一个实施例的铁电半导体器件的制造方法的立体图。
图14B、图15B和图16B是分别沿着图14A、图15A和图16A中的线A-A′截取的截面图，示出了铁电半导体器件的制造方法。
图14C、图15C和图16C是分别沿着图14A、图15A和图16A中的线B-B′截取的截面图，示出了铁电半导体器件的制造方法。
具体实施方式
现在将在下文中参考附图来描述各种实施例。在附图中，为了使图示清楚，层和区域的尺寸可以被夸大。从观察者的视角来描述附图。如果一个元件被称为位于另一个元件上，则可以理解为：该元件可以直接位于另一个元件上，或者另外的元件可以介于该元件与另一个元件之间。在整个说明书中，相同的附图标记表示相同的元件。
另外，除非上下文中另外明确地使用，否则词的单数形式的表达应被理解为包括该词的复数形式。要理解的是，术语“包括”、“包含”或“具有”旨在指定特征、数目、步骤、操作、元件、部件或其组合的存在，但不用于排除一个或更多个其他特征、数目、步骤、操作、组件、部件或其组合的存在或添加的可能性。此外，在执行方法或制造方法时，组成方法的每个步骤可以以与规定的顺序不同的顺序进行，除非上下文明确描述了特定的顺序。换言之，每个步骤可以以与陈述的顺序相同的方式来执行、可以基本上同时执行、或可以以相反的顺序来执行。
在本说明书中，使用具有x轴、y轴和z轴的正交坐标系统来描述结构的取向。这里，x方向可以表示与x轴平行的方向。同样，y方向可以表示与y轴平行的方向，且z方向可以表示与z轴平行的方向。
图1A至图1C是示意性示出根据本公开的一个实施例的铁电半导体器件1的视图。具体地，图1A是铁电半导体器件1的立体图，图1B是沿图1A的铁电半导体器件1的线I-I′截取的截面图，且图1C是沿图1A的铁电半导体器件1的线Ⅱ-Ⅱ′截取的截面图。铁电半导体器件1可以是具有鞍型沟道结构(诸如由沟道结构1010所示出)的晶体管器件。铁电半导体器件1能够用作将铁电材料层的剩余极化储存为信号信息的非易失性存储器件。
参考图1A至图1C，铁电半导体器件1可以包括具有沟道结构1010的衬底101、设置在沟道结构1010的至少一部分上的电介质层20和栅电极层155。电介质层20可以包括铁电层图案120a和非铁电层图案120b。铁电半导体器件1可以包括源极区170和漏极区180，源极区170和漏极区180形成在位于栅电极层155的相对端部或相对侧处的沟道结构1010中。
例如，衬底101可以包括半导体材料。例如，衬底101可以是硅(Si)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底、锗(Ge)衬底或硅锗(SiGe)衬底。在一个实施例中，衬底101可以被掺杂以具有导电性。作为一个示例，衬底101可以掺杂有p型掺杂剂或n型掺杂剂。
沟道结构1010可以被布置为在Z方向上从衬底101的第一表面101S1和第二表面101S2突出。第一表面101S1和第二表面101S2可以基本在同一个平面上。沟道结构1010可以由与衬底101使用的材料相同的材料来形成。即，沟道结构1010可以通过将衬底101图案化或者刻蚀来形成，且沟道结构1010可以形成衬底101的一部分。沟道结构1010可以沿着x方向、y方向和z方向而分别具有预定的长度L1、宽度W1和高度H1。这里，正如沿着x方向测量的，长度L1可以表示源极区170的端部与漏极区180的端部之间的最大距离；而高度H1可以表示从第一表面101S1或第二表面101S2到源极区170与漏极区180的上表面的距离。
参考图1A和1C，层间绝缘层105可以设置在衬底101的至少一部分上。层间绝缘层105可以设置在与沟道结构1010相邻的衬底101上。例如，层间绝缘层105可以包括氧化硅、氮化硅、氮氧化硅、氮化铝、氧化铝或其中两种或更多种的组合。
同时，参考图1A和1B，沟道结构1010可以具有第一沟槽图案10a。第一沟槽图案10a可以具有与由x方向和y方向形成的平面基本平行的底表面101a以及与由y方向和z方向形成的平面基本平行的侧壁面101b和101c。界面绝缘层110可以设置在第一沟槽图案10a的底表面101a以及侧壁面101b和101c上。电介质层20可以设置在界面绝缘层110上。如图1A和1C中所示，由于第一沟槽图案10a的形成，沟道结构1010可以具有比第一高度H1小的第二高度H2。
同时，第二沟槽图案10b可以被设置得与具有第一沟槽图案10a的沟道结构1010相邻。第二沟槽图案10b可以通过选择性地刻蚀层间绝缘层105来形成，且第二沟槽图案10b可以使沟道结构1010的侧表面101e和101f的一些部分暴露。因此，如图1C中所示，与第二沟槽图案10b相邻的沟道结构1010可以具有上表面101d以及侧表面101e和101f。上表面101d可以与图1B的第一沟槽图案10a的底表面101a实质上相同。另外，如图1C中所示，界面绝缘层110可以设置在层间绝缘层105、沟道结构1010的整个上表面101d以及侧表面101e和101f的部分上。
界面绝缘层110可以介于衬底101与电介质层20之间以抑制或者限制在制造工艺期间衬底101与电介质层20之间的材料扩散。另外，界面绝缘层110能够防止衬底101与电介质层20之间的直接接触。界面绝缘层110可以防止或减少由于由不同大小的晶格常数引起的应变而在衬底101与电介质层20之间的界面处产生的晶体缺陷。
在一个实施例，界面绝缘层110可以具有非晶结构。例如，界面绝缘层110可以包括氧化硅、氮化硅、氮氧化硅或氧化铝。作为示例，当衬底101是硅(Si)衬底时，界面绝缘层110可以是氧化硅层、氮化硅层或氮氧化硅层。例如，界面绝缘层110可以具有大于零(0)至五纳米(5nm)的厚度。
电介质层20可以设置在界面绝缘层110上。电介质层20可以包括铁电层图案120a和非铁电层图案120b。铁电层图案120a和非铁电层图案120b可以各自具有晶体结构。在未提供外部电压或外部电流的状态下，铁电层图案120a可以具有预定的剩余极化。另一方面，当未提供外部电压或外部电流时，非铁电层图案120b可以缺少剩余极化。作为示例，非铁电层图案120b可以具有顺电性能或反铁电性能。
铁电层图案120a可以设置在第一沟槽图案10a的侧壁面101b和101c上。在图1B中，界面绝缘层110介于电介质层20与沟槽图案10a的侧壁面之间。铁电层图案120a和非铁电层图案120b可以沿着第一沟槽图案10a的侧壁面101b和101c而交替设置或交错，造成具有在z方向的厚度上层叠的交替的铁电部分和非铁电部分的电介质层20。在一个实施例中，如图1B中所示，仅非铁电层图案120b设置在第一沟槽图案10a的底表面101a上。另外，如图1C中所示，在沟道结构1010的形成有第一沟槽图案10a和第二沟槽图案10b的区域中，仅非铁电层图案120b设置在界面绝缘层110上。
在一个实施例中，铁电层图案120a和非铁电层图案120b可以各自是电介质层20的一部分。铁电层图案120a可以是电介质层20的具有铁电性能的部分。非铁电层图案120b可以是电介质层20的不具有铁电性能的部分。即，铁电层图案120a和非铁电层图案120b可以实质上具有相同的化学成分，但可以具有不同的晶格结构。
在示例中，电介质层20可以包括氧化铪、氧化锆、氧化铪锆或者其中两种或更多种的组合。铁电层图案120a可以是电介质层20的具有正交晶系的晶格结构的部分。非铁电层图案120b可以是电介质层20的具有四方晶系、立方晶系或单斜晶系的晶格结构的部分。
在一个实施例中，铁电层图案120a可以包括掺杂剂。作为示例，当铁电层图案120a包括氧化铪、氧化锆、氧化铪锆或者其中两种或更多种的组合时，掺杂剂可以包括碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、氮(N)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、钆(Gd)、镧(La)或其中两种或更多种元素的组合。掺杂剂能够增加铁电层图案120a的铁电极化的大小，或者改善铁电层图案120a中的剩余极化的滞留。非铁电层图案120b可以与铁电层图案120a包括相同的掺杂剂。
参考图1B，铁电层图案120a可以具有预定的厚度t120a和长度l120a。另外，参考图1A，铁电层图案120a可以沿着y方向延伸，并且跨过预定的宽度W0。在一个实施例中，当铁电层图案120a具有单晶粒结构时，厚度t120a和长度l120a可以是铁电层图案120a的厚度和长度。同时，宽度W0可以取决于铁电半导体器件1的尺寸，且可以大于厚度t120a和长度l120a。当铁电层图案120a具有单晶粒结构时，宽度W0可以等于或大于铁电层图案120a的厚度t120a和长度l120a。
作为示例，厚度t120a可以大约为五纳米(5nm)至十五纳米(15nm)，且长度l120a可以大约为五纳米(5nm)至三十纳米(30nm)。同时，非铁电层图案120b可以具有预定的厚度t120b和长度l120b。另外，非铁电层图案120b可以跨过预定的宽度W0。非铁电层图案120b的厚度可以与铁电层图案120a的厚度基本相同。非铁电层图案120b的长度l120b可以被预定或者可以对应于铁电层图案120a的部分之间的间距。例如，非铁电层图案120b的长度l120b可以为一纳米(1nm)至三十纳米(30nm)。可以鉴于沿着侧壁面101b和101c设置的铁电层图案120a的部分的密度来确定非铁电层图案120b的长度l120b。即，随着非铁电层图案120b的长度l120b的减小，沿着侧壁面101b和101c设置的铁电层图案120a的密度或总面积可以增大。
根据本公开的一个实施例，通过将铁电层图案120a的厚度t120a和长度l120a控制到单晶粒的尺寸范围之内的厚度和长度，可以实现沿着厚度方向和纵向或长度方向的单晶粒的横截面结构。由于铁电极化的轴能够均匀地排列在单晶粒层中，因此可以在这样的层中改善沿着铁电层图案120a中的极化轴对准的铁电极化的取向的均匀性。由于改善了极化取向的均匀性，因此能够增加或提高铁电极化的大小。结果，在一个实施例中，在铁电层图案120a中提高了沿着厚度方向和纵向方向的极化取向的对准程度，使得铁电层图案120a中的每单位面积的剩余极化的大小能够增加。
参考图1B，栅电极层155可以被设置为填充沟道结构1010的第一沟槽图案10a。栅电极层155可以被设置为在沟道结构1010上方突出。栅电极层155可以被设置为覆盖铁电层图案120a和非铁电层图案120b。参考图1C，在沟道结构1010的形成有第一沟槽图案10a和第二沟槽图案10b的区域中，栅电极层155可以设置在非铁电层图案120b上或者被布置为覆盖非铁电层图案120b。上电极层165可以设置在栅电极层155上。
栅电极层155和上电极层165可以各自包括导电材料。例如，该导电材料可以包括钨(W)、钛(Ti)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽、氧化钌或其中两种或更多种的组合。在一个实施例中，上电极层165可以包括比栅电极层155具有更低的电阻率的材料。在一些实施例中，上电极层165可以被省略。
源极区170和漏极区180可以被设置在沟道结构1010的位于第一沟槽图案10a或栅电极层155的相对端部或相对侧处的区域中。源极区170和漏极区180可以是掺杂有与在沟道结构1010中使用的掺杂剂类型不同的掺杂剂的区域。作为一个示例，当沟道结构1010被掺杂成p型时，源极区170和漏极区180可以被掺杂成n型。作为另一个示例，当沟道结构1010被掺杂成n型时，源极区170和漏极区180可以被掺杂成p型。
在一些实施例中，当通过控制制造工艺来充分抑制衬底101与电介质层20之间的材料扩散时，能够省略界面绝缘层110。另外，当通过使用在衬底101与电介质层20之间具有更小的晶格常数差的材料来使衬底101与电介质层20之间的界面处的缺陷减少或者使该界面处的变形量减小时，可以省略界面绝缘层110。当界面绝缘层110被省略时，铁电层图案120a和非铁电层图案120b可以直接设置在沟道结构1010中的第一沟槽图案10a中。
根据本公开的一个实施例的铁电半导体器件的操作方法能够参考图1A至图1C来描述如下。首先，将描述写入操作。
在源极区170和漏极区180接地的同时，写入电压可以被施加在栅电极层155与衬底101之间，使得剩余极化可以以非易失性方式被写入铁电层图案120a中。作为示例，在衬底101接地的同时，具有正极性的偏压被施加到栅电极层155，之后移除该偏压。结果，在铁电层图案120a中，第一剩余极化在与第一沟槽图案10a的侧壁面101b和101c垂直的方向上和在与底表面101a平行的方向上对准。即，第一剩余极化可以在从栅电极层155开始的沟道结构1010的方向上侧向对准，并且可以在偏压被移除之后被保持。作为另一个示例，在衬底101接地的同时，具有负极性的偏压被施加到栅电极层155，之后移除该偏压。结果，在铁电层图案120a中，第二剩余极化在与第一沟槽图案10a的侧壁面101b和101c垂直的方向上和在与底表面101a平行的方向上对准。即，第二剩余极化可以在从沟道结构1010开始的栅电极层155的方向上侧向对准，并且可以在偏压被移除之后被保持。非铁电层图案120b不具有剩余极化。
接下来，将描述读取操作。读取电压可以被施加在栅电极层155与衬底101之间，同时预定的源极-漏极电压被施加在源极区170与漏极区180之间，以在沟道结构1010中形成沟道层102。因此，导电载流子(诸如电子或空穴)可以沿着源极区170与漏极区180之间的沟道层102流动，与施加的源极-漏极电压一致。铁电层图案120a中的第一剩余极化或第二剩余极化能够增大或减小流动的导电载流子的密度。作为示例，当第一剩余极化被储存在铁电层图案120a中时，电子可以从沟道结构1010被诱导到沟道层102中，或者在沟道层102中的空穴可以从沟道层102被逐出。因此，在电介质层20处或附近的沟道层102中，电子的密度可以增大，或者空穴的密度可以减小。作为另一个示例，当第二剩余极化被储存在铁电层图案120a中时，空穴可以从沟道结构1010被诱导到沟道层102中，或者电子可以从沟道层102被逐出。因此，在电介质层20处或附近的沟道层102中，电子的密度可以减小，或者空穴的密度可以增大。即，根据储存在铁电层图案120a中的剩余极化的取向，在读取操作中，沿着沟道层102流动的导电载流子的密度可以变化。结果，读取操作可以包括：读取沿着沟道层102流动的电流的大小；以及确定信号信息，该信号信息对应于储存在铁电层图案120a中的剩余极化。
如上所述，在一个实施例中，在铁电层图案120a中提高沿着厚度方向和纵向方向的极化取向的对准程度，使得铁电层图案120a的剩余极化的大小能够增加。结果，可以增大第一剩余极化与第二剩余极化之间的极化值的差，从而提高储存和读取不同信号信息的能力。
图2A至图2C是示意性示出根据本公开的另一个实施例的铁电半导体器件2的视图。具体地，图2A是铁电半导体器件2的立体图，图2B是沿图2A的铁电半导体器件2的线I-I′截取的截面图，且图2C是沿图2A的铁电半导体器件2的线Ⅱ-Ⅱ′截取的截面图。与图1A至图1C中示出的铁电半导体器件1相比，图2A至图2C中示出的铁电半导体器件2还具有绝缘层图案135和扩散阻挡层图案145。
参考图2B和2C，绝缘层图案135可以设置在栅电极层155与设在第一沟槽图案10a的底表面101a上的非铁电层图案120b之间。另外，绝缘层图案135可以设置在栅电极层155与设在第一沟槽图案10a的侧壁面101b和101c上的非铁电层图案120b之间。同时，扩散阻挡层图案145可以设置在栅电极层155与设在第一沟槽图案10a的侧壁面101b和101c上的非铁电层图案120b之间。扩散阻挡层图案145可以用于抑制由于铁电层图案120a与栅电极层155之间的扩散而引起的材料迁移。作为示例，当铁电层图案120a包括氧化物且栅电极层155包括与氧反应的金属时，在铁电半导体器件2的制造期间会发生不期望的反应。因此，可以通过扩散阻挡层图案145来抑制铁电层图案120a中的氧与栅电极层155中的金属的氧化，所述铁电层图案120a中的氧与栅电极层155中的金属的氧化引起扩散。结果，可以防止栅电极层155通过扩散和氧化而劣化，或者可以使栅电极层155通过扩散和氧化的劣化减弱。
在一个实施例中，扩散阻挡层图案145可以具有预定的长度l145和厚度t145。扩散阻挡层图案145的长度l145可以与铁电层图案120a的长度l120a基本相同。扩散阻挡层图案145的厚度t145可以被控制到足以抑制由于上述材料扩散而引起的氧化反应的尺寸。作为示例，扩散阻挡层图案145的厚度t145可以大约为五纳米(5nm)至三十纳米(30nm)。另外，参考图2A，扩散阻挡层图案145可以具有与预定宽度W0相对应的宽度。
同时，绝缘层图案135可以具有预定长度l135和厚度t135。绝缘层图案135的长度l135可以与非铁电层图案120b的长度l120b基本相同。绝缘层图案135的厚度t135可以与扩散阻挡层图案145的厚度t145基本相同。另外，参考图2A，绝缘层图案135可以具有与预定宽度W0相对应的宽度。
绝缘层图案135可以具有非晶结构。例如，绝缘层图案135可以包括氧化物、氮化物、氮氧化物等。例如，绝缘层图案135可以包括氧化硅、氮化硅、氮氧化硅等。扩散阻挡层图案145可以具有晶体结构。例如，扩散阻挡层图案145可以包括氮化钛、氮化钽等。扩散阻挡层图案145可以具有与铁电层图案120a的晶格常数不同的晶格常数。如稍后将描述，扩散阻挡层图案145因铁电结晶诱导层的结晶热处理而产生。具体地，铁电结晶诱导层可以用于在结晶热处理的时间段处诱导铁电层图案120a以具有铁电晶体结构。扩散阻挡层图案145可以具有与铁电层图案120a的晶格常数不同的晶格常数，使得能在铁电层图案120a的内部形成应变，从而由于铁电层内部的弯电效应(flexoelectric effect)而产生电场。在结晶工艺期间，电场可以有助于铁电层图案120a的预定剩余极化或铁电性能的稳定维持。铁电结晶诱导层可以在结晶热处理工艺之后被图案化，并且变成铁电层图案120a与栅电极层155之间的扩散阻挡层图案145。
图3是示意性示出根据本公开的一个实施例的铁电半导体器件的制造方法的流程图。图4至图6、图7A、图8A、图9A、图10A、图11A和图12A是示意性示出根据本公开的实施例的铁电半导体器件的制造方法的立体图。图7B、图8B、图9B、图10B、图11B和图12B是分别沿着图7A、图8A、图9A、图10A、图11A和图12A中的结构的线A-A′截取的截面图，以示出铁电半导体器件的制造方法。图7C、图8C、图9C、图10C、图11C和图12C是分别沿着图7A、图8A、图9A、图10A、图11A和图12A中的结构的线B-B′截取的截面图，以示出铁电半导体器件的制造方法。
参考图3的步骤S110，可以提供包括沟道结构1010的衬底101，与关于图4至图6的工艺一致。沟道结构1010具有第一沟槽图案10a，该第一沟槽图案10a具有底表面101a和侧壁面101b和101c。
参考图4，可以选择性地对衬底101进行各向异性刻蚀以形成沟道结构1010。沟道结构1010可以从被刻蚀的衬底101的第一表面101S1和第二表面101S2向上突出。衬底101可以包括半导体材料。在一个实施例中，衬底101可以是被掺杂成p型的硅(Si)衬底。沟道结构1010可以具有上表面101t以及侧表面101u和101v。沟道结构1010可以沿着x方向、y方向和z方向而分别具有预定的长度L1、宽度W1和高度H1。这里，正如沿着x方向测量的，长度L1可以表示形成有源极区170与漏极区180的区域之间的最大距离，而高度H1可以表示从第一表面101S1和第二表面101S2到沟道结构1010的上表面的距离。
接下来，参考图5，层间绝缘层105可以被形成为围绕或覆盖衬底101上的沟道结构1010。层间绝缘层105可以被平坦化，直到沟道结构1010的上表面101t被暴露。结果，沟道结构1010的上表面101t和层间绝缘层105的上表面可以位于同一平面上。例如，可以使用化学气相沉积方法、涂覆方法等来形成层间绝缘层105。例如，平坦化方法可以包括化学机械抛光方法、回蚀方法等。例如，层间绝缘层105可以包括氧化物、氮化物或氮氧化物。
参考图6，沟道结构1010和层间绝缘层105可以被刻蚀而形成沟槽10。沟槽10可以包括第一沟槽图案10a和第二沟槽图案10b。
在一个实施例中，在图5示出的结构中，可以选择性地刻蚀沟道结构1010以形成第一沟槽图案10a。第一沟槽图案10a可以具有沟道结构1010的底表面并且可以具有沟道结构1010的侧壁面101b和101c，其中，沟道结构1010的底表面基本上设置在由x方向和y方向限定的平面上，沟道结构1010的侧壁面101b和101c基本上设置在由y方向和z方向限定的平面上。
另外，可以选择性地刻蚀层间绝缘层105以形成第二沟槽图案10b。相对于层间绝缘层105的厚度方向(即，z方向)上的刻蚀量可以比相对于沟道结构1010和第一沟槽图案10a的厚度方向上的刻蚀量大。结果，与被刻蚀的层间绝缘层105的表面相比，沟道结构1010可以在z方向上突出。从层间绝缘层105的表面开始的沟道结构1010的突出部分可以创建沟道凹陷区1010a。在沟道凹陷区1010a中，沟道结构1010可以具有上表面101d和由第二沟槽图案10b形成的侧表面101e和101f的部分。上表面101d可以是与第一沟槽图案10a中的沟道结构1010的底表面101a相同的平面。
通过执行与图3的步骤S120相关的工艺并且如在图7A至图7C中所反映出的，可以在第一沟槽图案10a的底表面101a以及侧壁面101b和101c上形成非晶铁电材料层1200。铁电材料层1200可以形成在沟道结构1010的上表面101d以及侧表面101e和101f上，并且形成到与沟槽10共有的其他表面。界面绝缘层110可以可选地被包括在铁电材料层1200下面。
在一个实施例中，参考图7A和图7B，界面绝缘层110和铁电材料层1200可以沿着第一沟槽图案10a的内表面101a、101b和101c而依次形成在沟道凹陷区1010a上。另外，参考图7A和图7C，界面绝缘层110和铁电材料层1200可以依次形成在沟槽10的表面上，且在沟道结构1010与层间绝缘层105的上表面上。
在一个实施例中，例如，界面绝缘层110可以包括氧化硅、氮化硅、氮氧化硅、氧化铝等。作为示例，当衬底101是硅(Si)衬底时，界面绝缘层110可以是氧化硅层、氮化硅层或氮氧化硅层。例如，可以使用化学气相沉积方法或原子层沉积方法来形成界面绝缘层110。界面绝缘层110可以以非晶状态来形成。例如，界面绝缘层110可以具有大于零(0)至五纳米(5nm)的厚度。
在一个实施例中，例如，铁电材料层1200可以包括氧化铪、氧化锆、氧化铪锆或者其中两种或更多种的组合。在一个实施例中，铁电材料层1200可以包括至少一种掺杂剂。例如，铁电材料层1200可以包括碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、氮(N)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、钆(Gd)、镧(La)或其中两种或更多种元素的组合作为掺杂剂。
例如，可以使用化学气相沉积方法或原子层沉积方法来形成铁电材料层1200。当铁电材料层1200包括掺杂剂时，可以在沉积薄膜时将掺杂剂与源材料一起引入到薄膜中，或者可以在沉积薄膜之后通过离子注入方法等来将掺杂剂注入到薄膜中。铁电材料层1200可以以非晶状态形成。例如，铁电材料层1200可以被形成为具有五纳米(5nm)至十五纳米(15nm)的厚度。
通过执行与图3中的步骤S130相关的工艺并且如图8A至图8C中所反映的，在z方向的厚度上，绝缘层130和铁电结晶诱导层140可以在沟槽10中交替地层叠在铁电材料层1200与底表面101a共有的部分上。
在一个实施例中，参考图8A至图8C，绝缘层130和铁电结晶诱导层140可以交替地层叠在第一沟槽图案10a和第二沟槽图案10b中的铁电材料层1200上。根据一个实施例，在绝缘层130被形成为直接接触铁电材料层1200之后，铁电结晶诱导层140可以设置在绝缘层130上。然后，绝缘层130和铁电结晶诱导层140可以在z方向的厚度上交替地层叠或设置。
通过控制薄膜形成工艺条件，如图8B中所示，在与底表面101a垂直的方向上，可以从第一沟槽图案10a的底表面101a开始交替地形成绝缘层130和铁电结晶诱导层140。即，绝缘层130和铁电结晶诱导层140可以被控制以在被设置在侧壁面101b和101c上的铁电材料层1200上、在厚度方向上不生长。另外，如图8C中所示，可以在与上表面101d以及第一和第二表面101S1和101S2垂直的方向上形成绝缘层130和铁电结晶诱导层140。即，绝缘层130和铁电结晶诱导层140可以被控制以在与侧表面101e和101f垂直的方向上不生长，并且可以被控制以在与上表面101d以及第一表面101S1和第二表面101S2垂直的方向上生长。因此，如图8A和图8B中所示，层叠的绝缘层130和铁电结晶诱导层140的侧表面可以交替地接触侧壁面101b和101c上的铁电材料层1200。
例如，绝缘层130可以包括氧化硅、氮化硅、氮氧化硅等。绝缘层130可以具有非晶结构。例如，铁电结晶诱导层140可以包括氮化钛、氮化钽等。铁电结晶诱导层140可以具有晶体结构。作为示例，铁电结晶诱导层140可以具有单晶结构或多晶结构。
例如，可以使用各向异性沉积方法来形成绝缘层130和铁电结晶诱导层140。作为示例，可以通过使用下述方法来执行各向异性沉积：诸如溅射方法或化学气相沉积方法的沉积方法和利用电场而诱导薄膜沉积方向的方法。即，当执行沉积工艺时，通过等离子体等分解源材料，使得源材料具有电荷。随后，在与底表面101a以及第一表面101S1和第二表面101S2垂直的方向上施加电场，使得原材料结合到底表面101a以及第一表面101S1和第二表面101S2，以及然后，绝缘层130和铁电结晶诱导层140可以在与底表面101a以及第一表面101S1和第二表面101S2垂直的方向上生长。除了与铁电材料层1200接触的铁电结晶诱导层140和绝缘层130的侧表面或边缘除外，绝缘层130和铁电结晶诱导层140不形成在被设置在侧壁面101b和101c上的铁电材料层1200上。
参考图8A和图8B，绝缘层130和铁电结晶诱导层140可以各自分别被形成为具有预定的厚度t130和t140。如图1B中所示，考虑到铁电材料层1200的要结晶以形成铁电层图案120a的部分的长度l120a，可以确定铁电结晶诱导层140的厚度t140。作为示例，铁电结晶诱导层140的厚度t140可以大约为五纳米(5nm)至三十纳米(30nm)。如图1B中所示，考虑到铁电材料层1200的要结晶以形成非铁电层图案120b的部分的长度l120b，可以确定绝缘层130的厚度t130。另外，考虑到铁电层图案120a之间的空间或间距，可以确定绝缘层130的厚度t130。绝缘层130的厚度t130可以大约为一纳米(1nm)至三十纳米(30nm)。
通过执行与图3的步骤S140和图9A至图9C相关的工艺，可以使铁电材料层1200中的与铁电结晶诱导层140接触的部分结晶以形成铁电层图案120a。
具体地，参考图9A至图9C，可以进行结晶热处理以使铁电材料层1200结晶。具有预定晶体结构的铁电结晶诱导层140可以用作用于诱导结晶的铁电晶种层，使得非晶的铁电材料层1200具有铁电性能。在结晶热处理之后，铁电材料层1200的与铁电结晶诱导层140的接触部分可以被转变成具有铁电性能的铁电层图案120a。另一方面，在结晶热处理之后，铁电材料层1200的与绝缘层130接触的部分不具有铁电性能。这些部分可以被转变成非铁电层图案120b。
例如，可以在约五百摄氏度(500℃)至一千摄氏度(1000℃)的工艺温度下执行结晶热处理。作为示例，可以在氧化气氛中执行结晶热处理。作为另一示例，可以在非反应性气体(non-reactive gas)气氛中执行结晶热处理。作为另一示例，可以在还原气氛中执行结晶热处理。
参考图3的步骤S150，并且参考图10A至图10C，在结晶热处理之后，可以去除绝缘层(图9A至图9C的130)和铁电结晶诱导层(图9A至图9C的140)。因此，可以使沟槽10中的非铁电层图案120b和铁电层图案120a暴露。可以使用湿法刻蚀方法、干法刻蚀方法或其组合来去除绝缘层和铁电结晶诱导层。
如图11A至11C和图12A至图12C所示，通过执行与图3的步骤S160相关的工艺，可以用导电材料填充第一沟槽图案10a和第二沟槽图案10b以形成栅电极层155。
具体地，参考图11A至图11C，在绝缘层(图9A至图9C的130)和铁电结晶诱导层(图9A至图9C的140)被去除之后，导电材料层150可以形成在第一沟槽图案10a和第二沟槽图案10b中并且形成在非铁电层图案120b上。另外，上导电薄膜160可以形成在导电材料层150上。
例如，导电材料层150和上导电薄膜160可以包括钨(W)、钛(Ti)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽、氧化钌或其中两种或更多种的组合。上导电薄膜160可以包括比导电材料层150具有更低电阻率的材料。例如，可以使用化学气相沉积方法、原子层沉积方法或溅射方法来形成导电材料层150和上导电薄膜160。接下来，参考图12A至图12C，可以选择性地刻蚀导电材料层150和上导电薄膜160以形成栅电极层155和上电极层165。
通过执行与图3的步骤S170相关的工艺并且如图12A至图12C中所示，源极区170和漏极区180可以形成在沟道结构1010的位于栅电极层155的相对端部处的区域中。
具体地，当形成栅电极层155和上电极层165时，关于被暴露的沟道结构1010，可以执行掺杂剂注入工艺以形成源极区170和漏极区180。在一个实施例中，当沟道结构1010掺杂有预定导电类型的掺杂剂时，源极区170和漏极区180可以是掺杂有相反导电类型的掺杂剂的区域。作为示例，当沟道结构1010被掺杂成p型时，可以通过将n型掺杂剂选择性注入沟道结构1010中来形成源极区170和漏极区180。作为另一示例，当沟道结构1010被掺杂成n型时，可以通过将p型掺杂剂选择性注入沟道结构1010中来形成源极区170和漏极区180。例如，注入掺杂剂的方法可以是离子注入方法。
通过执行上述工艺，可以制造根据本公开的一个实施例的铁电半导体器件。制造出的铁电半导体器件可以与上面参考图1A至图1C描述的铁电半导体器件1基本相同。
在一些实施例中，在与图7A至图7C相关的工艺中，可以省略界面绝缘层110。在这些情况下，铁电材料层1200可以直接形成在沟道结构1010和层间绝缘层105上。
图13是示意性示出根据本公开的另一个实施例的铁电半导体器件的制造方法的流程图。图14A、图15A和图16A是示意性示出根据本公开的另一个实施例的铁电半导体器件的制造方法的立体图。图14B、图15B和图16B是沿着图14A、图15A和图16A中的线A-A′截取的截面图，以示出铁电半导体器件的制造方法，且图14C、图15C和图16C是沿着图14A、图15A和图16A中的线B-B′截取的截面图，以示出铁电半导体器件的制造方法。
图13中的步骤S210至S240中的工艺可以与图3中的步骤S110至S140中的工艺基本相同。结果，可以形成与上文中参考图9A、图9B和图9C描述的结构实质上相同的结构。
从上面参考图9A、图9B和图9C描述的结构，通过执行与图13的步骤S250相关的工艺并且如图14A至图14C所示，可以选择性地刻蚀绝缘层130和铁电结晶诱导层140的在第一沟槽图案10a和第二沟槽图案10b内部的部分，以形成绝缘层图案135和扩散阻挡层图案145。
具体地，参考图14A和图14B，可以选择性地各向异性刻蚀绝缘层130和铁电结晶诱导层140以形成孔H，使单层的绝缘层图案135留在孔H的底部中。单层的绝缘层图案135接触非铁电层图案120b。在铁电层图案120a和非铁电层图案120b的侧表面上，可以将绝缘层图案135和扩散阻挡层图案145形成为具有预定宽度S1。
扩散阻挡层图案145可以是铁电结晶诱导层140的与铁电层图案120a接触的部分。扩散阻挡层图案145可以用于抑制铁电层图案120a与栅电极层155之间的材料扩散。可以控制扩散阻挡层图案145的宽度S1以有效抑制材料扩散。作为示例，扩散阻挡层图案145的宽度S1可以大约为五纳米(5nm)至三十纳米(30nm)。绝缘层图案135可以是绝缘层130的与非铁电层图案120b接触的部分。
如图15A至图15C和图16A至图16C所示，通过执行与图13中的步骤S260相关的工艺，可以用导电材料依次填充其中形成有绝缘层图案135和扩散阻挡层图案145的第一沟槽图案10a和第二沟槽图案10b。此步骤的工艺可以与上面参考步骤S160、图11A至图11C和图12A至图12C描述的工艺基本相同。
通过执行与步骤S270相关的工艺并且如图16A至图16C中所示，可以在沟道结构1010的位于栅电极层155的相对端部处的区域中形成源极区170和漏极区180。此步骤的工艺可以与上面参考图3中的步骤S160描述的工艺以及如图12A至图12C中示出的工艺基本相同。
通过执行之前描述的工艺，可以制造出根据本公开的另一个实施例的铁电半导体器件。制造出的铁电半导体器件可以与上面参考图2A至图2C描述的铁电半导体器件2基本相同。
根据本公开的实施例，铁电半导体器件包括具有受控制的晶粒尺寸和晶粒尺寸均匀性的铁电层图案。通过使用铁电结晶诱导层，可以控制铁电层图案的晶粒尺寸和晶粒尺寸的均匀性。在所得的铁电层图案中，在晶粒中形成的极化轴会均匀对准，且晶粒之间的极化轴的对准偏差会减少。
另外，由于在晶粒中形成的铁电极化被对准以与极化轴平行，因此极化轴的对准程度提高了，且铁电层图案的铁电极化的大小会被改进。结果，可以制造出能够提高铁电极化切换操作的可靠性的铁电半导体器件。
上文出于说明目的已经公开了本发明概念的实施例。本领域普通技术人员将理解：在不脱离所附权利要求中所公开的本发明概念的范围和精神的情况下，有可能进行各种修改、增加和替换。

Claims (19)

1.一种铁电半导体器件，包括：
衬底，其具有沟道结构；
在所述沟道结构中的沟槽图案，其具有底表面和侧壁面；
界面绝缘层，其设置在所述沟槽图案的所述底表面和所述侧壁面上；
电介质层，其设置在所述界面绝缘层上，所述电介质层包括铁电层图案和非铁电层图案；以及
栅电极层，其设置在所述电介质层上，
其中，所述铁电层图案和所述非铁电层图案沿着所述沟槽图案的所述侧壁面而交替设置，以及
其中，所述非铁电层图案设置在所述沟槽图案的所述底表面上。
2.根据权利要求1所述的铁电半导体器件，其中，所述铁电层图案和所述非铁电层图案中的每个具有晶体结构。
3.根据权利要求2所述的铁电半导体器件，其中，所述铁电层图案和所述非铁电层图案中的每个具有不同的晶格结构。
4.根据权利要求1所述的铁电半导体器件，还包括：
扩散阻挡层图案，其设置在所述栅电极层与所述铁电层图案之间；以及
绝缘层图案，其设置在所述栅电极与所述非铁电层图案之间。
5.根据权利要求4所述的铁电半导体器件，其中，所述扩散阻挡层图案具有晶体结构，所述晶体结构具有与所述铁电层图案的晶格常数不同的晶格常数。
6.根据权利要求5所述的铁电半导体器件，其中，所述扩散阻挡层图案包括氮化钛或氮化钽。
7.根据权利要求4所述的铁电半导体器件，其中，所述绝缘层图案具有非晶结构。
8.根据权利要求1所述的铁电半导体器件，还包括：
源极区和漏极区，其形成在位于所述栅电极层的相对端部处的所述沟道结构中。
9.根据权利要求1所述的铁电半导体器件，其中，所述铁电层图案包括选自包括如下组分的组中的至少一种组分：氧化铪、氧化锆和氧化锆铪。
10.根据权利要求9所述的铁电半导体器件，其中，所述铁电层图案包括选自包括如下组分的组中的至少一种组分：碳C、硅Si、镁Mg、铝Al、钇Y、氮N、锗Ge、锡Sn、锶Sr、铅Pb、钙Ca、钡Ba、钛Ti、钆Gd、镧La，所述至少一种组分作为掺杂剂。
11.根据权利要求1所述的铁电半导体器件，其中，所述栅电极层包括选自包括如下组分的组中的至少一种组分：钨W、钛Ti、铜Cu、铝Al、钌Ru、铂Pt、铱Ir、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽和氧化钌。
12.根据权利要求1所述的铁电半导体器件，其中，所述铁电层图案具有单晶粒的截面结构。
13.一种制造铁电半导体器件的方法，所述方法包括：
提供具有沟道结构的衬底，所述沟道结构包括具有底表面和侧壁面的沟槽图案；
在所述沟槽图案的所述底表面和所述侧壁面上形成界面绝缘层；
在所述界面绝缘层上形成非晶铁电材料层；
在与所述底表面垂直的方向上，从所述底表面开始在所述非晶铁电材料层上交替地层叠绝缘层和铁电结晶诱导层；
使所述非晶铁电材料层的与所述铁电结晶诱导层接触的部分结晶以形成铁电层图案，并且使所述非晶铁电材料层的与所述绝缘层接触的部分结晶以形成非铁电层图案；以及
在形成所述铁电层图案和所述非铁电层图案之后，去除所述绝缘层和所述铁电结晶诱导层；以及
用导电材料填充沟槽以形成栅电极层，
其中，所述铁电层图案和所述非铁电层图案沿着所述沟槽图案的所述侧壁面而交替设置，以及
其中，所述非铁电层图案设置在所述沟槽图案的所述底表面上。
14.根据权利要求13所述的方法，还包括：
在位于所述栅电极层的相对端部处的所述沟道结构中形成源极区和漏极区。
15.根据权利要求13所述的方法，还包括：
选择性地刻蚀所述沟槽图案内部的所述绝缘层和所述铁电结晶诱导层，以在所述铁电层图案上形成扩散阻挡层图案并且在所述非铁电层图案上形成绝缘层图案；
用导电材料填充其中形成有所述扩散阻挡层图案和所述绝缘层图案的所述沟槽，以形成栅电极层；以及
在位于所述栅电极层的相对端部处的所述沟道结构中形成源极区和漏极区。
16.根据权利要求13所述的方法，其中，在交替层叠的绝缘层和铁电结晶诱导层中，所述铁电结晶诱导层和所述绝缘层的边缘交替地接触所述侧壁面上的所述非晶铁电材料层。
17.根据权利要求13所述的方法，其中，所述铁电层图案具有单晶粒的截面结构。
18.根据权利要求13所述的方法，其中，所述非晶铁电材料层包括选自包括如下组分的组中的一种组分：氧化铪、氧化锆和氧化锆铪。
19.根据权利要求13所述的方法，其中，所述铁电结晶诱导层包括氮化钛或氮化钽。
CN201910044917.4A 2018-05-10 2019-01-17 铁电半导体器件及其制造方法 Active CN110473920B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0053957 2018-05-10
KR1020180053957A KR102494684B1 (ko) 2018-05-10 2018-05-10 강유전성 반도체 소자 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
CN110473920A CN110473920A (zh) 2019-11-19
CN110473920B true CN110473920B (zh) 2023-12-01

Family

ID=68464194

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910044917.4A Active CN110473920B (zh) 2018-05-10 2019-01-17 铁电半导体器件及其制造方法

Country Status (3)

Country Link
US (2) US11515419B2 (zh)
KR (1) KR102494684B1 (zh)
CN (1) CN110473920B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190115508A (ko) 2018-03-15 2019-10-14 에스케이하이닉스 주식회사 강유전성 메모리 장치
TWI739051B (zh) * 2018-12-13 2021-09-11 財團法人工業技術研究院 鐵電記憶體
KR20210072635A (ko) * 2019-12-09 2021-06-17 에스케이하이닉스 주식회사 강유전층을 구비하는 비휘발성 메모리 장치
TWI744784B (zh) * 2020-02-03 2021-11-01 財團法人工業技術研究院 鐵電記憶體及其製造方法
CN111370410B (zh) * 2020-03-17 2023-07-25 中国科学院微电子研究所 一种三维nand存储器及其制造方法
US11855204B2 (en) 2020-04-20 2023-12-26 Unist (Ulsan National Institute Of Science And Technology) Ultra high-density memory and multi-level memory device and method of fabricating the same
KR20210143076A (ko) * 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 강유전층을 구비하는 3차원 구조의 반도체 장치
KR20210143046A (ko) * 2020-05-19 2021-11-26 삼성전자주식회사 산화물 반도체 트랜지스터
US11594542B2 (en) * 2020-10-16 2023-02-28 Ferroelectric Memory Gmbh Remanent polarizable capacitive structure, memory cell, and methods thereof
US20220140147A1 (en) * 2020-11-04 2022-05-05 Samsung Electronics Co., Ltd. Thin film structure and semiconductor device comprising the same
CN116435343B (zh) * 2023-04-17 2024-02-09 西安电子科技大学 一种侧壁刻蚀修复的Mos-Type沟槽型功率器件及其制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19850852A1 (de) * 1998-11-04 2000-05-11 Siemens Ag Ferroelektrischer Transistor und Verfahren zu dessen Herstellung
US6714435B1 (en) * 2002-09-19 2004-03-30 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
JP2009117768A (ja) * 2007-11-09 2009-05-28 Toshiba Corp 半導体記憶装置およびその製造方法
JP2014053571A (ja) 2012-09-10 2014-03-20 Toshiba Corp 強誘電体メモリ及びその製造方法
US8796751B2 (en) * 2012-11-20 2014-08-05 Micron Technology, Inc. Transistors, memory cells and semiconductor constructions
US9337210B2 (en) 2013-08-12 2016-05-10 Micron Technology, Inc. Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors
JP6193828B2 (ja) * 2014-09-09 2017-09-06 東芝メモリ株式会社 不揮発性記憶装置及びその製造方法
US20160118404A1 (en) 2014-10-09 2016-04-28 Haibing Peng Three-dimensional non-volatile ferroelectric random access memory
CN109104880B (zh) * 2016-04-01 2022-10-11 英特尔公司 用于增强的开状态和关状态性能的带有阈值电压切换的基于铁电的场效应晶体管
TWI731863B (zh) * 2016-06-30 2021-07-01 聯華電子股份有限公司 氧化物半導體電晶體以及其製作方法
TWI726128B (zh) * 2017-07-17 2021-05-01 聯華電子股份有限公司 半導體元件及其製作方法
US10515857B2 (en) * 2017-09-28 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor devices
JP2019169574A (ja) * 2018-03-23 2019-10-03 東芝メモリ株式会社 半導体記憶装置
US10702940B2 (en) * 2018-08-20 2020-07-07 Samsung Electronics Co., Ltd. Logic switching device and method of manufacturing the same

Also Published As

Publication number Publication date
US11515419B2 (en) 2022-11-29
KR102494684B1 (ko) 2023-02-02
US20230106147A1 (en) 2023-04-06
CN110473920A (zh) 2019-11-19
US11848193B2 (en) 2023-12-19
US20190348539A1 (en) 2019-11-14
KR20190134910A (ko) 2019-12-05

Similar Documents

Publication Publication Date Title
CN110473920B (zh) 铁电半导体器件及其制造方法
US10964721B2 (en) Semiconductor devices including ferroelectric layer and methods of fabricating the same
US10861878B2 (en) Semiconductor device having ferroelectric layer and method of manufacturing the same
CN108511517B (zh) 铁电存储器件和制造其的方法
CN110504274B (zh) 半导体装置及其制造方法
US10453514B2 (en) Ferroelectric memory device and method of manufacturing the same
CN110137180B (zh) 铁电器件及其制造方法
US20180350940A1 (en) Ferroelectric memory device
US20210013345A1 (en) Ferroelectric memory device
JP5489449B2 (ja) 不揮発性半導体記憶装置及びその製造方法
KR20180051991A (ko) 비휘발성 메모리 장치 및 그 제조 방법
US10847541B2 (en) Ferroelectric memory device and a method of manufacturing the same
KR100761180B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
US20080121979A1 (en) Nonvolatile semiconductor memory device and method for manufacturing the same
CN113380823A (zh) 铁电存储器件及其形成方法
US11849589B2 (en) Semiconductor structure and manufacturing method thereof
TWI795867B (zh) 記憶體的底部電極介面結構及其形成方法
KR20240145446A (ko) 메모리를 위한 하부 전극 계면 구조물
JP2008078580A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant