TWI744784B - 鐵電記憶體及其製造方法 - Google Patents

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TWI744784B TW109103150A TW109103150A TWI744784B TW I744784 B TWI744784 B TW I744784B TW 109103150 A TW109103150 A TW 109103150A TW 109103150 A TW109103150 A TW 109103150A TW I744784 B TWI744784 B TW I744784B
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Abstract

本發明提供一種鐵電記憶體，包括：一基板；一第一導電層，設置於該基板上；一圖案化氧化層，設置於該第一導電層與該基板上，並露出部分的該第一導電層；一第二導電層，設置於露出的該第一導電層與該圖案化氧化層上；一反鐵電層，設置於露出的該第一導電層與該第二導電層上；一鐵電層，設置於該第二導電層上，位於該反鐵電層上；一導電氧化層，設置於該反鐵電層之間；以及一第三導電層，設置於該導電氧化層上與該鐵電層之間。

Description

鐵電記憶體及其製造方法
本發明係有關於一種鐵電記憶體，特別是有關於一種具有鐵電電容與反鐵電電容並聯架構的鐵電記憶體。
鐵電記憶體(Ferroelectric memories)是屬於破壞性讀取記憶體，對於操作次數的要求很高，因此舉凡有關提升操作次數的方法就有其價值性。傳統以氧化鉿(HfO)材料作為基礎的鐵電記憶體技術，其操作劣化大多在106循環之後即會產生，不符產業上的需求。
為提升鐵電記憶體的操作次數，本發明提供一種鐵電記憶體，利用結構中的環境應力設計，形成具備鐵電延遲甦醒現象(delayed wake-up behavior)的反鐵電(AFE)電容搭配鐵電(FE)電容的三維並聯架構。
根據本發明的一實施例，提供一種鐵電記憶體。該鐵電記憶體包括：一基板；一第一導電層，設置於該基板上；一圖案化氧化層，設置於該第一導電層與該基板上，並露出部分的該第一導電層；一第二導電層，設置於露出的該第一導電層與該圖案化氧化層上；一反鐵電層，設置於露出的該第一導電層與該第二導電層上；一鐵電層，設置於該第二導電層上，位於該反鐵電層上；一導電氧化層，設置於該反鐵電層之間；以及一第三導電層，設置於該導電氧化層上與該鐵電層之間。
在一實施例中，該圖案化氧化層包括氧化矽、氮化矽、或氮氧化矽。
在一實施例中，該第一導電層、該第二導電層、以及該第三導電層包括半導體、導電介電質、或金屬。在一實施例中，該第一導電層、該第二導電層、以及該第三導電層包括鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiN x)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)。
在一實施例中，該反鐵電層與該鐵電層包括氧化鋯鉿(HfZrO x)、氧化矽鉿(HfSiO x)、氧化鉿(HfO x)、氧化釔鉿(HfYO x)、氧化釓鉿(HfGdO x)、氧化鍶鉿(HfSrO x)、氧化鈦鍶(SrTiO x)、鈦酸鈣鍶(SrCaTiO 3)、Ag(Nb 1− x Ta x )O 3、鈦酸鋇鍶(BaSrTiO 3)、鈦酸鋇(BaTiO 3)、氧化鋯(ZrO x)、或氧化鋁鉿(HfAlO x)。
在一實施例中，該導電氧化層包括氧化鋅(ZnO)、氧化鈦(TiO x)、氮氧化鈦(TiON)、氮氧化鉭(TaON)、氧化矽(SiO x)、氮氧化矽(SiON x)、氧化釕(RuO)、氧化釕鍶(SrRuO)、氧化鉿鍶(SrHfO 3)、氧化鍺(GeO)、氧化鉭(TaO)、或五氧化二鉭(Ta 2O 5)。
在一實施例中，該圖案化氧化層包括一第一部分與一第二部分，該第二部分位於該第一部分上，該第二部分的應力大於該第一部分的應力，且該第一部分對應該反鐵電層，該第二部分對應該鐵電層。
根據本發明的一實施例，提供一種鐵電記憶體。該鐵電記憶體包括：一基板；一第一導電層，設置於該基板上；一圖案化氧化層，設置於該第一導電層與該基板上，並露出部分的該第一導電層；一第二導電層，設置於露出的該第一導電層與該圖案化氧化層上；一鐵電層，設置於露出的該第一導電層與該第二導電層上；一反鐵電層，設置於該第二導電層上，位於該鐵電層上；一第三導電層，設置於該鐵電層之間；以及一導電氧化層，設置於該第三導電層上與該反鐵電層之間。
在一實施例中，該圖案化氧化層包括一第一部分與一第二部分，該第二部分位於該第一部分上，該第一部分的應力大於該第二部分的應力，且該第一部分對應該鐵電層，該第二部分對應該反鐵電層。
根據本發明的一實施例，提供一種鐵電記憶體的製造方法。該製造方法包括：提供一基板；形成一第一導電層於該基板上；形成一圖案化氧化層於該第一導電層與該基板上，露出部分的該第一導電層；形成一第二導電層於露出的該第一導電層與該圖案化氧化層上；形成一鐵電層於露出的該第一導電層與該第二導電層上；形成一導電氧化層於該鐵電層之間；蝕刻部分的該導電氧化層；形成一第三導電層於該導電氧化層上；以及實施一退火製程，以使位於該導電氧化層周圍的該鐵電層形成一反鐵電層。
在一實施例中，在形成該圖案化氧化層的步驟中，包括：形成一第一子氧化層，之後，於該第一子氧化層上，形成一第二子氧化層，之後，圖案化該第一子氧化層與該第二子氧化層，其中該第二子氧化層的應力大於該第一子氧化層的應力。
在一實施例中，該退火製程的溫度介於攝氏350至600度。
根據本發明的一實施例，提供一種鐵電記憶體的製造方法。該製造方法包括：提供一基板；形成一第一導電層於該基板上；形成一圖案化氧化層於該第一導電層與該基板上，露出部分的該第一導電層；形成一第二導電層於露出的該第一導電層與該圖案化氧化層上；形成一鐵電層於露出的該第一導電層與該第二導電層上；形成一第三導電層於該鐵電層之間；蝕刻部分的該第三導電層；形成一導電氧化層於該第三導電層上；以及實施一退火製程，以使位於該導電氧化層周圍的該鐵電層形成一反鐵電層。
在一實施例中，在形成該圖案化氧化層的步驟中，包括：形成一第一子氧化層，之後，於該第一子氧化層上，形成一第二子氧化層，之後，圖案化該第一子氧化層與該第二子氧化層，其中該第一子氧化層的應力大於該第二子氧化層的應力。
本發明利用結構中的環境應力設計，於退火製程前，使原本沈積的鐵電層周圍形成不同的應力環境，待退火製程後，處於環境應力相對低的鐵電層轉變形成具備鐵電延遲甦醒現象(delayed wake-up behavior)的反鐵電層(AFE)，而處於環境應力相對高的鐵電層則維持原本鐵電層(FE)的特性，兩者即搭配構成鐵電層(FE)與反鐵電層(AFE)的三維並聯架構。雖鐵電電容在元件操作過程中會產生疲勞效應(fatigue effect)，然而，反鐵電電容在元件操作過程中也同時會由原本具有的反鐵電特性轉換成鐵電特性，而具備了鐵電延遲甦醒現象，而此現象恰好可補償鐵電電容所產生的疲勞效應，進而有效提升元件的操作次數達10 10或更多，減緩操作劣化的情況。
請參閱第1圖，本發明提供一種鐵電記憶體10。第1圖為鐵電記憶體10的剖面示意圖。
鐵電記憶體(Ferroelectric RAM，FeRAM) 10包括基板12、第一導電層14、圖案化氧化層16、第二導電層18、反鐵電層20、鐵電層22、導電氧化層24、以及第三導電層26。第一導電層14設置於基板12上。圖案化氧化層16設置於第一導電層14與基板12上，並露出部分的第一導電層14。第二導電層18設置於露出的第一導電層14與圖案化氧化層16上。在本實施例中，反鐵電層20設置於露出的第一導電層14與第二導電層18上，鐵電層22設置於第二導電層18上，位於反鐵電層20上，導電氧化層24設置於反鐵電層20之間，以及第三導電層26設置於導電氧化層24上與該鐵電層22之間。
在一實施例中，圖案化氧化層16可包括但不限定於下列材料，例如，氧化矽、氮化矽、或氮氧化矽等材料。
在一實施例中，第一導電層14、第二導電層18、以及第三導電層26可包括例如半導體、導電介電質(conductive dielectrics)或金屬等材料。在一實施例中，第一導電層14、第二導電層18、以及第三導電層26可包括但不限定於下列材料，例如，鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiN x)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)等材料。
在一實施例中，第二導電層18的厚度T大約介於100Å至500Å。
在一實施例中，反鐵電層20與鐵電層22可包括但不限定於下列材料，例如，氧化鋯鉿(HfZrO x)、氧化矽鉿(HfSiO x)、氧化鉿(HfO x)、氧化釔鉿(HfYO x)、氧化釓鉿(HfGdO x)、氧化鍶鉿(HfSrO x)、氧化鈦鍶(SrTiO x)、鈦酸鈣鍶(SrCaTiO 3)、Ag(Nb 1− x Ta x )O 3、鈦酸鋇鍶(BaSrTiO 3)、鈦酸鋇(BaTiO 3)、氧化鋯(ZrO x)、或氧化鋁鉿(HfAlO x)等材料。
在一實施例中，導電氧化層24可包括但不限定於下列材料，例如，氧化鋅(ZnO)、氧化鈦(TiO x)、氮氧化鈦(TiON)、氮氧化鉭(TaON)、氧化矽(SiO x)、氮氧化矽(SiON x)、氧化釕(RuO)、氧化釕鍶(SrRuO)、氧化鉿鍶(SrHfO 3)、氧化鍺(GeO)、氧化鉭(TaO)、或五氧化二鉭(Ta 2O 5)等材料。
請參閱第2圖，根據本發明的一實施例，提供一種鐵電記憶體10。第2圖為鐵電記憶體10的剖面示意圖。
鐵電記憶體(Ferroelectric RAM，FeRAM) 10包括基板12、第一導電層14、圖案化氧化層16、第二導電層18、反鐵電層20、鐵電層22、導電氧化層24、以及第三導電層26。第一導電層14設置於基板12上。圖案化氧化層16設置於第一導電層14與基板12上，並露出部分的第一導電層14。第二導電層18設置於露出的第一導電層14與圖案化氧化層16上。在本實施例中，鐵電層22設置於露出的第一導電層14與第二導電層18上，反鐵電層20設置於第二導電層18上，位於鐵電層22上，第三導電層26設置於鐵電層22之間，以及導電氧化層24設置於第三導電層26上與該反鐵電層20之間。
在一實施例中，圖案化氧化層16可包括但不限定於下列材料，例如，氧化矽、氮化矽、或氮氧化矽等材料。
在一實施例中，第一導電層14、第二導電層18、以及第三導電層26可包括例如半導體、導電介電質(conductive dielectrics)或金屬等材料。在一實施例中，第一導電層14、第二導電層18、以及第三導電層26可包括但不限定於下列材料，例如，鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiN x)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)等材料。
在一實施例中，第二導電層18的厚度T大約介於100Å至500Å。
在一實施例中，反鐵電層20與鐵電層22可包括但不限定於下列材料，例如，氧化鋯鉿(HfZrO x)、氧化矽鉿(HfSiO x)、氧化鉿(HfO x)、氧化釔鉿(HfYO x)、氧化釓鉿(HfGdO x)、氧化鍶鉿(HfSrO x)、氧化鈦鍶(SrTiO x)、鈦酸鈣鍶(SrCaTiO 3)、Ag(Nb 1− x Ta x )O 3、鈦酸鋇鍶(BaSrTiO 3)、鈦酸鋇(BaTiO 3)、氧化鋯(ZrO x)、或氧化鋁鉿(HfAlO x)等材料。
在一實施例中，導電氧化層24可包括但不限定於下列材料，例如，氧化鋅(ZnO)、氧化鈦(TiO x)、氮氧化鈦(TiON)、氮氧化鉭(TaON)、氧化矽(SiO x)、氮氧化矽(SiON x)、氧化釕(RuO)、氧化釕鍶(SrRuO)、氧化鉿鍶(SrHfO 3)、氧化鍺(GeO)、氧化鉭(TaO)、或五氧化二鉭(Ta 2O 5)等材料。
請參閱第3圖，根據本發明的一實施例，提供一種鐵電記憶體10。第3圖為鐵電記憶體10的剖面示意圖。
鐵電記憶體(Ferroelectric RAM，FeRAM) 10包括基板12、第一導電層14、圖案化氧化層16、第二導電層18、反鐵電層20、鐵電層22、以及第三導電層26。第一導電層14設置於基板12上。圖案化氧化層16設置於第一導電層14與基板12上，並露出部分的第一導電層14。第二導電層18設置於露出的第一導電層14與圖案化氧化層16上。反鐵電層20設置於露出的第一導電層14與第二導電層18上。鐵電層22設置於第二導電層18上，位於反鐵電層20上。在本實施例中，第三導電層26設置於反鐵電層20之間，以及鐵電層22之間。
在本實施例中，圖案化氧化層16包括第一部分16a與第二部分16b，第二部分16b位於第一部分16a上，第二部分16b的應力大於第一部分16a的應力，第一部分16a對應反鐵電層20，第二部分16b對應鐵電層22。在一實施例中，圖案化氧化層16的第一部分16a可包括但不限定於下列材料，例如，氧化矽、氮化矽、或氮氧化矽等材料，圖案化氧化層16的第二部分16b可包括但不限定於下列材料，例如，氧化矽、氮化矽、或氮氧化矽等材料。
在一實施例中，第一導電層14、第二導電層18、以及第三導電層26可包括例如半導體、導電介電質(conductive dielectrics)或金屬等材料。在一實施例中，第一導電層14、第二導電層18、以及第三導電層26可包括但不限定於下列材料，例如，鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiN x)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)等材料。
在一實施例中，第二導電層18的厚度T大約介於100Å至500Å。
在一實施例中，反鐵電層20與鐵電層22可包括但不限定於下列材料，例如，氧化鋯鉿(HfZrO x)、氧化矽鉿(HfSiO x)、氧化鉿(HfO x)、氧化釔鉿(HfYO x)、氧化釓鉿(HfGdO x)、氧化鍶鉿(HfSrO x)、氧化鈦鍶(SrTiO x)、鈦酸鈣鍶(SrCaTiO 3)、Ag(Nb 1− x Ta x )O 3、鈦酸鋇鍶(BaSrTiO 3)、鈦酸鋇(BaTiO 3)、氧化鋯(ZrO x)、或氧化鋁鉿(HfAlO x)等材料。
請參閱第4圖，根據本發明的一實施例，提供一種鐵電記憶體10。第4圖為鐵電記憶體10的剖面示意圖。
鐵電記憶體(Ferroelectric RAM，FeRAM) 10包括基板12、第一導電層14、圖案化氧化層16、第二導電層18、反鐵電層20、鐵電層22、以及第三導電層26。第一導電層14設置於基板12上。圖案化氧化層16設置於第一導電層14與基板12上，並露出部分的第一導電層14。第二導電層18設置於露出的第一導電層14與圖案化氧化層16上。鐵電層22設置於露出的第一導電層14與第二導電層18上。反鐵電層20設置於第二導電層18上，位於鐵電層22上。在本實施例中，第三導電層26設置於反鐵電層20之間，以及鐵電層22之間。
在本實施例中，圖案化氧化層16包括第一部分16a與第二部分16b，第二部分16b位於第一部分16a上，第一部分16a的應力大於第二部分16b的應力，第一部分16a對應鐵電層22，第二部分16b對應反鐵電層20。在一實施例中，圖案化氧化層16的第一部分16a可包括但不限定於下列材料，例如，氧化矽、氮化矽、或氮氧化矽等材料，圖案化氧化層16的第二部分16b可包括但不限定於下列材料，例如，氧化矽、氮化矽、或氮氧化矽等材料。
在一實施例中，第一導電層14、第二導電層18、以及第三導電層26可包括例如半導體、導電介電質(conductive dielectrics)或金屬等材料。在一實施例中，第一導電層14、第二導電層18、以及第三導電層26可包括但不限定於下列材料，例如，鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiN x)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)等材料。
在一實施例中，第二導電層18的厚度T大約介於100Å至500Å。
在一實施例中，反鐵電層20與鐵電層22可包括但不限定於下列材料，例如，氧化鋯鉿(HfZrO x)、氧化矽鉿(HfSiO x)、氧化鉿(HfO x)、氧化釔鉿(HfYO x)、氧化釓鉿(HfGdO x)、氧化鍶鉿(HfSrO x)、氧化鈦鍶(SrTiO x)、鈦酸鈣鍶(SrCaTiO 3)、Ag(Nb 1− x Ta x )O 3、鈦酸鋇鍶(BaSrTiO 3)、鈦酸鋇(BaTiO 3)、氧化鋯(ZrO x)、或氧化鋁鉿(HfAlO x)等材料。
請參閱第5A-5G圖，根據本發明的一實施例，提供一種鐵電記憶體的製造方法。第5A-5G圖為鐵電記憶體製造方法的剖面示意圖。
首先，如第5A圖所示，提供基板12，其上形成有第一導電層14。在一實施例中，可利用電漿增強化學氣相沈積法(plasma-enhanced CVD，PECVD)、化學氣相沈積法(CVD)、或原子層沈積法(atomic layer deposition，ALD)沈積第一導電層14。
之後，如第5B圖所示，形成圖案化氧化層16於第一導電層14與基板12上，並露出部分的第一導電層14。之後，形成第二導電層18於露出的第一導電層14與圖案化氧化層16上。在一實施例中，第二導電層18的厚度T大約介於100Å至500Å。
在一實施例中，根據圖案化氧化層16開口的不同深寬比，可利用不同的沈積製程將第二導電層18沈積於第一導電層14與圖案化氧化層16上。例如，當開口的深寬比小於3時，可利用電漿增強化學氣相沈積法(plasma-enhanced CVD，PECVD)沈積第二導電層18，當開口的深寬比介於3至10時，可利用化學氣相沈積法(CVD)沈積第二導電層18，而當開口的深寬比大於10時，則可利用原子層沈積法(atomic layer deposition，ALD)沈積第二導電層18。
之後，如第5C圖所示，形成鐵電層22於露出的第一導電層14與第二導電層18上。在一實施例中，可利用原子層沈積法(atomic layer deposition，ALD)沈積鐵電層22。在一實施例中，鐵電層22的厚度t大約介於20Å至200Å。
之後，如第5D圖所示，填入導電氧化層24於鐵電層22之間。在一實施例中，可利用例如化學氣相沈積法(CVD)或原子層沈積法(atomic layer deposition，ALD)進行導電氧化層24的沈積。
之後，如第5E圖所示，蝕刻部分的導電氧化層24至一特定高度，即後續形成反鐵電層的高度。在一實施例中，可利用任何適當的蝕刻製程對導電氧化層24進行蝕刻。
之後，如第5F圖所示，填入第三導電層26於導電氧化層24上。在一實施例中，可利用電漿增強化學氣相沈積法(plasma-enhanced CVD，PECVD)、化學氣相沈積法(CVD)、或原子層沈積法(atomic layer deposition，ALD)沈積第三導電層26。
之後，實施退火製程28。由於鐵電層22周圍環境應力的不同，使得位於導電氧化層24 (產生較小應力)周圍的鐵電層22於退火製程28後轉變為反鐵電層20，而位於第三導電層26 (產生較大應力)周圍的鐵電層22仍維持為鐵電層，構成鐵電層22與反鐵電層20的三維並聯架構，如第5G圖所示。在一實施例中，退火製程28的溫度大約介於攝氏350至600度。至此，即完成本實施例鐵電記憶體的製作。
請參閱第6A-6G圖，根據本發明的一實施例，提供一種鐵電記憶體的製造方法。第6A-6G圖為鐵電記憶體製造方法的剖面示意圖。
首先，如第6A圖所示，提供基板12，其上形成有第一導電層14。在一實施例中，可利用電漿增強化學氣相沈積法(plasma-enhanced CVD，PECVD)、化學氣相沈積法(CVD)、或原子層沈積法(atomic layer deposition，ALD)沈積第一導電層14。
之後，如第6B圖所示，形成圖案化氧化層16於第一導電層14與基板12上，並露出部分的第一導電層14。之後，形成第二導電層18於露出的第一導電層14與圖案化氧化層16上。在一實施例中，第二導電層18的厚度T大約介於100Å至500Å。
在一實施例中，根據圖案化氧化層16開口的不同深寬比，可利用不同的沈積製程將第二導電層18沈積於第一導電層14與圖案化氧化層16上。例如，當開口的深寬比小於3時，可利用電漿增強化學氣相沈積法(plasma-enhanced CVD，PECVD)沈積第二導電層18，當開口的深寬比介於3至10時，可利用化學氣相沈積法(CVD)沈積第二導電層18，而當開口的深寬比大於10時，則可利用原子層沈積法(atomic layer deposition，ALD)沈積第二導電層18。
之後，如第6C圖所示，形成鐵電層22於露出的第一導電層14與第二導電層18上。在一實施例中，可利用原子層沈積法(atomic layer deposition，ALD)沈積鐵電層22。在一實施例中，鐵電層22的厚度t大約介於20Å至200Å。
之後，如第6D圖所示，填入第三導電層26於鐵電層22之間。在一實施例中，可利用電漿增強化學氣相沈積法(plasma-enhanced CVD，PECVD)、化學氣相沈積法(CVD)、或原子層沈積法(atomic layer deposition，ALD)沈積第三導電層26。
之後，如第6E圖所示，蝕刻部分的第三導電層26至一特定高度，即後續形成鐵電層的高度。在一實施例中，可利用任何適當的蝕刻製程對第三導電層26進行蝕刻。
之後，如第6F圖所示，填入導電氧化層24於第三導電層26上。在一實施例中，可利用化學氣相沈積法(CVD)或原子層沈積法(atomic layer deposition，ALD)進行導電氧化層24的沈積。
之後，實施退火製程28。由於鐵電層22周圍環境應力的不同，使得位於導電氧化層24 (產生較小應力)周圍的鐵電層22於退火製程28後轉變為反鐵電層20，而位於第三導電層26 (產生較大應力)周圍的鐵電層22仍維持為鐵電層，構成鐵電層22與反鐵電層20的三維並聯架構，如第6G圖所示。在一實施例中，退火製程28的溫度大約介於攝氏350至600度。至此，即完成本實施例鐵電記憶體的製作。
本發明利用結構中的環境應力設計，於退火製程前，使原本沈積的鐵電層周圍形成不同的應力環境，待退火製程後，處於環境應力相對低的鐵電層轉變形成具備鐵電延遲甦醒現象(delayed wake-up behavior)的反鐵電層(AFE)，而處於環境應力相對高的鐵電層則維持原本鐵電層(FE)的特性，兩者即搭配構成鐵電層(FE)與反鐵電層(AFE)的三維並聯架構。雖鐵電電容在元件操作過程中會產生疲勞效應(fatigue effect)，然而，反鐵電電容在元件操作過程中也同時會由原本具有的反鐵電特性轉換成鐵電特性，而具備了鐵電延遲甦醒現象，而此現象恰好可補償鐵電電容所產生的疲勞效應，進而有效提升元件的操作次數達10 10或更多，減緩操作劣化的情況。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
10  鐵電記憶體 12  基板 14  第一導電層 16  圖案化氧化層 16a  圖案化氧化層的第一部分 16b  圖案化氧化層的第二部分 18  第二導電層 20  反鐵電層 22  鐵電層 24  導電氧化層 26  第三導電層 28  退火製程 T  第二導電層的厚度 t  鐵電層的厚度
第1圖係根據本發明的一實施例，一種鐵電記憶體的剖面示意圖； 第2圖係根據本發明的一實施例，一種鐵電記憶體的剖面示意圖； 第3圖係根據本發明的一實施例，一種鐵電記憶體的剖面示意圖； 第4圖係根據本發明的一實施例，一種鐵電記憶體的剖面示意圖； 第5A-5G圖係根據本發明的一實施例，一種鐵電記憶體製造方法的剖面示意圖；以及 第6A-6G圖係根據本發明的一實施例，一種鐵電記憶體製造方法的剖面示意圖。
10:鐵電記憶體
12:基板
14:第一導電層
16:圖案化氧化層
18:第二導電層
20:反鐵電層
22:鐵電層
24:導電氧化層
26:第三導電層
T:第二導電層的厚度

Claims (20)

  1. 一種鐵電記憶體，包括： 一基板； 一第一導電層，設置於該基板上； 一圖案化氧化層，設置於該第一導電層與該基板上，並露出部分的該第一導電層； 一第二導電層，設置於露出的該第一導電層與該圖案化氧化層上； 一反鐵電層，設置於露出的該第一導電層與該第二導電層上； 一鐵電層，設置於該第二導電層上，位於該反鐵電層上； 一導電氧化層，設置於該反鐵電層之間；以及 一第三導電層，設置於該導電氧化層上與該鐵電層之間。
  2. 如申請專利範圍第1項所述的鐵電記憶體，其中該圖案化氧化層包括氧化矽、氮化矽、或氮氧化矽。
  3. 如申請專利範圍第1項所述的鐵電記憶體，其中該第一導電層、該第二導電層、以及該第三導電層包括半導體、導電介電質、或金屬。
  4. 如申請專利範圍第3項所述的鐵電記憶體，其中該第一導電層、該第二導電層、以及該第三導電層包括鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiN x)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)。
  5. 如申請專利範圍第1項所述的鐵電記憶體，其中該反鐵電層與該鐵電層包括氧化鋯鉿(HfZrO x)、氧化矽鉿(HfSiO x)、氧化鉿(HfO x)、氧化釔鉿(HfYO x)、氧化釓鉿(HfGdO x)、氧化鍶鉿(HfSrO x)、氧化鈦鍶(SrTiO x)、鈦酸鈣鍶(SrCaTiO 3)、Ag(Nb 1− x Ta x )O 3、鈦酸鋇鍶(BaSrTiO 3)、鈦酸鋇(BaTiO 3)、氧化鋯(ZrO x)、或氧化鋁鉿(HfAlO x)。
  6. 如申請專利範圍第1項所述的鐵電記憶體，其中該導電氧化層包括氧化鋅(ZnO)、氧化鈦(TiO x)、氮氧化鈦(TiON)、氮氧化鉭(TaON)、氧化矽(SiO x)、氮氧化矽(SiON x)、氧化釕(RuO)、氧化釕鍶(SrRuO)、氧化鉿鍶(SrHfO 3)、氧化鍺(GeO)、氧化鉭(TaO)、或五氧化二鉭(Ta 2O 5)。
  7. 如申請專利範圍第1項所述的鐵電記憶體，其中該圖案化氧化層包括一第一部分與一第二部分，該第二部分位於該第一部分上，該第二部分的應力大於該第一部分的應力，且該第一部分對應該反鐵電層，該第二部分對應該鐵電層。
  8. 一種鐵電記憶體，包括： 一基板； 一第一導電層，設置於該基板上； 一圖案化氧化層，設置於該第一導電層與該基板上，並露出部分的該第一導電層； 一第二導電層，設置於露出的該第一導電層與該圖案化氧化層上； 一鐵電層，設置於露出的該第一導電層與該第二導電層上； 一反鐵電層，設置於該第二導電層上，位於該鐵電層上； 一第三導電層，設置於該鐵電層之間；以及 一導電氧化層，設置於該第三導電層上與該反鐵電層之間。
  9. 如申請專利範圍第8項所述的鐵電記憶體，其中該圖案化氧化層包括氧化矽、氮化矽、或氮氧化矽。
  10. 如申請專利範圍第8項所述的鐵電記憶體，其中該第一導電層、該第二導電層、以及該第三導電層包括半導體、導電介電質、或金屬。
  11. 如申請專利範圍第10項所述的鐵電記憶體，其中該第一導電層、該第二導電層、以及該第三導電層包括鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiN x)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)。
  12. 如申請專利範圍第8項所述的鐵電記憶體，其中該鐵電層與該反鐵電層包括氧化鋯鉿(HfZrO x)、氧化矽鉿(HfSiO x)、氧化鉿(HfO x)、氧化釔鉿(HfYO x)、氧化釓鉿(HfGdO x)、氧化鍶鉿(HfSrO x)、氧化鈦鍶(SrTiO x)、鈦酸鈣鍶(SrCaTiO 3)、Ag(Nb 1− x Ta x )O 3、鈦酸鋇鍶(BaSrTiO 3)、鈦酸鋇(BaTiO 3)、氧化鋯(ZrO x)、或氧化鋁鉿(HfAlO x)。
  13. 如申請專利範圍第8項所述的鐵電記憶體，其中該導電氧化層包括氧化鋅(ZnO)、氧化鈦(TiO x)、氮氧化鈦(TiON)、氮氧化鉭(TaON)、氧化矽(SiO x)、氮氧化矽(SiON x)、氧化釕(RuO)、氧化釕鍶(SrRuO)、氧化鉿鍶(SrHfO 3)、氧化鍺(GeO)、氧化鉭(TaO)、或五氧化二鉭(Ta 2O 5)。
  14. 如申請專利範圍第8項所述的鐵電記憶體，其中該圖案化氧化層包括一第一部分與一第二部分，該第二部分位於該第一部分上，該第一部分的應力大於該第二部分的應力，且該第一部分對應該鐵電層，該第二部分對應該反鐵電層。
  15. 一種鐵電記憶體的製造方法，包括： 提供一基板； 形成一第一導電層於該基板上； 形成一圖案化氧化層於該第一導電層與該基板上，露出部分的該第一導電層； 形成一第二導電層於露出的該第一導電層與該圖案化氧化層上； 形成一鐵電層於露出的該第一導電層與該第二導電層上； 形成一導電氧化層於該鐵電層之間； 蝕刻部分的該導電氧化層； 形成一第三導電層於該導電氧化層上；以及 實施一退火製程，以使位於該導電氧化層周圍的該鐵電層形成一反鐵電層。
  16. 如申請專利範圍第15項所述的鐵電記憶體的製造方法，其中在形成該圖案化氧化層的步驟中包括形成一第一子氧化層，之後，於該第一子氧化層上，形成一第二子氧化層，之後，圖案化該第一子氧化層與該第二子氧化層，其中該第二子氧化層的應力大於該第一子氧化層的應力。
  17. 如申請專利範圍第15項所述的鐵電記憶體的製造方法，其中該退火製程的溫度介於攝氏350至600度。
  18. 一種鐵電記憶體的製造方法，包括： 提供一基板； 形成一第一導電層於該基板上； 形成一圖案化氧化層於該第一導電層與該基板上，露出部分的該第一導電層； 形成一第二導電層於露出的該第一導電層與該圖案化氧化層上； 形成一鐵電層於露出的該第一導電層與該第二導電層上； 形成一第三導電層於該鐵電層之間； 蝕刻部分的該第三導電層； 形成一導電氧化層於該第三導電層上；以及 實施一退火製程，以使位於該導電氧化層周圍的該鐵電層形成一反鐵電層。
  19. 如申請專利範圍第18項所述的鐵電記憶體的製造方法，其中在形成該圖案化氧化層的步驟中包括形成一第一子氧化層，之後，於該第一子氧化層上，形成一第二子氧化層，之後，圖案化該第一子氧化層與該第二子氧化層，其中該第一子氧化層的應力大於該第二子氧化層的應力。
  20. 如申請專利範圍第18項所述的鐵電記憶體的製造方法，其中該退火製程的溫度介於攝氏350至600度。
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