KR100321690B1 - 에프램 소자의 캐패시터 제조 방법 - Google Patents

에프램 소자의 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 플러그와 하부전극 간의 상호 확산을 효과적으로 방지하며, 실린더형 하부전극 상에 강유전체막 및 상부전극을 양호한 스텝커버리지 특성을 갖도록 형성할 수 있는, FeRAM 소자의 캐패시터 제조 방법에 관한 것으로, 본 발명은 산소에 대한 확산방지 특성이 뛰어난 RuOx등이 첨가된 Ta 비정질 박막을 폴리실리콘막과 Pt 하부전극 사이에 증착하는데 그 특징이 있다. Ta와 RuOx, IrOx, OsOx, RhOx등이 혼합된 형태로 존재하는 타겟(target)을 제조하여 저온에서 증착하면, RuOx, IrOx, OsOx, RhOx등이 함유된 비정질 Ta 박막을 형성할 수 있다. 이와 같이 형성된 Ta 비정질 박막은 산소 분위기에서 실시되는 후속 열처리 과정에서 RuOx, IrOx, OsOx, RhOx등이 확산해 들어오는 산소를 흡수하기 때문에 Ta의 산화 및 폴리실리콘막으로의 산소 확산을 동시에 억제할 수 있다. 또한, 산소의 흡수에 의한 잔류 응력으로 발생하는 Ta 박막의 결정화 또한 억제할 수 있다.

Description

에프램 소자의 캐패시터 제조 방법{METHOD FOR FORMING CAPACITOR OF FERROELECTRIC RANDOM ACCESS MEMORY DEVICE}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 플러그와 하부전극 간의 상호 확산을 효과적으로 방지하며 실린더형 하부전극 상에 강유전체막 및 상부전극을 양호한 스텝커버리지 특성을 갖도록 형성하는, FeRAM 소자의 캐패시터 제조 방법에 관한 것이다.
FeRAM(ferroelectric random access memory) 소자는 비휘발성 기억 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM(Dynamic Random Access Memory)에 필적하여 차세대 기억소자로 각광받고 있다. FeRAM(ferroelectric random access memory)소자의 유전물질로는 SrBi2Ta2O9(이하 SBT), (SrxBi2-y(TaiNbj)2O9-z)(이하 SBTN), Pb(ZrxTi1-x)O3(이하 PZT) 박막이 주로 사용되는데, 상기와 같은 강유전체막의 우수한 강유전 특성을 얻기 위해서는 상하부 전극물질의 선택과 적절한 공정의 제어가 필수적이다.
한편, 폴리실리콘 플러그(polysilicon plug)를 사용하는 고밀도 FeRAM 소자에서 강유전체로 SBT를 사용하는 경우, 하부전극으로는 주로 Pt막을 사용하는데, SBT는 강유전성을 나타내기 위해서 산소 분위기에서 고온 열처리가 필요하다. 그러나, Pt는 다른 전극에 비하여 많은 장점을 가지고 있지만. 산소 확산 억제 효과가 상당히 떨어지며, 고온 열처리시 Pt가 Si과 반응하여 PtxSiy등의 반응물을 형성하여 접촉 저항을 높이는 등 악영향을 미치게 된다.
Pt 전극을 사용하는 일반적인 경우에 산소, Pt 및 Si 등의 상호확산을 방지하기 위하여 TiN, TiAlN, TaSiN 등을 확산방지막으로 사용하는 기술이 제시되기도 하였으나, 800 ℃ 정도의 고온 열처리가 필요한 SBT막을 유전막으로 형성하는 캐패시터 제조 공정에서는 부적절한 것으로 판명되고 있다.
따라서, 고밀도 FeRAM 소자, 특히 폴리실리콘 플러그 구조를 갖는 FeRAM 소자 제조 공정에서는 폴리실리콘막과 하부전극 사이에 내산화성이 뛰어나 확산방지막을 개발하는 것이 중요하다.
또한, 캐패시터 전극의 면적을 증가시키기 위하여 하부전극을 실린더(cylinder) 형태로 형성하는 경우, 종래의 졸-겔(sol-gel), MOD(metal organic deposition) 또는 물리기상증착법(physical vapor deposition, PVD)으로 형성되는 강유전체막 및 물리기상증착법으로 형성되는 상부전극의 우수한 스텝커버리지(step-coverage) 특성을 얻을 수 없는 단점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 플러그와 하부전극 간의 상호 확산을 효과적으로 방지하며, 실린더형 하부전극 상에 강유전체막 및 상부전극을 양호한 스텝커버리지 특성을 갖도록 형성할 수 있는, FeRAM 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1d는 본 발명의 일실시예에 따른 FeRAM 소자 제조 공정 단면도.
도2a 내지 도2f는 본 발명의 다른 실시예에 따른 FeRAM 소자 제조 공정 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
16, 26: 폴리실리콘 플러그 17, 27: 비정질 Ta막
18, 19, 28, 30, 32: Pt막
상기와 같은 목적을 달성하기 위한 본 발명의 에프램 소자의 캐패시터 제조 방법은 반도체기판상에 층간절연막을 통과하여 상기 반도체기판과 연결되는 폴리실리콘플러그를형성하는 제1 단계, 상기 제1단계가 완료된 전체 구조상에 금속산화물이 10at% 내지 50at%로 함유된 비정질의 탄탈륨막을 형성하는 제2 단계, 상기 탄탈륨막상에 캐패시터의 하부전극을 형성하는 제3 단계, 및 상기 하부전극상에 강유전체막 및 상부전극을 형성하는 제4 단계를 포함하는 것을 특징으로 한다.
본 발명은 산소에 대한 확산방지 특성이 뛰어난 RuOx 등이 첨가된 Ta 비정질 박막을 폴리실리콘막과 Pt 하부전극 사이에 증착하는데 그 특징이 있다. 본 기술은 Ta 박막에 첨가물을 첨가하여 비정질(amorphous) 상을 만드는 것이 핵심이다.
산소의 확산은 주로 입계(grain boundary)를 따라서 진행된다. 따라서, 산소의 확산을 막아주기 위한 기분 기술이 균질한 비정질 박막을 만들어주는 것이다. 또한 가지 고려해야할 문제는 접착 특성이다. 폴리실리콘막과 Pt 하부전극 둘 모두에 대한 접착 특성이 양호해야 한다. 이러한 특성을 보이는 것이 일반적으로 Ti 또는 Ta 박막이다. 그러나, Ti는 SBT의 강유전성을 퇴화시킨다는 보고가 있다. 따라서, 비정질 Ta 박막이 SBT를 이용하는 강유전체 제조에 유리하다.
Ta와 RuOx, IrOx, OsOx, RhOx등이 혼합된 형태로 존재하는 타겟(target)을 제조하여 저온에서 증착하면, RuOx, IrOx, OsOx, RhOx등이 함유된 비정질 Ta 박막을 형성할 수 있다. 이와 같이 형성된 Ta 비정질 박막은 산소 분위기에서 실시되는 후속 열처리 과정에서 RuOx, IrOx, OsOx, RhOx등이 확산해 들어오는 산소를 흡수하기 때문에 Ta의 산화 및 폴리실리콘막으로의 산소 확산을 동시에 억제할 수 있다. 또한, 산소의 흡수에 의한 잔류 응력으로 발생하는 Ta 박막의 결정화 또한 억제할 수 있다.
본 발명의 일실시예에 따른 FeRAM 소자 제조 방법을 도1a 내지 도1d를 참조하여 설명한다.
먼저, 도1a에 도시한 바와 같이 소자분리막(11) 및 트랜지스터 형성 공정이완료된 반도체 기판(10) 상에 제1 층간절연막(15)을 형성하고, 제1 층간절연막(15)을 선택적으로 식각하여 트랜지스터의 활성영역(14)을 노출시키는 콘택홀을 형성하고, 전체 구조 상에 폴리실리콘막을 형성하고 폴리실리콘막을 화학적 기계적 연마(chemical mechanical polishing)하여 콘택홀 내에 폴리실리콘 플러그(plug)(16)를 형성한다.
이어서, 산소 확산방지막으로 RuOx, IrOx, OsOx, RhOx등이 함유된 비정질 Ta막(17)을 200 Å 내지 1000 Å 두께로 형성한다. 비정질 Ta막(17)은 물리기상증착(PVD) 방법으로 상온 내지 200 ℃의 비교적 저온에서 증착하며, 증착압력은 1 mTorr 내지 50 mTorr가 되도록 하며, 비정질 Ta막(17)에서 RuOx, IrOx, OsOx, RhOx등의 양은 10 at% 내지 50 at%가 되도록 한다.
이후, 비정질 Ta막(17) 상에 1000 Å 내지 3000 Å 두께의 제1 Pt막(18)을 화학기상증착(chemical vapor deposition, CVD) 또는 물리기상증착(PVD) 방법으로 형성한다.
제1 Pt막(18) 형성 후, 하부전극을 이루는 제1 Pt막(18)과 강유전체막과의 접착력을 향상시키기 위해서 600 ℃ 내지 800 ℃ 온도에서 10 분 내지 2시간 동안 열처리를 실시하기도 한다.
다음으로, 스핀 코팅(spin coating), LSMCD(liquid source mixed chemical deposition), 화학기상증착(CVD) 또는 물리기상증착(PVD) 등의 통상적인 방법을 이용하여 SrBi2Ta2O9(SBT) 강유전체막(19)을 형성하고, 강유전체 결정화를 위한열처리(ferroelectric crystallization anneal)를 600 ℃ 내지 800 ℃ 온도의 산소분위기에서 실시한다. 이러한 열처리에 의해서 강유전체가 강유전성을 띠게 된다. 열처리 후 강유전체막(18) 상에 흡착되어 있는 수분을 제거하여 강유전체막과 상부전극의 접착력을 증가시키기 위하여 100 ℃ 내지 300 ℃ 온도에서 10 분 내지 2시간 동안 베이크(bake) 공정을 실시한다.
이어서, 강유전체막(19) 상에 상부전극을 이룰 1000 Å 내지 3000 Å 두께의 제2 Pt막(20)을 형성하고, 제2 Pt막(19)의 축소(shrinkage) 및 후속 열처리 공정에서의 입자 발생을 억제하기 위하여 제2 Pt막(19) 상에 강유전체막(19)과 열팽창계수가 비슷한 TiO2, RuO2, IrO2, SiO2, LSCO(La-Sr-Cu-O), YBCO(Y-Ba-Cu-O) 등의 상부 산화물막(top oxide)(21)을 형성한다.
다음으로, 도1b에 도시한 바와 같이 상부 산화물막(21) 상에 상부전극 패턴을 정의하는 감광막 패턴(PR1)을 형성하고, 감광막 패턴(PR1)을 식각마스크로 이용하여 상부 산화물막(21) 및 제2 Pt막(20)을 선택적으로 식각한다.
다음으로, 도1c에 도시한 바와 같이 감광막 패턴(PR1)을 제거하고, 하부전극패턴을 정의하는 감광막 패턴(PR2)을 형성하고 감광막 패턴(PR2)을 식각마스크로 이용하여 강유전체막(19), 제1 Pt막(18), 비정질 Ta막(17)을 선택적으로 식각한다. 이어서, 식각 손상을 회복하기 위하여 상부 산화물막(21)을 제거하지 않고 노(furnace)를 이용하여 400 ℃ 내지 900 ℃의 온도의 산소(O2) 분위기에서 10 분 내지 2시간 동안 열처리를 실시한다.
다음으로, 도1d에 도시한 바와 같이 보호산화막(capping oxide)(22) 및 제2 층간절연막(23)을 형성한다.
이후, 백엔드(back end) 공정들을 통상적인 방법으로 진행하여 고밀도 FeRAM 소자를 제조한다.
이하 설명되는 본 발명의 다른 실시예는 전술한 본 발명의 일실시예와 같이 폴리실리콘막과 Pt 하부전극 사이의 확산방지막으로 RuOx, IrOx, OsOx, RhOx등이 함유된 비정질 Ta막을 형성하고, 하부전극을 실린더(cylinder) 구조로 형성하여 전하저장 표면적을 보다 증가시키는 방법이다. 본 발명의 다른 실시예에서는 실린더 구조의 하부전극 상에 스텝커버리지 특성을 향상시키기 위하여 강유전체막 및 상부전극을 화학기상증착법(CVD)으로 형성하는데 그 특징이 있다.
본 발명의 다른 실시예에 따른 FeRAM 소자 제조 방법을 도2a 내지 도2f를 참조하여 설명한다.
먼저, 도2a에 도시한 바와 같이 소자분리막(21) 및 트랜지스터 형성 공정이 완료된 반도체 기판(20) 상에 제1 층간절연막(25)을 형성하고, 제1 층간절연막(25)을 선택적으로 식각하여 트랜지스터의 활성영역(24)을 노출시키는 콘택홀을 형성하고, 전체 구조 상에 폴리실리콘막을 형성하고 폴리실리콘막을 화학적 기계적 연마하여 콘택홀 내에 폴리실리콘 플러그(plug)(26)를 형성한다.
이어서, 산소 확산방지막으로 RuOx, IrOx, OsOx, RhOx등이 함유된 비정질 Ta막(27)을 200 Å 내지 1000 Å 두께로 형성한다. 비정질 Ta막(27)은물리기상증착(PVD) 방법으로 상온 내지 200 ℃의 비교적 저온에서 증착하며, 증착압력은 1 mTorr 내지 50 mTorr가 되도록 하며, 비정질 Ta막(27)에서 RuOx, IrOx, OsOx, RhOx등의 양은 10 at% 내지 50 at%가 되도록 한다.
이후, 비정질 Ta막(27) 상에 1000 Å 내지 3000 Å 두께의 제1 Pt막(28)을 화학기상증착(chemical vapor deposition, CVD) 또는 물리기상증착(PVD) 방법으로 형성하고, 제1 Pt막(28) 상에 식각 속도가 빠른 O3-PSG(phosphor silicate glass)로 5000 Å 내지 10000 Å 두께의 희생산화막(29)을 형성한다.
다음으로, 도2b에 도시한 바와 같이 희생산화막(29) 및 제1 Pt막(28)을 선택적으로 식각하여 희생산화막 패턴(29A) 및 제1 Pt막 패턴(28A)을 형성한다. 이때, 제1 Pt막(28)과 제1 층간절연막(25)의 접착 특성을 향상시키기 위하여 확산방지막인 비정질 Ta막(27)은 식각하지 않는다. 이어서, 전체 구조 상에 측벽 하부전극(side wall bottom electrode)을 형성하기 위한 제2 Pt막(30)을 형성한다.
다음으로, 도2c에 도시한 바와 같이 제2 Pt막(30)을 전면식각(blanket etch)하여 측벽 하부전극(30A)을 형성한다. 이때, 비정질 Ta막(27)을 함께 식각하기 위하여 충분히 과도식각(over etch)을 실시한다. 이어서, 도2d에 도시한 바와 같이 습식식각을 실시하여 희생산화막 패턴(29A)을 제거한다.
다음으로, 도2e에 도시한 바와 같이 원하는 스텝커버리지를 얻기 위하여 SBT 등의 강유전체막(31), 상부전극을 이루는 제3 Pt막(32) 및 상부 산화물막(33)을 화학기상증착 방법으로 형성한다. 이때, 강유전체막(31) 형성 후, 강유전체가 강유전성을 증가시키기 위하여 600 ℃ 내지 900 ℃ 온도의 산소분위기에서 열처리를 실시한다. 또한, 상부 산화물막(33)은 제3 Pt막(32)의 축소 및 후속 열처리 공정에서의 입자 발생을 억제하기 강유전체막(31)과 열팽창계수가 비슷한 TiO2, RuO2, IrO2, SiO2, LSCO(La-Sr-Cu-O), YBCO(Y-Ba-Cu-O) 등으로 형성한다.
이어서, 상부 산화물막(33), 제3 Pt막(32) 및 강유전체막(31)을 선택적으로 식각하고, 식각 손상을 회복하기 위하여 노(furnace)를 이용하여 400 ℃ 내지 900 ℃의 온도의 산소(O2) 분위기에서 10 분 내지 2시간 동안 열처리를 실시한다.
다음으로, 도2f에 도시한 바와 같이 보호산화막(capping oxide)(34) 및 제2 층간절연막(35)을 형성한다.
이후, 백엔드(back end) 공정들을 통상적인 방법으로 진행하여 고밀도 FeRAM 소자를 제조한다.
전술한 본 발명의 일실시예 및 다른 실시예에서, 캐패시터의 하부전극 및 상부전극은 Ir, Ru 등으로 형성할 수도 있다. 또한, 보호산화막(capping oxide)은 TiOx, SiOx등으로 형성하며, 플러그(plug)를 W, WxSiy로 형성할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 폴리실리콘막과 Pt 하부전극 사이의 확산방지막으로 RuOx, IrOx, OsOx, RhOx등이 함유된 비정질 Ta막을 형성함으로써 폴리실리콘 플러그 구조를 갖는 FeRAM 소자의 전기적 특성을 향상시킬 수 있다. 또한, 실린더 구조의 하부전극을 형성한 후, 강유전체막 및 상부전극을 화학기상증착법으로 형성하여 스텝커버리지 특성을 향상시킬 수 있다.

Claims (5)

  1. 에프램(FeRAM) 소자의 캐패시터 제조 방법에 있어서,
    반도체기판상에 층간절연막을 통과하여 상기 반도체기판과 연결되는 폴리실리콘플러그를형성하는 제1 단계;
    상기 제1단계가 완료된 전체 구조상에 금속산화물이 10at% 내지 50at%로 함유된 비정질의 탄탈륨막을 형성하는 제2 단계;
    상기 탄탈륨막상에 캐패시터의 하부전극을 형성하는 제3 단계; 및
    상기 하부전극상에 강유전체막 및 상부전극을 형성하는 제4 단계
    를 포함하는 에프램 소자의 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 비정질의 탄탈륨막은,
    상기 금속산화물로 RuOx, IrOx, OsOx또는 RhOx을 함유하는 것을 특징으로 하는 에프램 소자의 캐패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 비정질의 탄탈륨막을,
    물리기상증착(physical vapor deposition, PVD) 방법으로 상온 내지 200 ℃ 온도 및 1 mTorr 내지 50 mTorr의 증착압력 조건에서 형성하는 것을 특징으로 하는 에프램 소자의 캐패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 하부전극은 실린더(cylinder) 구조로 형성하는 것을 특징으로 하는 에프램 소자의 캐패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 제4 단계에서,
    상기 강유전체막 및 상기 상부전극을 화학기상증착법(chemical vapor deposition, CVD)으로 형성하는 것을 특징으로 하는 에프램 소자의 캐패시터 제조 방법.
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