JPH10270652A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH10270652A JPH10270652A JP9071000A JP7100097A JPH10270652A JP H10270652 A JPH10270652 A JP H10270652A JP 9071000 A JP9071000 A JP 9071000A JP 7100097 A JP7100097 A JP 7100097A JP H10270652 A JPH10270652 A JP H10270652A
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Abstract
(57)【要約】
【課題】 エピタキシャル効果を利用して強誘電性を発
現した強誘電体膜、あるいはエピタキシャル効果により
強誘電性又は常誘電性が強化された誘電体膜を使用した
半導体メモリにおいて、高集積化が可能なキャパシタセ
ルを提供すること。 【解決手段】 半導体基板１上に形成したトランジスタ
のソース電極及びドレイン電極６の少なくとも一つから
半導体基板１の結晶方位を引き継いで、該基板１全面に
エピタキシャル成長若しくは配向成長した半導体層５を
形成し、この半導体層５にパターニングにより溝を設
け、この溝内に絶縁膜７を埋め込むことにより、前記ト
ランジスタのソース電極及びドレイン電極６の少なくと
も一つの上に、半導体層５の一部からなる絶縁分離した
半導体プラグ１１を形成し、この半導体プラグ１１上に
これと導通するキャパシタを形成する。
現した強誘電体膜、あるいはエピタキシャル効果により
強誘電性又は常誘電性が強化された誘電体膜を使用した
半導体メモリにおいて、高集積化が可能なキャパシタセ
ルを提供すること。 【解決手段】 半導体基板１上に形成したトランジスタ
のソース電極及びドレイン電極６の少なくとも一つから
半導体基板１の結晶方位を引き継いで、該基板１全面に
エピタキシャル成長若しくは配向成長した半導体層５を
形成し、この半導体層５にパターニングにより溝を設
け、この溝内に絶縁膜７を埋め込むことにより、前記ト
ランジスタのソース電極及びドレイン電極６の少なくと
も一つの上に、半導体層５の一部からなる絶縁分離した
半導体プラグ１１を形成し、この半導体プラグ１１上に
これと導通するキャパシタを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ペロブスカイト型
結晶構造などを有する誘電性材料からなる誘電体膜を具
備した薄膜キャパシタを用いた半導体記憶装置の製造方
法に関する。
結晶構造などを有する誘電性材料からなる誘電体膜を具
備した薄膜キャパシタを用いた半導体記憶装置の製造方
法に関する。
【０００２】
【従来の技術】最近、記憶媒体として強誘電体薄膜を用
いた記憶装置（強誘電体メモリ）の開発が行われてお
り、一部にはすでに実用化されている。強誘電体メモリ
は不揮発性であり、電源を落とした後も記憶内容が失わ
れない。しかも、膜厚が十分薄い場合には自発分極の反
転が速く、ＤＲＡＭ並みに高速の書き込み、読み出しが
可能であるなどの特徴を持つ。また、１ビットのメモリ
セルを一つのトランジスタと一つの強誘電体キャパシタ
で作成することができるため、大容量化にも適してい
る。
いた記憶装置（強誘電体メモリ）の開発が行われてお
り、一部にはすでに実用化されている。強誘電体メモリ
は不揮発性であり、電源を落とした後も記憶内容が失わ
れない。しかも、膜厚が十分薄い場合には自発分極の反
転が速く、ＤＲＡＭ並みに高速の書き込み、読み出しが
可能であるなどの特徴を持つ。また、１ビットのメモリ
セルを一つのトランジスタと一つの強誘電体キャパシタ
で作成することができるため、大容量化にも適してい
る。
【０００３】強誘電体メモリに適した強誘電体薄膜に
は、残留分極が大きいこと、残留分極の温度依存性が小
さいこと、残留分極の長時間保持が可能であること（リ
テンション）などが必要である。
は、残留分極が大きいこと、残留分極の温度依存性が小
さいこと、残留分極の長時間保持が可能であること（リ
テンション）などが必要である。
【０００４】現在強誘電体材料としては、主としてジル
コン酸チタン酸鉛（ＰＺＴ）が用いられている。ＰＺＴ
は、ジルコン酸鉛とチタン酸鉛の固溶体であるが、ほぼ
１：１のモル比で固溶したものが、自発分極が大きく、
低い電界でも反転することができ、記憶媒体として優れ
ていると考えられている。ＰＺＴは、強誘電体相と常誘
電体層の転移温度（キュリー温度）が３００℃以上と比
較的高いため、通常の電子回路が使用される温度範囲
（１２０℃以下）では、記憶された内容が熱によって失
われる心配は少ない。
コン酸チタン酸鉛（ＰＺＴ）が用いられている。ＰＺＴ
は、ジルコン酸鉛とチタン酸鉛の固溶体であるが、ほぼ
１：１のモル比で固溶したものが、自発分極が大きく、
低い電界でも反転することができ、記憶媒体として優れ
ていると考えられている。ＰＺＴは、強誘電体相と常誘
電体層の転移温度（キュリー温度）が３００℃以上と比
較的高いため、通常の電子回路が使用される温度範囲
（１２０℃以下）では、記憶された内容が熱によって失
われる心配は少ない。
【０００５】しかしながら、ＰＺＴの良質な薄膜は作成
が難しいことが知られている。第一に、ＰＺＴの主成分
である鉛は５００℃以上で蒸発しやすく、そのため組成
の正確な制御が難しい。第二に、ＰＺＴがペロブスカイ
ト型結晶構造を形成したときにはじめて強誘電性が現れ
るが、このペロブスカイト型結晶を持つＰＺＴが得にく
く、パイロクロアと呼ばれる結晶構造のほうが容易に得
られやすいという問題がある。また、シリコンデバイス
に応用した場合には、主成分である鉛のシリコン中への
拡散を防ぐことが難しいという問題もある。
が難しいことが知られている。第一に、ＰＺＴの主成分
である鉛は５００℃以上で蒸発しやすく、そのため組成
の正確な制御が難しい。第二に、ＰＺＴがペロブスカイ
ト型結晶構造を形成したときにはじめて強誘電性が現れ
るが、このペロブスカイト型結晶を持つＰＺＴが得にく
く、パイロクロアと呼ばれる結晶構造のほうが容易に得
られやすいという問題がある。また、シリコンデバイス
に応用した場合には、主成分である鉛のシリコン中への
拡散を防ぐことが難しいという問題もある。
【０００６】ＰＺＴ以外ではチタン酸バリウム（ＢａＴ
ｉＯ3 ）が代表的な強誘電体として知られている。チタ
ン酸バリウムはＰＺＴと同じくペロブスカイト型結晶を
持ち、キュリー温度は約１２０℃であることが知られて
いる。Ｐｂと比べるとＢａは蒸発しにくいので、チタン
酸バリウムの薄膜作成においては、組成の制御が比較的
容易である。また、チタン酸バリウムが結晶化した場合
は、ペロブスカイト型以外の結晶構造をとることはほと
んどない。
ｉＯ3 ）が代表的な強誘電体として知られている。チタ
ン酸バリウムはＰＺＴと同じくペロブスカイト型結晶を
持ち、キュリー温度は約１２０℃であることが知られて
いる。Ｐｂと比べるとＢａは蒸発しにくいので、チタン
酸バリウムの薄膜作成においては、組成の制御が比較的
容易である。また、チタン酸バリウムが結晶化した場合
は、ペロブスカイト型以外の結晶構造をとることはほと
んどない。
【０００７】これらの長所にもかかわらず、チタン酸バ
リウムの薄膜キャパシタが強誘電体メモリの記憶媒体と
してさほど検討されていない理由として、ＰＺＴと比べ
て残留分極が小さく、しかも残留分極の温度依存性が大
きいことが挙げられる。
リウムの薄膜キャパシタが強誘電体メモリの記憶媒体と
してさほど検討されていない理由として、ＰＺＴと比べ
て残留分極が小さく、しかも残留分極の温度依存性が大
きいことが挙げられる。
【０００８】この原因は、チタン酸バリウムのキュリー
温度が低い（１２０℃）ことにあり、このため強誘電体
メモリを作成した場合１００℃以上の高温にさらされた
場合に記憶内容が失われる恐れがあるばかりではなく、
通常電子回路が使用される温度範囲（８５℃以下）でも
残留分極の温度依存性が大きく、動作が不安定である。
したがって、チタン酸バリウムからなる強誘電体薄膜を
使用した薄膜キャパシタは、強誘電体メモリの記憶媒体
としての用途に適さないと考えられていた。
温度が低い（１２０℃）ことにあり、このため強誘電体
メモリを作成した場合１００℃以上の高温にさらされた
場合に記憶内容が失われる恐れがあるばかりではなく、
通常電子回路が使用される温度範囲（８５℃以下）でも
残留分極の温度依存性が大きく、動作が不安定である。
したがって、チタン酸バリウムからなる強誘電体薄膜を
使用した薄膜キャパシタは、強誘電体メモリの記憶媒体
としての用途に適さないと考えられていた。
【０００９】
【発明が解決しようとする課題】本発明者らは、新しい
強誘電体薄膜として、下部電極（例えばルテニウム酸ス
トロンチウム、ＳｒＴｉＯ3 、以下ＳＲＯと略称。）の
（１００）面の格子定数に比較的近く、やや大きな格子
定数を持つ誘電材料（例えば、チタン酸バリウムストロ
ンチウム、Ｂａx Ｓｒ1-x ＴｉＯ3 、以下ＢＳＴと略
称。）を選択し、かつまたＲＦマグネトロン・スパッタ
法という成膜過程でミスフィット転位が比較的入りにく
い成膜方法を採用して、分極軸であるｃ軸方向にエピタ
キシャル成長させた。
強誘電体薄膜として、下部電極（例えばルテニウム酸ス
トロンチウム、ＳｒＴｉＯ3 、以下ＳＲＯと略称。）の
（１００）面の格子定数に比較的近く、やや大きな格子
定数を持つ誘電材料（例えば、チタン酸バリウムストロ
ンチウム、Ｂａx Ｓｒ1-x ＴｉＯ3 、以下ＢＳＴと略
称。）を選択し、かつまたＲＦマグネトロン・スパッタ
法という成膜過程でミスフィット転位が比較的入りにく
い成膜方法を採用して、分極軸であるｃ軸方向にエピタ
キシャル成長させた。
【００１０】これにより、膜厚２００ｎｍ以上の比較的
厚い膜厚をもつ薄膜においても、エピタキシャル効果に
より本来の誘電体の格子定数よりも膜厚方向（ｃ軸）に
格子定数が伸び、面内方向（ａ軸）の格子定数が縮んだ
状態を保つことができることを見いだした。
厚い膜厚をもつ薄膜においても、エピタキシャル効果に
より本来の誘電体の格子定数よりも膜厚方向（ｃ軸）に
格子定数が伸び、面内方向（ａ軸）の格子定数が縮んだ
状態を保つことができることを見いだした。
【００１１】その結果、強誘電体のキュリー温度を高温
側にシフトさせ、室温領域で大きな残留分極を示し、か
つ８５℃程度まで温度を上げても十分大きな残留分極を
保持できる強誘電体薄膜が実現可能であることを確認し
ている。
側にシフトさせ、室温領域で大きな残留分極を示し、か
つ８５℃程度まで温度を上げても十分大きな残留分極を
保持できる強誘電体薄膜が実現可能であることを確認し
ている。
【００１２】例えば、下部電極として導電性ペロブスカ
イト結晶であるＳＲＯ（格子定数ａ：０．３９３）を使
用し、誘電体としてＢａx Ｓｒ1-x ＴｉＯ3 （組成領域
０．３０≦ｘ≦０．９０）を用いることにより、本来室
温では強誘電性を示さないはずの組成領域（ｘ≦０．
７）でも強誘電性が発現し、またもともと室温で強誘電
性を示す組成領域（ｘ＞０．７）においては、本来室温
以上にあるキュリー温度がさらに上昇するという、実用
上好ましい強誘電体特性を実現できることを実験的に確
認している。
イト結晶であるＳＲＯ（格子定数ａ：０．３９３）を使
用し、誘電体としてＢａx Ｓｒ1-x ＴｉＯ3 （組成領域
０．３０≦ｘ≦０．９０）を用いることにより、本来室
温では強誘電性を示さないはずの組成領域（ｘ≦０．
７）でも強誘電性が発現し、またもともと室温で強誘電
性を示す組成領域（ｘ＞０．７）においては、本来室温
以上にあるキュリー温度がさらに上昇するという、実用
上好ましい強誘電体特性を実現できることを実験的に確
認している。
【００１３】（１）このエピタキシャル成長させた強誘
電体薄膜を使用した薄膜キャパシタを用いて、不揮発性
の半導体メモリを構成することができる。予めトランジ
スタを形成したＳｉ基板上に、以下に述べるような種々
の方法でエピタキシャル薄膜キャパシタを作成すること
が可能である。トランジスタを覆う層間絶縁膜にトラン
ジスタ電極上に開口部（コンタクトホールを設け、開口
部内に気相からの選択エピタキシャル成長ないしは非晶
質からの固相エピタキシャル成長により単結晶Siプラグ
を作製し、その上にエピタキシャル薄膜キャパシタを作
成する方法（特願平7-082091）。
電体薄膜を使用した薄膜キャパシタを用いて、不揮発性
の半導体メモリを構成することができる。予めトランジ
スタを形成したＳｉ基板上に、以下に述べるような種々
の方法でエピタキシャル薄膜キャパシタを作成すること
が可能である。トランジスタを覆う層間絶縁膜にトラン
ジスタ電極上に開口部（コンタクトホールを設け、開口
部内に気相からの選択エピタキシャル成長ないしは非晶
質からの固相エピタキシャル成長により単結晶Siプラグ
を作製し、その上にエピタキシャル薄膜キャパシタを作
成する方法（特願平7-082091）。
【００１４】（２）トランジスタを覆う層間絶縁膜上
に、シード部分からの成長により、一端がSi基板に接し
ている単結晶SOI （Silicon On Insulater）層を作製
し、その上にエピタキシャル薄膜キャパシタを作成し、
予めSOI 層の下に形成したコンタクトプラグによりトラ
ンジスタの電極の一つとキャパシタを接続する方法（特
願平7-022509）。
に、シード部分からの成長により、一端がSi基板に接し
ている単結晶SOI （Silicon On Insulater）層を作製
し、その上にエピタキシャル薄膜キャパシタを作成し、
予めSOI 層の下に形成したコンタクトプラグによりトラ
ンジスタの電極の一つとキャパシタを接続する方法（特
願平7-022509）。
【００１５】（３）トランジスタを覆う層間絶縁膜上
に、グラフォエピタキシー法により単結晶Si層を作製
し、その上にエピタキシャル薄膜キャパシタを作成し、
さらにコンタクトプラグを形成してトランジスタの電極
の一つとキャパシタの電極の一つを接続する方法（特願
平7-022509）。
に、グラフォエピタキシー法により単結晶Si層を作製
し、その上にエピタキシャル薄膜キャパシタを作成し、
さらにコンタクトプラグを形成してトランジスタの電極
の一つとキャパシタの電極の一つを接続する方法（特願
平7-022509）。
【００１６】（４）Si基板上にエピタキシャル薄膜キャ
パシタを作製し、別個に並置して作製したトランジスタ
の電極と配線により接続する方法（特願平8-034867）。
このうち、（１）の方法はトランジスタの電極直上に積
層してエピタキシャル薄膜キャパシタを作製することが
できるため、構造上は最も高集積化には適する。しかし
ながら、高集積化した半導体記憶装置においては、トラ
ンジスタの電極上に形成したコンタクトホールの深さと
幅のアスペクト比が大きくなる。大きなアスペクト比を
持つコンタクトホールの底面のみから単結晶シリコンプ
ラグを選択エピタキシャル成長ないしは固相エピタキシ
ャル成長させるためのプロセスウィンドが狭くなり、一
つのメモリデバイスの中に数十メガ個以上の数のプラグ
を作製する際の歩留まりを考慮すると、クリアすべき技
術課題が大きい。
パシタを作製し、別個に並置して作製したトランジスタ
の電極と配線により接続する方法（特願平8-034867）。
このうち、（１）の方法はトランジスタの電極直上に積
層してエピタキシャル薄膜キャパシタを作製することが
できるため、構造上は最も高集積化には適する。しかし
ながら、高集積化した半導体記憶装置においては、トラ
ンジスタの電極上に形成したコンタクトホールの深さと
幅のアスペクト比が大きくなる。大きなアスペクト比を
持つコンタクトホールの底面のみから単結晶シリコンプ
ラグを選択エピタキシャル成長ないしは固相エピタキシ
ャル成長させるためのプロセスウィンドが狭くなり、一
つのメモリデバイスの中に数十メガ個以上の数のプラグ
を作製する際の歩留まりを考慮すると、クリアすべき技
術課題が大きい。
【００１７】また（２）および（３）の方法は、キャパ
シタを作製する土台となる単結晶Ｓｉ層の作製に、それ
ぞれＳＯＩ法およびグラフエピタキシャル法を採用して
いるが、どちらも再溶融・凝固などの高温の熱処理過程
を含み、技術的に確立された方法であるとはいえず、や
はりクリアすべき技術課題が大きい。
シタを作製する土台となる単結晶Ｓｉ層の作製に、それ
ぞれＳＯＩ法およびグラフエピタキシャル法を採用して
いるが、どちらも再溶融・凝固などの高温の熱処理過程
を含み、技術的に確立された方法であるとはいえず、や
はりクリアすべき技術課題が大きい。
【００１８】また（４）の方法は、技術的な問題は少な
いが、キャパシタとトランジスタをＳｉ基板上に別個に
並置して作るためにスペース効率が悪くなり、高集積化
したメモリ素子を作るのが困難であるという別の問題点
がある。
いが、キャパシタとトランジスタをＳｉ基板上に別個に
並置して作るためにスペース効率が悪くなり、高集積化
したメモリ素子を作るのが困難であるという別の問題点
がある。
【００１９】本発明は、エピタキシャル効果を利用して
強誘電性を発現した強誘電体薄膜、あるいはエピタキシ
ャル効果により強誘電性若しくは常誘電性が強化された
誘電体薄膜を使用した半導体記憶装置であって、作成方
法が容易で、かつ高集積化が可能な半導体記憶装置を製
造する方法を提供するためになされたものである。
強誘電性を発現した強誘電体薄膜、あるいはエピタキシ
ャル効果により強誘電性若しくは常誘電性が強化された
誘電体薄膜を使用した半導体記憶装置であって、作成方
法が容易で、かつ高集積化が可能な半導体記憶装置を製
造する方法を提供するためになされたものである。
【００２０】
【課題を解決するための手段】上述した問題を解決する
ために本発明は、半導体基板上に、トランジスタとキャ
パシタから構成されるメモリセルを、マトリックス状に
配列したメモリセルアレイを有し、かつ前記キャパシタ
の誘電体膜としてエピタキシャル成長若しくは配向成長
した誘電体物質を用いた半導体記憶装置を製造する方法
であって、前記半導体基板上に前記トランジスタを形成
する工程と、前記トランジスタのソース電極及びドレイ
ン電極の少なくとも一つから前記半導体基板の結晶方位
を引き継いで、該基板全面にエピタキシャル成長若しく
は配向成長した半導体層を形成する工程と、この半導体
層にパターニングにより溝を設ける工程と、前記溝内に
絶縁膜を埋め込むことにより、前記トランジスタのソー
ス電極及びドレイン電極の少なくとも一つの上に、前記
半導体層の一部からなる絶縁分離した半導体プラグを形
成する工程と、この半導体プラグ上に該半導体プラグと
導通する前記キャパシタを形成する工程とを含むことを
特徴とする半導体記憶装置の製造方法を提供する。
ために本発明は、半導体基板上に、トランジスタとキャ
パシタから構成されるメモリセルを、マトリックス状に
配列したメモリセルアレイを有し、かつ前記キャパシタ
の誘電体膜としてエピタキシャル成長若しくは配向成長
した誘電体物質を用いた半導体記憶装置を製造する方法
であって、前記半導体基板上に前記トランジスタを形成
する工程と、前記トランジスタのソース電極及びドレイ
ン電極の少なくとも一つから前記半導体基板の結晶方位
を引き継いで、該基板全面にエピタキシャル成長若しく
は配向成長した半導体層を形成する工程と、この半導体
層にパターニングにより溝を設ける工程と、前記溝内に
絶縁膜を埋め込むことにより、前記トランジスタのソー
ス電極及びドレイン電極の少なくとも一つの上に、前記
半導体層の一部からなる絶縁分離した半導体プラグを形
成する工程と、この半導体プラグ上に該半導体プラグと
導通する前記キャパシタを形成する工程とを含むことを
特徴とする半導体記憶装置の製造方法を提供する。
【００２１】かかる発明において、以下の態様が望まし
い。 （１）リソグラフィーにより作製した同一のマスクを用
いて、前記キャパシタの上部電極層、誘電体膜、若しく
は下部電極層から、前記半導体層までを順にエッチング
加工すること。
い。 （１）リソグラフィーにより作製した同一のマスクを用
いて、前記キャパシタの上部電極層、誘電体膜、若しく
は下部電極層から、前記半導体層までを順にエッチング
加工すること。
【００２２】（２）前記キャパシタの上部電極層、誘電
体膜、若しくは下部電極層のパターンをマスクとして用
いて、前記半導体層をエッチング加工すること。 （３）前記キャパシタの下部電極層が、凹状若しくは凸
状の立体形状を有していること。
体膜、若しくは下部電極層のパターンをマスクとして用
いて、前記半導体層をエッチング加工すること。 （３）前記キャパシタの下部電極層が、凹状若しくは凸
状の立体形状を有していること。
【００２３】（４）前記キャパシタの下部電極層が、立
方晶結晶若しくは正方晶結晶の（１００）面、（１１
０）面、若しくは（１１１）面の低指数面で構成された
凹状若しくは凸状の立体形状を有していること。
方晶結晶若しくは正方晶結晶の（１００）面、（１１
０）面、若しくは（１１１）面の低指数面で構成された
凹状若しくは凸状の立体形状を有していること。
【００２４】（５）前記キャパシタの下部電極層と半導
体プラグとの間にバリア金属層を形成すること。 （６）前記バリア金属層をマスクとして前記半導体層を
エッチング加工すること。
体プラグとの間にバリア金属層を形成すること。 （６）前記バリア金属層をマスクとして前記半導体層を
エッチング加工すること。
【００２５】（７）前記キャパシタのバリア金属層が、
立方晶結晶若しくは正方晶結晶の（１００）面、（１１
０）面、若しくは（１１１）面の低指数面で構成された
凹状若しくは凸状の立体形状を有していること。
立方晶結晶若しくは正方晶結晶の（１００）面、（１１
０）面、若しくは（１１１）面の低指数面で構成された
凹状若しくは凸状の立体形状を有していること。
【００２６】（８）前記エピタキシャル成長若しくは配
向成長した半導体層を形成する工程は、複数に分けて行
うこと。 （９）前記半導体層を形成する複数の工程の間に、成長
した該半導体層の一部を除去すること。
向成長した半導体層を形成する工程は、複数に分けて行
うこと。 （９）前記半導体層を形成する複数の工程の間に、成長
した該半導体層の一部を除去すること。
【００２７】上記した本発明によれば、以下に示す有利
な作用効果がある。すなわち、従来のコンタクトプラグ
の形成方法では、予めトランジスタを形成した基板を一
旦層間絶縁膜で覆い、次にトランジスタの電極上の絶縁
膜の部分を開口してコンタクトホールを形成し、このコ
ンタクトホールを選択エピタキシャル成長あるいは固相
エピタキシャル成長により埋め込むという工程を使用し
ていた。
な作用効果がある。すなわち、従来のコンタクトプラグ
の形成方法では、予めトランジスタを形成した基板を一
旦層間絶縁膜で覆い、次にトランジスタの電極上の絶縁
膜の部分を開口してコンタクトホールを形成し、このコ
ンタクトホールを選択エピタキシャル成長あるいは固相
エピタキシャル成長により埋め込むという工程を使用し
ていた。
【００２８】これに対し、本発明の方法によれば、基板
上に予め作製したワード線の周囲を選択的に絶縁膜で覆
っておき、その他の部分に層間絶縁膜を形成する前の段
階で、Ｓｉ（主に単結晶Ｓｉ）層のエピタキシャル成長
を行い、その後に溝を形成して絶縁膜を埋め込むことに
より各コンタクトプラグを分離絶縁する。
上に予め作製したワード線の周囲を選択的に絶縁膜で覆
っておき、その他の部分に層間絶縁膜を形成する前の段
階で、Ｓｉ（主に単結晶Ｓｉ）層のエピタキシャル成長
を行い、その後に溝を形成して絶縁膜を埋め込むことに
より各コンタクトプラグを分離絶縁する。
【００２９】このように後からＳｉ層の加工を行うた
め、上部に作製するキャパシタの上部電極、下部電極、
あるいは誘電体膜とＳｉ層の加工を同時に行ったり，ま
た上部電極、下部電極、あるいは誘電膜をマスクとして
Ｓｉ層の加工を行うといった、いわゆるセルフアライン
プロセスを取り入れることが可能になった。
め、上部に作製するキャパシタの上部電極、下部電極、
あるいは誘電体膜とＳｉ層の加工を同時に行ったり，ま
た上部電極、下部電極、あるいは誘電膜をマスクとして
Ｓｉ層の加工を行うといった、いわゆるセルフアライン
プロセスを取り入れることが可能になった。
【００３０】また、キャパシタをさらにビット線上に形
成する場合、いわゆるＣＯＢ（Capacitor Over Bit lin
e ）ないしはFCOB(Ferroelectric Capacitor Over Bit
line）構造の場合は、前述した方法でまず１段目の単結
晶コンタクトプラグを形成し、その上にビット線を形成
する。その後は１段目と同様に、ビット線の周囲の部分
を選択的に絶縁膜で覆っておき、その他の部分に層間絶
縁膜を形成する前の段階で、単結晶Ｓｉのエピタキシャ
ル成長を行って２段目の単結晶Ｓｉ層を形成し、その後
は前述した方法と同様の方法によりエピタキシャルキャ
パシタを形成することができる。
成する場合、いわゆるＣＯＢ（Capacitor Over Bit lin
e ）ないしはFCOB(Ferroelectric Capacitor Over Bit
line）構造の場合は、前述した方法でまず１段目の単結
晶コンタクトプラグを形成し、その上にビット線を形成
する。その後は１段目と同様に、ビット線の周囲の部分
を選択的に絶縁膜で覆っておき、その他の部分に層間絶
縁膜を形成する前の段階で、単結晶Ｓｉのエピタキシャ
ル成長を行って２段目の単結晶Ｓｉ層を形成し、その後
は前述した方法と同様の方法によりエピタキシャルキャ
パシタを形成することができる。
【００３１】従来の方法と比較すると、いくつかの大き
な長所がある。まず第１点として、従来方法では絶縁膜
に形成したコンタクトホールの底部のＳｉ面から選択エ
ピタキシャル成長を生じさせる必要があるが、本発明で
はまず先にＳｉ層を形成するため、エピタキシャル成長
をさせる際のＳｉ面の面積と絶縁膜の表面積の比がはる
かに大きくとれることである。このために、特に高集積
化が進んでコンタクトホールのアスペクト比がますます
大きくなった場合に、選択破れによって歩留まりが低下
する問題点を回避できるという大きなメリットがある。
な長所がある。まず第１点として、従来方法では絶縁膜
に形成したコンタクトホールの底部のＳｉ面から選択エ
ピタキシャル成長を生じさせる必要があるが、本発明で
はまず先にＳｉ層を形成するため、エピタキシャル成長
をさせる際のＳｉ面の面積と絶縁膜の表面積の比がはる
かに大きくとれることである。このために、特に高集積
化が進んでコンタクトホールのアスペクト比がますます
大きくなった場合に、選択破れによって歩留まりが低下
する問題点を回避できるという大きなメリットがある。
【００３２】第２点として、絶縁膜で覆う前に単結晶Ｓ
ｉの選択エピタキシャル成長を行うため、成長時におい
て基板表面に沿った方向への成長を最大限使用すること
により、単結晶Ｓｉ層の面積を大きくとれ、その上に作
製するエピタキシャルキャパシタの面積もリソグラフィ
ー法によって決まる限界まで大きくとれるというメリッ
トがある。
ｉの選択エピタキシャル成長を行うため、成長時におい
て基板表面に沿った方向への成長を最大限使用すること
により、単結晶Ｓｉ層の面積を大きくとれ、その上に作
製するエピタキシャルキャパシタの面積もリソグラフィ
ー法によって決まる限界まで大きくとれるというメリッ
トがある。
【００３３】第３点として、後から単結晶Ｓｉ層の加工
を行うため、上部に作製するキャパシタの上部電極、下
部電極、あるいは誘電体膜と単結晶Ｓｉ層との加工を同
時に行ったり、また上部電極、下部電極、あるいは誘電
体膜をマスクとして単結晶Ｓｉ層の加工を行うといっ
た、いわゆるセルフアラインプロセスを取り入れること
が可能になり、リソグラフィーおよびエッチング加工工
程数が少なくなるというメリット、さらにはＳｉプラグ
とキャパシタの下部電極を別々に加工する場合に必要に
なる、リソグラフィー時のマスクの合わせ誤差がなくな
るために、やはりキャパシタ面積を限界まで大きくとれ
るというメリットがある。
を行うため、上部に作製するキャパシタの上部電極、下
部電極、あるいは誘電体膜と単結晶Ｓｉ層との加工を同
時に行ったり、また上部電極、下部電極、あるいは誘電
体膜をマスクとして単結晶Ｓｉ層の加工を行うといっ
た、いわゆるセルフアラインプロセスを取り入れること
が可能になり、リソグラフィーおよびエッチング加工工
程数が少なくなるというメリット、さらにはＳｉプラグ
とキャパシタの下部電極を別々に加工する場合に必要に
なる、リソグラフィー時のマスクの合わせ誤差がなくな
るために、やはりキャパシタ面積を限界まで大きくとれ
るというメリットがある。
【００３４】一方、単結晶Ｓｉプラグ先端の電荷蓄積ノ
ードの形状を凹状ないしは凸状に加工することにより、
立体形状のエピタキシャルキャパシタを作成することも
可能である。またその際に、湿式エッチングなどを用い
て、蓄積ノードの先端をＳｉ結晶の（１００）面、（１
１０）面、あるいは（１１１）面などの低指数面で構成
することにより、その上に形成するバリア金属層、下部
電極層、誘電体層などのエピタキシャル成長をより容易
にすることもできる。
ードの形状を凹状ないしは凸状に加工することにより、
立体形状のエピタキシャルキャパシタを作成することも
可能である。またその際に、湿式エッチングなどを用い
て、蓄積ノードの先端をＳｉ結晶の（１００）面、（１
１０）面、あるいは（１１１）面などの低指数面で構成
することにより、その上に形成するバリア金属層、下部
電極層、誘電体層などのエピタキシャル成長をより容易
にすることもできる。
【００３５】また、エピタキシャル成長時の不整合歪み
を利用して誘電体膜を歪ませることにより強誘電体化し
た誘電膜を使用したＦＲＡＭの例について主として述べ
てきたが、例えばＢＳＴＯ膜においてＢａ分率を少なく
することにより、歪ませた状態でキュリー温度を室温近
辺に設定し、高い誘電率を持つ誘電体膜を使用したＤＲ
ＡＭを作製することも可能である。
を利用して誘電体膜を歪ませることにより強誘電体化し
た誘電膜を使用したＦＲＡＭの例について主として述べ
てきたが、例えばＢＳＴＯ膜においてＢａ分率を少なく
することにより、歪ませた状態でキュリー温度を室温近
辺に設定し、高い誘電率を持つ誘電体膜を使用したＤＲ
ＡＭを作製することも可能である。
【００３６】本発明によれば、シリコンプロセスに適合
するのに困難な低融点金属である鉛やビスマスを含ま
ず、エピタキシャル成長した誘電体膜を使用したキャパ
シタを、予めトランジスタを作製したＳｉ基板上に高度
に集積することが可能になり、信頼性の高い超高集積化
した半導体記憶素子を作成することが可能になる。
するのに困難な低融点金属である鉛やビスマスを含ま
ず、エピタキシャル成長した誘電体膜を使用したキャパ
シタを、予めトランジスタを作製したＳｉ基板上に高度
に集積することが可能になり、信頼性の高い超高集積化
した半導体記憶素子を作成することが可能になる。
【００３７】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照しつつ詳細に説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る半導体記憶装置の製造方法を示す工程断面図であ
る。１は第１導電型半導体基板、２は素子間分離酸化
膜、３はゲート酸化膜、４ａ、４ｂはワード線、５は単
結晶Ｓｉエピタキシャル成長層、６は第２導電型不純物
拡散層、７、９ａ、９ｂは層間絶縁膜、８はビット線、
１１はコンタクトプラグ、１２はバリア金属層、１３は
下部電極、１４は誘電体薄膜、１５は上部電極、１６は
ドライブ線、１７はヴィアプラグである。
参照しつつ詳細に説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る半導体記憶装置の製造方法を示す工程断面図であ
る。１は第１導電型半導体基板、２は素子間分離酸化
膜、３はゲート酸化膜、４ａ、４ｂはワード線、５は単
結晶Ｓｉエピタキシャル成長層、６は第２導電型不純物
拡散層、７、９ａ、９ｂは層間絶縁膜、８はビット線、
１１はコンタクトプラグ、１２はバリア金属層、１３は
下部電極、１４は誘電体薄膜、１５は上部電極、１６は
ドライブ線、１７はヴィアプラグである。
【００３８】図１（ａ）は、メモリセルのトランジスタ
部を形成した後、単結晶Ｓｉ層５の選択エピタキシャル
成長を行い、化学的機械的研磨（ＣＭＰ）法により平坦
化したところである。このとき、ワード線４ａ、４ｂの
周囲を囲む絶縁膜として酸化シリコン膜を用いたが、窒
化シリコン膜を用いることも可能である。また、Si基板
上の電極に対して、ＲＩＥ工程で生じた表面の損傷層を
取り除くため、フッ化水素蒸気を使用したエッチングを
行った後、そのまま真空中でＣＶＤ室に搬送し、1mTorr
の圧力のＳｉＨ4 ガスとドナーとして加えた0.1mTorrの
ＡｓＨ3 ガスを使用して750 ℃で選択エピタキシャル成
長を行った。次に同図（ｂ）に示すように、単結晶Si層
に対して、CMP 工程で生じた表面の損傷層を取り除くた
め、フッ化水素蒸気を使用したエッチングを行った後、
バリア金属層１２として反応性スパッタ法（Ｔｉターゲ
ットを使用。）若しくは通常のスパッタ法（ＴｉＮター
ゲットを使用。）により６００℃でＴｉＮを積層した。
かかる両スパッタ法における雰囲気は、例えばＡｒとＮ
2 の混合ガス雰囲気とし、混合比は例えばＡｒ：Ｎ2 ＝
１０：１とし、全圧は例えば数ミリＴｏｒｒとした。
部を形成した後、単結晶Ｓｉ層５の選択エピタキシャル
成長を行い、化学的機械的研磨（ＣＭＰ）法により平坦
化したところである。このとき、ワード線４ａ、４ｂの
周囲を囲む絶縁膜として酸化シリコン膜を用いたが、窒
化シリコン膜を用いることも可能である。また、Si基板
上の電極に対して、ＲＩＥ工程で生じた表面の損傷層を
取り除くため、フッ化水素蒸気を使用したエッチングを
行った後、そのまま真空中でＣＶＤ室に搬送し、1mTorr
の圧力のＳｉＨ4 ガスとドナーとして加えた0.1mTorrの
ＡｓＨ3 ガスを使用して750 ℃で選択エピタキシャル成
長を行った。次に同図（ｂ）に示すように、単結晶Si層
に対して、CMP 工程で生じた表面の損傷層を取り除くた
め、フッ化水素蒸気を使用したエッチングを行った後、
バリア金属層１２として反応性スパッタ法（Ｔｉターゲ
ットを使用。）若しくは通常のスパッタ法（ＴｉＮター
ゲットを使用。）により６００℃でＴｉＮを積層した。
かかる両スパッタ法における雰囲気は、例えばＡｒとＮ
2 の混合ガス雰囲気とし、混合比は例えばＡｒ：Ｎ2 ＝
１０：１とし、全圧は例えば数ミリＴｏｒｒとした。
【００３９】引き続き下部電極１３としてスパッタ法に
より６００℃で白金薄膜と、導電性ペロブスカイト膜、
例えばＳＲＯ膜を積層した。白金薄膜の成膜の場合はＡ
ｒガス雰囲気を用い、ＳＲＯ膜の成膜の場合はＡｒとＯ
2 の混合ガス雰囲気（例えばＡｒ：Ｏ2 ＝４：１。）を
用いた。
より６００℃で白金薄膜と、導電性ペロブスカイト膜、
例えばＳＲＯ膜を積層した。白金薄膜の成膜の場合はＡ
ｒガス雰囲気を用い、ＳＲＯ膜の成膜の場合はＡｒとＯ
2 の混合ガス雰囲気（例えばＡｒ：Ｏ2 ＝４：１。）を
用いた。
【００４０】次に、既知のリソグラフィーおよびＲＩＥ
法により、同一のマスクを用いて下部電極膜１３、バリ
ア金属層１２、および単結晶Ｓｉ層５のパターニングを
行った。単結晶Si層５のエッチングを行うときに、酸化
膜４ａ、４ｂをエッチング・ストッパとして用いた。
法により、同一のマスクを用いて下部電極膜１３、バリ
ア金属層１２、および単結晶Ｓｉ層５のパターニングを
行った。単結晶Si層５のエッチングを行うときに、酸化
膜４ａ、４ｂをエッチング・ストッパとして用いた。
【００４１】次に同図（ｃ）に示すように、パターニン
グした溝内にＴＥＯＳを原料ガスとして使用したプラズ
マＣＶＤ法により酸化シリコン絶縁膜７を埋め込み、下
部電極１３であるＳＲＯ層をストッパーとして用いたＣ
ＭＰ法により平坦化を行った。
グした溝内にＴＥＯＳを原料ガスとして使用したプラズ
マＣＶＤ法により酸化シリコン絶縁膜７を埋め込み、下
部電極１３であるＳＲＯ層をストッパーとして用いたＣ
ＭＰ法により平坦化を行った。
【００４２】その後、同図（ｄ）に示すように、まずＳ
ＲＯ電極の表面に対して、ＣＭＰによって生じた損傷層
を除去するため、逆スパッタを行った後、Ｂａのモル分
率７０％のＢＳＴ薄膜１４をスパッタ法により６００℃
で４０ｎｍの厚さに成長させた。この成膜は、ＡｒとＯ
2 の混合ガス雰囲気（例えばＡｒ：Ｏ2 ＝４：１。）を
用いた。
ＲＯ電極の表面に対して、ＣＭＰによって生じた損傷層
を除去するため、逆スパッタを行った後、Ｂａのモル分
率７０％のＢＳＴ薄膜１４をスパッタ法により６００℃
で４０ｎｍの厚さに成長させた。この成膜は、ＡｒとＯ
2 の混合ガス雰囲気（例えばＡｒ：Ｏ2 ＝４：１。）を
用いた。
【００４３】その後、キャパシタ誘電体膜１４上には、
上部電極１５としてＳＲＯ膜を上記した条件と同様に成
膜温度６００℃でスパッタ法により形成し、さらにドラ
イブ線１６としてＡｌ電極を室温でスパッタ法により形
成後、パターニングを行った。また、既知の方法でヴィ
アプラグ１７およびビット線８を作製した。このような
工程で作成した結果、下部電極１３とその下のバリア金
属層１２及びコンタクトプラグ１１を同一形状かつ最大
限の大きさで作製でき、さらに上部電極１５を下部電極
１３よりやや大きめに作製することにより、下部電極と
の合わせ誤差を吸収することができた。また、セル面積
に対する有効強誘電体キャパシタ面積を29％と大きくと
ることができた。
上部電極１５としてＳＲＯ膜を上記した条件と同様に成
膜温度６００℃でスパッタ法により形成し、さらにドラ
イブ線１６としてＡｌ電極を室温でスパッタ法により形
成後、パターニングを行った。また、既知の方法でヴィ
アプラグ１７およびビット線８を作製した。このような
工程で作成した結果、下部電極１３とその下のバリア金
属層１２及びコンタクトプラグ１１を同一形状かつ最大
限の大きさで作製でき、さらに上部電極１５を下部電極
１３よりやや大きめに作製することにより、下部電極と
の合わせ誤差を吸収することができた。また、セル面積
に対する有効強誘電体キャパシタ面積を29％と大きくと
ることができた。
【００４４】さらに、Ｘ線回折装置により膜方位を測定
したところ、ＴｉＮバリア金属層１２、ＳＲＯおよび白
金電極膜１３、ＢＳＴ誘電体膜１４すべてが（００１）
方位にエピタキシャル成長していた。また、形成した強
誘電体薄膜キャパシタの誘電特性を測定したところ、残
留分極量として０．４２Ｃ／ｍ2 と大きな値が得られ、
強誘電体キャパシタとして機能することが確かめられ
た。
したところ、ＴｉＮバリア金属層１２、ＳＲＯおよび白
金電極膜１３、ＢＳＴ誘電体膜１４すべてが（００１）
方位にエピタキシャル成長していた。また、形成した強
誘電体薄膜キャパシタの誘電特性を測定したところ、残
留分極量として０．４２Ｃ／ｍ2 と大きな値が得られ、
強誘電体キャパシタとして機能することが確かめられ
た。
【００４５】（比較例１）図２は、本発明の比較例とし
て従来の半導体記憶装置の製造方法を示す工程断面図で
ある。１は第１導電型半導体基板、２は素子間分離酸化
膜、３はゲート酸化膜、４ａ、４ｂはワード線、６は第
２導電型不純物拡散層、２７、２９ａ、２９ｂ、２９ｃ
は層間絶縁膜、８はビット線、２１は単結晶Ｓｉコンタ
クトプラグ、２２はバリア金属層、２３は下部電極、２
４は誘電体薄膜、２５は上部電極、２６はドライブ線、
１７はヴィアプラグである。
て従来の半導体記憶装置の製造方法を示す工程断面図で
ある。１は第１導電型半導体基板、２は素子間分離酸化
膜、３はゲート酸化膜、４ａ、４ｂはワード線、６は第
２導電型不純物拡散層、２７、２９ａ、２９ｂ、２９ｃ
は層間絶縁膜、８はビット線、２１は単結晶Ｓｉコンタ
クトプラグ、２２はバリア金属層、２３は下部電極、２
４は誘電体薄膜、２５は上部電極、２６はドライブ線、
１７はヴィアプラグである。
【００４６】図２（ａ）は、メモリセルのトランジスタ
部および層間絶縁膜２７を形成し、ＣＭＰ法により平坦
化した後、トランジスタの電極上にコンタクトホールを
開口したところである。このとき、コンタクトホールの
開口は、ＲＩＥ法でおよそ８０％の深さまでエッチング
した後、さらにフッ酸を使用した湿式選択エッチングに
よりＳｉの清浄表面を出した。
部および層間絶縁膜２７を形成し、ＣＭＰ法により平坦
化した後、トランジスタの電極上にコンタクトホールを
開口したところである。このとき、コンタクトホールの
開口は、ＲＩＥ法でおよそ８０％の深さまでエッチング
した後、さらにフッ酸を使用した湿式選択エッチングに
よりＳｉの清浄表面を出した。
【００４７】次に同図（ｂ）に示すように、ＳｉＨ4 ガ
スとドナーとして加えたＡｓＨ3 ガスを使用して、750
℃で単結晶Ｓｉプラグ２１の選択エピタキシャル成長を
行ない、再びＣＭＰ法により平坦化を行った。
スとドナーとして加えたＡｓＨ3 ガスを使用して、750
℃で単結晶Ｓｉプラグ２１の選択エピタキシャル成長を
行ない、再びＣＭＰ法により平坦化を行った。
【００４８】次に同図（ｃ）に示すように、上記した方
法を用いて反応性スパッタ法によりバリア金属層２２と
して６００℃でＴｉＮ層を積層し、引き続き下部電極２
３としてスパッタ法により６００℃で白金薄膜とＳＲＯ
膜を積層し、既知のリソグラフィーおよびＲＩＥ法によ
り、下部電極膜２３およびバリア金属層２２のパターニ
ングを行った。
法を用いて反応性スパッタ法によりバリア金属層２２と
して６００℃でＴｉＮ層を積層し、引き続き下部電極２
３としてスパッタ法により６００℃で白金薄膜とＳＲＯ
膜を積層し、既知のリソグラフィーおよびＲＩＥ法によ
り、下部電極膜２３およびバリア金属層２２のパターニ
ングを行った。
【００４９】次に同図（ｄ）に示すように、ＴＥＯＳを
原料ガスとして使用したプラズマＣＶＤ法により酸化シ
リコン絶縁膜２９ａを埋め込み、下部電極２３であるＳ
ＲＯ層をストッパーとして用いたＣＭＰ法により平坦化
を行った。その後、ＳＲＯ電極の表面に対して、ＣＭＰ
によって生じた損傷層を除去するため、逆スパッタを行
った後、上記した方法を用いてＢａのモル分率７０％の
ＢＳＴ薄膜２４をスパッタ法により６００℃で４０ｎｍ
の厚さに成長させた。
原料ガスとして使用したプラズマＣＶＤ法により酸化シ
リコン絶縁膜２９ａを埋め込み、下部電極２３であるＳ
ＲＯ層をストッパーとして用いたＣＭＰ法により平坦化
を行った。その後、ＳＲＯ電極の表面に対して、ＣＭＰ
によって生じた損傷層を除去するため、逆スパッタを行
った後、上記した方法を用いてＢａのモル分率７０％の
ＢＳＴ薄膜２４をスパッタ法により６００℃で４０ｎｍ
の厚さに成長させた。
【００５０】その後、キャパシタ誘電体膜２４上には、
上部電極２５としてＳＲＯ膜を成膜温度６００℃でスパ
ッタ法により形成し、さらにドライブ線２６としてＡｌ
電極を室温でスパッタ法により形成後、パターニングを
行った。また、既知の方法でヴィアプラグ１７およびビ
ット線８を作製した。
上部電極２５としてＳＲＯ膜を成膜温度６００℃でスパ
ッタ法により形成し、さらにドライブ線２６としてＡｌ
電極を室温でスパッタ法により形成後、パターニングを
行った。また、既知の方法でヴィアプラグ１７およびビ
ット線８を作製した。
【００５１】このような工程で作成した結果、まず図２
（ｃ）に示すように、一番リソグラフィーの寸法制約が
厳しいＢ−Ｂ´断面において、下部電極２３とその下の
コンタクトプラグ２１に不可避的に合わせ誤差が生じ
た。さらに、上部電極２５もＳｉプラグ２１の上にエピ
タキシャル成長している誘電体膜２４の部分に合わせる
必要があるので、下部電極より大きめに作製することが
できず、やはり下部電極との合わせ誤差を生じた。これ
らの理由により、第１の実施形態とほぼ同様のレイアウ
トにしたにも拘わらず、セル面積に対する有効強誘電体
キャパシタ面積は１８％にとどまった。
（ｃ）に示すように、一番リソグラフィーの寸法制約が
厳しいＢ−Ｂ´断面において、下部電極２３とその下の
コンタクトプラグ２１に不可避的に合わせ誤差が生じ
た。さらに、上部電極２５もＳｉプラグ２１の上にエピ
タキシャル成長している誘電体膜２４の部分に合わせる
必要があるので、下部電極より大きめに作製することが
できず、やはり下部電極との合わせ誤差を生じた。これ
らの理由により、第１の実施形態とほぼ同様のレイアウ
トにしたにも拘わらず、セル面積に対する有効強誘電体
キャパシタ面積は１８％にとどまった。
【００５２】（第２の実施形態）図３及び図４は、ビッ
ト線上に凹状の形状の強誘電体キャパシタを形成した、
本発明の第２の実施形態に係る半導体記憶装置の製造方
法を示す工程断面図である。１は第１導電型半導体基
板、２は素子間分離酸化膜、３はゲート酸化膜、４ａ、
４ｂはワード線（ポリSiと高融点金属の積層構造。以下
の実施形態も同様。）、５、３５は単結晶Ｓｉエピタキ
シャル成長層、６は第２導電型不純物拡散層、７、３９
ａ、３９ｂは層間絶縁膜、３８はビット線、１１はコン
タクトプラグ、４２はバリア金属層、４３は下部電極、
４４は誘電体薄膜、４５は上部電極、４６はドライブ
線、１７はヴィアプラグ、３９ａは窒化シリコン膜であ
る。
ト線上に凹状の形状の強誘電体キャパシタを形成した、
本発明の第２の実施形態に係る半導体記憶装置の製造方
法を示す工程断面図である。１は第１導電型半導体基
板、２は素子間分離酸化膜、３はゲート酸化膜、４ａ、
４ｂはワード線（ポリSiと高融点金属の積層構造。以下
の実施形態も同様。）、５、３５は単結晶Ｓｉエピタキ
シャル成長層、６は第２導電型不純物拡散層、７、３９
ａ、３９ｂは層間絶縁膜、３８はビット線、１１はコン
タクトプラグ、４２はバリア金属層、４３は下部電極、
４４は誘電体薄膜、４５は上部電極、４６はドライブ
線、１７はヴィアプラグ、３９ａは窒化シリコン膜であ
る。
【００５３】図３（ａ）は、メモリセルのトランジスタ
部を形成した後、単結晶Ｓｉ層５の選択エピタキシャル
成長を行い、ＣＭＰ法により平坦化したところである。
このとき、ワード線４ａ、４ｂの絶縁膜として酸化シリ
コン膜を用いたが窒化シリコンを用いることもできる。
また、Si基板１上の電極表面に対して、ＲＩＥ工程で生
じた表面の損傷層を取り除くため、フッ酸水溶液を用い
た湿式エッチングを行った後、ＣＦ4 とＯ2 ガスを用い
たケミカルドライエッチング（ＣＤＥ）を行い、そのま
ま真空中でＣＶＤ室に搬送し、ＳｉＨ2 Ｃｌ2 ガスとド
ナーとして加えたＡｓＨ3 ガスを使用して８００℃で選
択エピタキシャル成長を行った。
部を形成した後、単結晶Ｓｉ層５の選択エピタキシャル
成長を行い、ＣＭＰ法により平坦化したところである。
このとき、ワード線４ａ、４ｂの絶縁膜として酸化シリ
コン膜を用いたが窒化シリコンを用いることもできる。
また、Si基板１上の電極表面に対して、ＲＩＥ工程で生
じた表面の損傷層を取り除くため、フッ酸水溶液を用い
た湿式エッチングを行った後、ＣＦ4 とＯ2 ガスを用い
たケミカルドライエッチング（ＣＤＥ）を行い、そのま
ま真空中でＣＶＤ室に搬送し、ＳｉＨ2 Ｃｌ2 ガスとド
ナーとして加えたＡｓＨ3 ガスを使用して８００℃で選
択エピタキシャル成長を行った。
【００５４】次に同図（ｂ）に示すように、既知の方法
により単結晶Ｓｉ層のパターニングを行い、パターニン
グした溝内にＴＥＯＳを原料ガスとして使用したプラズ
マＣＶＤ法により酸化シリコン絶縁膜７を埋め込み、Ｃ
ＭＰ法により平坦化を行った。続いて、既知の方法によ
りビット線３８および周囲の酸化シリコン膜若しくは窒
化シリコン膜からなる絶縁膜を形成した。
により単結晶Ｓｉ層のパターニングを行い、パターニン
グした溝内にＴＥＯＳを原料ガスとして使用したプラズ
マＣＶＤ法により酸化シリコン絶縁膜７を埋め込み、Ｃ
ＭＰ法により平坦化を行った。続いて、既知の方法によ
りビット線３８および周囲の酸化シリコン膜若しくは窒
化シリコン膜からなる絶縁膜を形成した。
【００５５】次に同図（ｃ）に示すように、再び単結晶
Ｓｉ層３５の選択エピタキシャル成長を行い、ＣＭＰ法
により平坦化し、30mTorr の圧力のHBr ガスを用いて室
温でRIE 加工を行い、キャパシタを形成するための順テ
ーパー状のホールを作製した。
Ｓｉ層３５の選択エピタキシャル成長を行い、ＣＭＰ法
により平坦化し、30mTorr の圧力のHBr ガスを用いて室
温でRIE 加工を行い、キャパシタを形成するための順テ
ーパー状のホールを作製した。
【００５６】なおここで、順テーパー状のホールの底を
深さにおいて制御性良く形成するために以下の方法を用
いることもできる。即ち、単結晶Ｓｉ層３５を２段に分
けて形成し、底となるべき下層の単結晶Ｓｉ層３５の部
分の上に選択的に酸化シリコン膜等の絶縁膜を形成して
おき、この上に全面に再度上層の単結晶Ｓｉ層３５を形
成する。この方法により、当該絶縁膜上の単結晶Ｓｉ層
３５の部分をエッチング除去するときに、当該絶縁膜が
エッチングストッパーとなって、深さの制御された順テ
ーパー状のホールを形成することができる。
深さにおいて制御性良く形成するために以下の方法を用
いることもできる。即ち、単結晶Ｓｉ層３５を２段に分
けて形成し、底となるべき下層の単結晶Ｓｉ層３５の部
分の上に選択的に酸化シリコン膜等の絶縁膜を形成して
おき、この上に全面に再度上層の単結晶Ｓｉ層３５を形
成する。この方法により、当該絶縁膜上の単結晶Ｓｉ層
３５の部分をエッチング除去するときに、当該絶縁膜が
エッチングストッパーとなって、深さの制御された順テ
ーパー状のホールを形成することができる。
【００５７】次に同図（ｄ）に示すように、上記した方
法を用いてバリア金属層４２として反応性スパッタ法に
より６００℃でＴｉＮを積層し、引き続き下部電極４３
としてスパッタ法により６００℃で白金薄膜とＳＲＯ膜
を積層し、さらに窒化シリコン膜３９ａをプラズマＣＶ
Ｄ法により積層した後、ＣＭＰ法により平坦化を行っ
た。
法を用いてバリア金属層４２として反応性スパッタ法に
より６００℃でＴｉＮを積層し、引き続き下部電極４３
としてスパッタ法により６００℃で白金薄膜とＳＲＯ膜
を積層し、さらに窒化シリコン膜３９ａをプラズマＣＶ
Ｄ法により積層した後、ＣＭＰ法により平坦化を行っ
た。
【００５８】次に図４（ａ）に示すように、窒化シリコ
ン膜３９ａおよび下部電極４３のＳＲＯ膜をマスクとし
て使用し、ＳＦ6 およびＯ2 ガスを用いたＲＩＥ法によ
り、単結晶Ｓｉ層３５を選択的にエッチングして溝を形
成した。
ン膜３９ａおよび下部電極４３のＳＲＯ膜をマスクとし
て使用し、ＳＦ6 およびＯ2 ガスを用いたＲＩＥ法によ
り、単結晶Ｓｉ層３５を選択的にエッチングして溝を形
成した。
【００５９】次に同図（ｂ）に示すように、パターニン
グした溝内にＴＥＯＳを原料ガスとして使用したプラズ
マＣＶＤ法により酸化シリコン絶縁膜４１を埋め込み、
ＣＭＰ法により平坦化を行い，次にＣＦ4 ガスを用いた
ＲＩＥにより、キャパシタ電極内に形成された窒化シリ
コン膜を選択的にエッチングして除去した。
グした溝内にＴＥＯＳを原料ガスとして使用したプラズ
マＣＶＤ法により酸化シリコン絶縁膜４１を埋め込み、
ＣＭＰ法により平坦化を行い，次にＣＦ4 ガスを用いた
ＲＩＥにより、キャパシタ電極内に形成された窒化シリ
コン膜を選択的にエッチングして除去した。
【００６０】次に同図（ｃ）に示すように、まずＳＲＯ
電極の表面に対して、ＣＭＰによって生じた損傷層を除
去するため、逆スパッタを行った後、上記した方法を用
いてＢａのモル分率７０％のＢＳＴ薄膜４４をスパッタ
法により６００℃で４０ｎｍの厚さに成長させた。その
後、上記した方法により上部電極４５としてＳＲＯ膜を
成膜温度６００℃でスパッタ法により形成し、さらにド
ライブ線４６としてＡｌ電極を室温でスパッタ法により
形成し、この後パターニングを行った。
電極の表面に対して、ＣＭＰによって生じた損傷層を除
去するため、逆スパッタを行った後、上記した方法を用
いてＢａのモル分率７０％のＢＳＴ薄膜４４をスパッタ
法により６００℃で４０ｎｍの厚さに成長させた。その
後、上記した方法により上部電極４５としてＳＲＯ膜を
成膜温度６００℃でスパッタ法により形成し、さらにド
ライブ線４６としてＡｌ電極を室温でスパッタ法により
形成し、この後パターニングを行った。
【００６１】このような工程で作成した結果、キャパシ
タ下部電極４３とその下のコンタクトプラグ４１を同一
形状かつ最大限の大きさで作製でき、セル面積に対する
キャパシタの基板面投影面積で３５％、立体形状を加味
した有効キャパシタ面積で９０％と非常に大きな強誘電
体キャパシタを作製することができた。また、形成した
強誘電体薄膜キャパシタの誘電特性を測定したところ、
残留分極量として０．３８Ｃ／ｍ2 と大きな値が得ら
れ、強誘電体キャパシタとして機能することが確かめら
れた。
タ下部電極４３とその下のコンタクトプラグ４１を同一
形状かつ最大限の大きさで作製でき、セル面積に対する
キャパシタの基板面投影面積で３５％、立体形状を加味
した有効キャパシタ面積で９０％と非常に大きな強誘電
体キャパシタを作製することができた。また、形成した
強誘電体薄膜キャパシタの誘電特性を測定したところ、
残留分極量として０．３８Ｃ／ｍ2 と大きな値が得ら
れ、強誘電体キャパシタとして機能することが確かめら
れた。
【００６２】（第３の実施形態）図５及び図６は、ビッ
ト線上に凸状の形状の強誘電体キャパシタを形成した、
本発明の第３の実施形態に係る半導体記憶装置の製造方
法を示す工程断面図である。１は第１導電型半導体基
板、２は素子間分離酸化膜、３はゲート酸化膜、４ａ、
４ｂはワード線、５５ａは単結晶Ｓｉエピタキシャル成
長層、６は第２導電型不純物拡散層、７、５９は層間絶
縁膜、５８はビット線、５５ａ、５５ｂはコンタクトプ
ラグ、６２はバリア金属層、６３は下部電極、６４は誘
電体薄膜、６５は上部電極、６６はドライブ線である。
ト線上に凸状の形状の強誘電体キャパシタを形成した、
本発明の第３の実施形態に係る半導体記憶装置の製造方
法を示す工程断面図である。１は第１導電型半導体基
板、２は素子間分離酸化膜、３はゲート酸化膜、４ａ、
４ｂはワード線、５５ａは単結晶Ｓｉエピタキシャル成
長層、６は第２導電型不純物拡散層、７、５９は層間絶
縁膜、５８はビット線、５５ａ、５５ｂはコンタクトプ
ラグ、６２はバリア金属層、６３は下部電極、６４は誘
電体薄膜、６５は上部電極、６６はドライブ線である。
【００６３】図５（ａ）は、第２の実施形態の図３
（ｂ）と同一であり、同様の方法でメモリセルのトラン
ジスタ部、コンタクトプラグ１１、ビット線５８および
周囲の酸化シリコン膜若しくは窒化シリコン膜からなる
絶縁膜を形成したところである。
（ｂ）と同一であり、同様の方法でメモリセルのトラン
ジスタ部、コンタクトプラグ１１、ビット線５８および
周囲の酸化シリコン膜若しくは窒化シリコン膜からなる
絶縁膜を形成したところである。
【００６４】次に同図（ｂ）に示すように、再び単結晶
Ｓｉ層５５ａの選択エピタキシャル成長を行い、ＣＭＰ
法により平坦化し、30mTorr の圧力のHBr ガスを用いて
室温でRIE 加工を行い、キャパシタを形成するための突
起部５５ｂを作製した。なおここで、第２の実施形態で
用いた方法を応用して、単結晶Ｓｉ層５５ａを２層に分
けて形成し、下層の単結晶Ｓｉ層５５ａの突起部形成部
以外の部分の上に選択的に絶縁膜を形成しておき、同様
に選択エピタキシャル成長及びエッチングを行い、制御
性良くキャパシタを形成することも可能である。
Ｓｉ層５５ａの選択エピタキシャル成長を行い、ＣＭＰ
法により平坦化し、30mTorr の圧力のHBr ガスを用いて
室温でRIE 加工を行い、キャパシタを形成するための突
起部５５ｂを作製した。なおここで、第２の実施形態で
用いた方法を応用して、単結晶Ｓｉ層５５ａを２層に分
けて形成し、下層の単結晶Ｓｉ層５５ａの突起部形成部
以外の部分の上に選択的に絶縁膜を形成しておき、同様
に選択エピタキシャル成長及びエッチングを行い、制御
性良くキャパシタを形成することも可能である。
【００６５】次に同図（ｃ）に示すように、上記した方
法を用いてバリア金属層６２として反応性スパッタ法に
より６００℃でＴｉＮを積層し、引き続き下部電極６３
としてスパッタ法により６００℃で白金薄膜とＳＲＯ膜
を積層した。
法を用いてバリア金属層６２として反応性スパッタ法に
より６００℃でＴｉＮを積層し、引き続き下部電極６３
としてスパッタ法により６００℃で白金薄膜とＳＲＯ膜
を積層した。
【００６６】次に同図（ａ）に示すように、下部電極６
３上に作製したレジストマスクおよび下部電極６３の側
壁をマスクとして使用し、ＲＩＥ法により単結晶Ｓｉ層
５５ａのエッチングを行った。
３上に作製したレジストマスクおよび下部電極６３の側
壁をマスクとして使用し、ＲＩＥ法により単結晶Ｓｉ層
５５ａのエッチングを行った。
【００６７】次に同図（ｂ）に示すように、パターニン
グした溝内にプラズマＣＶＤ法により酸化シリコン絶縁
膜５９を埋め込み、ＲＩＥ法によりエッチバックを行っ
て平坦化を行った。このエッチバックにより酸化シリコ
ン絶縁膜５９の上面は、単結晶Ｓｉ層５５ａの突起部５
５ｂ側壁の下部電極６３の部分に位置させるようにし
た。
グした溝内にプラズマＣＶＤ法により酸化シリコン絶縁
膜５９を埋め込み、ＲＩＥ法によりエッチバックを行っ
て平坦化を行った。このエッチバックにより酸化シリコ
ン絶縁膜５９の上面は、単結晶Ｓｉ層５５ａの突起部５
５ｂ側壁の下部電極６３の部分に位置させるようにし
た。
【００６８】次に同図（ｃ）に示すように、まずＳＲＯ
電極の表面に対して、ＣＭＰによって生じた損傷層を除
去するため、逆スパッタを行った後、上記した方法を用
いてＢａのモル分率７０％のＢＳＴ薄膜６４をスパッタ
法により６００℃で４０ｎｍの厚さに成長させた。引き
続き上部電極６５としてＳＲＯ膜を成膜温度６００℃で
スパッタ法により形成し、さらにドライブ線６６として
Ａｌ電極を室温でスパッタ法により形成し、この後、既
知の方法でパターニングを行った。
電極の表面に対して、ＣＭＰによって生じた損傷層を除
去するため、逆スパッタを行った後、上記した方法を用
いてＢａのモル分率７０％のＢＳＴ薄膜６４をスパッタ
法により６００℃で４０ｎｍの厚さに成長させた。引き
続き上部電極６５としてＳＲＯ膜を成膜温度６００℃で
スパッタ法により形成し、さらにドライブ線６６として
Ａｌ電極を室温でスパッタ法により形成し、この後、既
知の方法でパターニングを行った。
【００６９】このような工程で作成した結果、キャパシ
タ下部電極６３とその下のコンタクトプラグ５５ａを同
一形状かつ最大限の大きさで作製でき、セル面積に対す
るキャパシタの基板面投影面積で３７％、立体形状を加
味した有効キャパシタ面積で８６％と非常に大きな強誘
電体キャパシタを作製することができた。また、形成し
た強誘電体薄膜キャパシタの誘電特性を測定したとこ
ろ、残留分極量として０．３６Ｃ／ｍ2 と大きな値が得
られ、強誘電体キャパシタとして機能することが確かめ
られた。
タ下部電極６３とその下のコンタクトプラグ５５ａを同
一形状かつ最大限の大きさで作製でき、セル面積に対す
るキャパシタの基板面投影面積で３７％、立体形状を加
味した有効キャパシタ面積で８６％と非常に大きな強誘
電体キャパシタを作製することができた。また、形成し
た強誘電体薄膜キャパシタの誘電特性を測定したとこ
ろ、残留分極量として０．３６Ｃ／ｍ2 と大きな値が得
られ、強誘電体キャパシタとして機能することが確かめ
られた。
【００７０】（第４の実施形態）図７、図８、及び図９
は、ビット線上に平面形状の強誘電体キャパシタを形成
し、またコンタクトプラグ埋め込みに多層の単結晶シリ
コンの選択成長プロセスを用いた、本発明の第４の実施
形態に係る半導体記憶装置の製造方法を示す工程断面図
である。１は第１導電型半導体基板、２は素子間分離酸
化膜、３はゲート酸化膜、４ａ、４ｂはワード線、７
５、８１ｃ、８１ｄは単結晶Ｓｉエピタキシャル成長
層、６は第２導電型不純物拡散層、７７ａ、７７ｂ、７
９は層間絶縁膜、７８はビット線、８１ａ、８１ｂ、８
１ｃ、８１ｄはコンタクトプラグ、９２はバリア金属
層、９３は下部電極、９４は誘電体薄膜、９５は上部電
極、９６はドライブ線である。図７（ａ）は、メモリセ
ルのトランジスタ部を形成し、B −B ´断面図に示すよ
うにコンタクトプラグ８１ａ間の絶縁膜７７ａを形成し
た後、単結晶Ｓｉ層８１ａの選択エピタキシャル成長を
行い、ワード線４ａ、４ｂの周囲に形成された絶縁膜の
上面を停止層として用いて、化学的機械的研磨（ＣＭ
Ｐ）法により平坦化したところである。このとき、ワー
ド線４ａ、４ｂの周囲の絶縁膜およびプラグ８１ａ間の
絶縁膜として窒化シリコン膜若しくは酸化シリコン膜を
用いた。単結晶Ｓｉ層８１ａの選択エピタキシャル成長
後には、ワード線４ａ、４ｂの周囲に形成された絶縁膜
上にもシリコンの結晶核が発生していたが、CMP 法によ
り取り除くことができた。
は、ビット線上に平面形状の強誘電体キャパシタを形成
し、またコンタクトプラグ埋め込みに多層の単結晶シリ
コンの選択成長プロセスを用いた、本発明の第４の実施
形態に係る半導体記憶装置の製造方法を示す工程断面図
である。１は第１導電型半導体基板、２は素子間分離酸
化膜、３はゲート酸化膜、４ａ、４ｂはワード線、７
５、８１ｃ、８１ｄは単結晶Ｓｉエピタキシャル成長
層、６は第２導電型不純物拡散層、７７ａ、７７ｂ、７
９は層間絶縁膜、７８はビット線、８１ａ、８１ｂ、８
１ｃ、８１ｄはコンタクトプラグ、９２はバリア金属
層、９３は下部電極、９４は誘電体薄膜、９５は上部電
極、９６はドライブ線である。図７（ａ）は、メモリセ
ルのトランジスタ部を形成し、B −B ´断面図に示すよ
うにコンタクトプラグ８１ａ間の絶縁膜７７ａを形成し
た後、単結晶Ｓｉ層８１ａの選択エピタキシャル成長を
行い、ワード線４ａ、４ｂの周囲に形成された絶縁膜の
上面を停止層として用いて、化学的機械的研磨（ＣＭ
Ｐ）法により平坦化したところである。このとき、ワー
ド線４ａ、４ｂの周囲の絶縁膜およびプラグ８１ａ間の
絶縁膜として窒化シリコン膜若しくは酸化シリコン膜を
用いた。単結晶Ｓｉ層８１ａの選択エピタキシャル成長
後には、ワード線４ａ、４ｂの周囲に形成された絶縁膜
上にもシリコンの結晶核が発生していたが、CMP 法によ
り取り除くことができた。
【００７１】次に同図（ｂ）に示すように、再び単結晶
Ｓｉ層７５の選択エピタキシャル成長を行ってウェハ全
面にSi層を形成し、ＣＭＰ法により平坦化した。次に同
図（ｃ）に示すように、コンタクトプラグを絶縁するた
めの溝をパターニングにより形成し、絶縁膜７７ｂを埋
め込み、ＣＭＰ法により平坦化を行い、さらに既知の方
法によりビット線７８を形成した。
Ｓｉ層７５の選択エピタキシャル成長を行ってウェハ全
面にSi層を形成し、ＣＭＰ法により平坦化した。次に同
図（ｃ）に示すように、コンタクトプラグを絶縁するた
めの溝をパターニングにより形成し、絶縁膜７７ｂを埋
め込み、ＣＭＰ法により平坦化を行い、さらに既知の方
法によりビット線７８を形成した。
【００７２】次に同図（ｄ）に示すように、三度目の単
結晶Ｓｉ層８１ｃの選択エピタキシャル成長を行い、ビ
ット線の周囲に形成された絶縁膜の上面を停止層として
用いて、化学的機械的研磨（ＣＭＰ）法により平坦化し
た。このとき、ビット線４ａ、４ｂの周囲の絶縁膜とし
て窒化シリコン膜若しくは酸化シリコン膜を用いた。単
結晶Ｓｉ層８１ｃの選択エピタキシャル成長後には、ビ
ット線７８の周囲に形成された絶縁膜上にもシリコンの
結晶核が発生していたが、CMP 法により取り除くことが
できた。
結晶Ｓｉ層８１ｃの選択エピタキシャル成長を行い、ビ
ット線の周囲に形成された絶縁膜の上面を停止層として
用いて、化学的機械的研磨（ＣＭＰ）法により平坦化し
た。このとき、ビット線４ａ、４ｂの周囲の絶縁膜とし
て窒化シリコン膜若しくは酸化シリコン膜を用いた。単
結晶Ｓｉ層８１ｃの選択エピタキシャル成長後には、ビ
ット線７８の周囲に形成された絶縁膜上にもシリコンの
結晶核が発生していたが、CMP 法により取り除くことが
できた。
【００７３】次に図８（ａ）に示すように、四度目の単
結晶Ｓｉ層８１ｄの選択エピタキシャル成長を行ってウ
ェハ全面にSi層を形成し、ＣＭＰ法により平坦化した。
次に同図（ｂ）に示すように、上記した方法を用いてバ
リア金属層９２として反応性スパッタ法により６００℃
でＴｉＮを積層し、引き続き下部電極９３としてスパッ
タ法により６００℃で白金薄膜とＳＲＯ膜を積層した。
さらに下部電極９３上に作製したレジストマスクを使用
し、ＲＩＥ法により下部電極９３、バリア金属層９２、
および単結晶Ｓｉ層８１ｄのエッチングを行った。
結晶Ｓｉ層８１ｄの選択エピタキシャル成長を行ってウ
ェハ全面にSi層を形成し、ＣＭＰ法により平坦化した。
次に同図（ｂ）に示すように、上記した方法を用いてバ
リア金属層９２として反応性スパッタ法により６００℃
でＴｉＮを積層し、引き続き下部電極９３としてスパッ
タ法により６００℃で白金薄膜とＳＲＯ膜を積層した。
さらに下部電極９３上に作製したレジストマスクを使用
し、ＲＩＥ法により下部電極９３、バリア金属層９２、
および単結晶Ｓｉ層８１ｄのエッチングを行った。
【００７４】次に同図（ｃ）に示すように、パターニン
グした溝内にプラズマＣＶＤ法により酸化シリコン絶縁
膜７９を埋め込み、ＲＩＥ法によりエッチバックを行っ
て平坦化を行った。
グした溝内にプラズマＣＶＤ法により酸化シリコン絶縁
膜７９を埋め込み、ＲＩＥ法によりエッチバックを行っ
て平坦化を行った。
【００７５】次に図９に示すように、まずＳＲＯ電極の
表面に対して、ＣＭＰによって生じた損傷層を除去する
ために、逆スパッタを行った後、上記した方法を用いて
Ｂａのモル分率７０％のＢＳＴ薄膜９をスパッタ法によ
り６００℃で４０ｎｍの厚さに成長させた。引き続き上
部電極９５としてＳＲＯ膜を成膜温度６００℃でスパッ
タ法により形成し、さらにドライブ線９６としてＡｌ電
極を室温でスパッタ法により形成し、この後、既知の方
法でパターニングを行った。
表面に対して、ＣＭＰによって生じた損傷層を除去する
ために、逆スパッタを行った後、上記した方法を用いて
Ｂａのモル分率７０％のＢＳＴ薄膜９をスパッタ法によ
り６００℃で４０ｎｍの厚さに成長させた。引き続き上
部電極９５としてＳＲＯ膜を成膜温度６００℃でスパッ
タ法により形成し、さらにドライブ線９６としてＡｌ電
極を室温でスパッタ法により形成し、この後、既知の方
法でパターニングを行った。
【００７６】このような工程で作成した結果、キャパシ
タ下部電極９３とその下のコンタクトプラグ８１ｄを同
一形状かつ最大限の大きさで作製でき、セル面積に対す
る有効キャパシタ面積で52% と非常に大きな強誘電体キ
ャパシタを作製することができた。また、形成した強誘
電体薄膜キャパシタの誘電特性を測定したところ、残留
分極量として０．３８Ｃ／ｍ2 と大きな値が得られ、強
誘電体キャパシタとして機能することが確かめられた。
タ下部電極９３とその下のコンタクトプラグ８１ｄを同
一形状かつ最大限の大きさで作製でき、セル面積に対す
る有効キャパシタ面積で52% と非常に大きな強誘電体キ
ャパシタを作製することができた。また、形成した強誘
電体薄膜キャパシタの誘電特性を測定したところ、残留
分極量として０．３８Ｃ／ｍ2 と大きな値が得られ、強
誘電体キャパシタとして機能することが確かめられた。
【００７７】（第５の実施形態）第５の実施形態は、第
１の実施形態と構造および工程は同様であるが、誘電体
膜としてＢａのモル分率７０％のＢＳＴ薄膜の代わり
に、Ｂａのモル分率２０％のＢＳＴ薄膜を用い、また膜
厚を４０ｎｍから２０ｎｍに減少させたものである。Ｓ
ＲＯ電極にエピタキシャル成長させた結果、強誘電体膜
の代わりに常誘電体膜が得られ、その誘電率は７００と
非常に大きな値が得られ、酸化シリコンに換算したとき
の膜厚も０．１２ｎｍが得られた。この誘電体膜を使用
したキャパシタによりＤＲＡＭの動作が確認された。な
お、本発明は上記実施形態に限定されることはない。例
えば、スパッタリング法として、マグネトロンスパッタ
リング法を用いることが可能である。
１の実施形態と構造および工程は同様であるが、誘電体
膜としてＢａのモル分率７０％のＢＳＴ薄膜の代わり
に、Ｂａのモル分率２０％のＢＳＴ薄膜を用い、また膜
厚を４０ｎｍから２０ｎｍに減少させたものである。Ｓ
ＲＯ電極にエピタキシャル成長させた結果、強誘電体膜
の代わりに常誘電体膜が得られ、その誘電率は７００と
非常に大きな値が得られ、酸化シリコンに換算したとき
の膜厚も０．１２ｎｍが得られた。この誘電体膜を使用
したキャパシタによりＤＲＡＭの動作が確認された。な
お、本発明は上記実施形態に限定されることはない。例
えば、スパッタリング法として、マグネトロンスパッタ
リング法を用いることが可能である。
【００７８】また、例えばＲＩＥ等のエッチング工程や
ＣＭＰ工程により、ＳＲＯ等の導電性ペロブスカイトか
らなる電極に損傷層が形成された場合には、硝酸セリウ
ムアンモニウムと過塩素酸とを含む混合溶液を用いて損
傷層を除去することが可能である。また、ＢＳＴ等のペ
ロブスカイトからなる誘電体層に上記工程により損傷層
が形成された場合には、ＥＤＴＡ（エチレンジアミンテ
トラアセテート）、過酸化水素、及びアンモニアを含む
混合溶液を用いて損傷層を除去することが可能である。
ＣＭＰ工程により、ＳＲＯ等の導電性ペロブスカイトか
らなる電極に損傷層が形成された場合には、硝酸セリウ
ムアンモニウムと過塩素酸とを含む混合溶液を用いて損
傷層を除去することが可能である。また、ＢＳＴ等のペ
ロブスカイトからなる誘電体層に上記工程により損傷層
が形成された場合には、ＥＤＴＡ（エチレンジアミンテ
トラアセテート）、過酸化水素、及びアンモニアを含む
混合溶液を用いて損傷層を除去することが可能である。
【００７９】さらに、ＴｉＮ膜の他にＴｉＡｌＮ膜を用
いても良いし、場合によっては省略することも可能であ
る。ＴｉＡｌＮ膜の成膜条件は、まずＳｉ基板を１％Ｈ
Ｆ溶液で３分間エッチングした後、超純水にて３０分間
リンスする。ここで、ＨＦ洗浄後にＨＣｌとＨ2 Ｏとの
混合溶液に１分間つける方法を用いることも可能であ
る。次に、成膜室内圧力１×１０-7Ｔｏｒｒ以下で８５
０℃に加熱する。さらに、基板温度を６００℃にして、
イオンビーム反応性成膜にてＴｉＡｌＮ膜を成膜速度約
０．０３ｎｍ／分で成膜した。蒸着源としてはＴｉはＥ
Ｂ蒸着、ＡｌはＫ−ｃｅｌｌ（Ｋｎｕｎｄｓｅｎ ｃｅ
ｌｌ）を用いた。またＮ2 イオンを１００ｅＶに加速し
て基板に照射した。
いても良いし、場合によっては省略することも可能であ
る。ＴｉＡｌＮ膜の成膜条件は、まずＳｉ基板を１％Ｈ
Ｆ溶液で３分間エッチングした後、超純水にて３０分間
リンスする。ここで、ＨＦ洗浄後にＨＣｌとＨ2 Ｏとの
混合溶液に１分間つける方法を用いることも可能であ
る。次に、成膜室内圧力１×１０-7Ｔｏｒｒ以下で８５
０℃に加熱する。さらに、基板温度を６００℃にして、
イオンビーム反応性成膜にてＴｉＡｌＮ膜を成膜速度約
０．０３ｎｍ／分で成膜した。蒸着源としてはＴｉはＥ
Ｂ蒸着、ＡｌはＫ−ｃｅｌｌ（Ｋｎｕｎｄｓｅｎ ｃｅ
ｌｌ）を用いた。またＮ2 イオンを１００ｅＶに加速し
て基板に照射した。
【００８０】また、単結晶Ｓｉ層のパターニングを行う
際に、Si基板をも所定の深さまでエッチングした後、パ
ターニングした溝内に、ＴＥＯＳを原料ガスとして使用
したプラズマＣＶＤ法等により酸化シリコン絶縁膜等を
埋め込むことにより、 Si 基板表面に同時に素子分離絶
縁膜の一部を形成することが可能である。その他、本発
明の趣旨を逸脱しない範囲で種々変形して実施可能であ
る。
際に、Si基板をも所定の深さまでエッチングした後、パ
ターニングした溝内に、ＴＥＯＳを原料ガスとして使用
したプラズマＣＶＤ法等により酸化シリコン絶縁膜等を
埋め込むことにより、 Si 基板表面に同時に素子分離絶
縁膜の一部を形成することが可能である。その他、本発
明の趣旨を逸脱しない範囲で種々変形して実施可能であ
る。
【００８１】
【発明の効果】以上詳述したように本発明によれば、シ
リコンプロセスに適合するのに困難な低融点金属である
鉛やビスマスを避け、エピタキシャル成長により形成さ
れた強誘電体膜や常誘電体膜を使用したキャパシタを半
導体基板上に高密度に作製することができる。したがっ
て、信頼性の高い超高集積化した半導体記憶素子の実現
が可能になり、本発明の工業的価値は極めて大きい。
リコンプロセスに適合するのに困難な低融点金属である
鉛やビスマスを避け、エピタキシャル成長により形成さ
れた強誘電体膜や常誘電体膜を使用したキャパシタを半
導体基板上に高密度に作製することができる。したがっ
て、信頼性の高い超高集積化した半導体記憶素子の実現
が可能になり、本発明の工業的価値は極めて大きい。
【図１】 本発明の第１の実施形態に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図２】 従来の半導体記憶装置の製造方法を示す工程
断面図。
断面図。
【図３】 本発明の第２の実施形態に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図４】 図３に続く本発明の第２の実施形態に係る半
導体記憶装置の製造方法を示す工程断面図。
導体記憶装置の製造方法を示す工程断面図。
【図５】 本発明の第３の実施形態に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図６】 図５に続く本発明の第３の実施形態に係る半
導体記憶装置の製造方法を示す工程断面図。
導体記憶装置の製造方法を示す工程断面図。
【図７】 本発明の第４の実施形態に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図８】 図７に続く本発明の第４の実施形態に係る半
導体記憶装置の製造方法を示す工程断面図。
導体記憶装置の製造方法を示す工程断面図。
【図９】 図８に続く本発明の第４の実施形態に係る半
導体記憶装置の製造方法を示す工程断面図。
導体記憶装置の製造方法を示す工程断面図。
１…半導体基板 ２…素子間分離絶縁膜 ３…ゲート酸化膜 ４ａ、４ｂ…ワード線 ５…単結晶シリコンエピタキシャル成長層 ６…不純物拡散層 ７…層間絶縁膜 ８…ビット線 ９ａ、９ｂ…層間絶縁膜 １１…コンタクトプラグ １２…バリア金属層 １３…下部電極 １４…誘電体薄膜 １５…上部電極 １６…ドライブ線 １７…ヴィアプラグ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (10)
- 【請求項１】 半導体基板上に、トランジスタとキャパ
シタから構成されるメモリセルを、マトリックス状に配
列したメモリセルアレイを有し、かつ前記キャパシタの
誘電体膜としてエピタキシャル成長若しくは配向成長し
た誘電体物質を用いた半導体記憶装置を製造する方法で
あって、前記半導体基板上に前記トランジスタを形成す
る工程と、前記トランジスタのソース電極及びドレイン
電極の少なくとも一つから前記半導体基板の結晶方位を
引き継いで、該基板全面にエピタキシャル成長若しくは
配向成長した半導体層を形成する工程と、この半導体層
にパターニングにより溝を設ける工程と、前記溝内に絶
縁膜を埋め込むことにより、前記トランジスタのソース
電極及びドレイン電極の少なくとも一つの上に、前記半
導体層の一部からなる絶縁分離した半導体プラグを形成
する工程と、この半導体プラグ上に該半導体プラグと導
通する前記キャパシタを形成する工程とを含むことを特
徴とする半導体記憶装置の製造方法。 - 【請求項２】 リソグラフィーにより作製した同一のマ
スクを用いて、前記キャパシタの上部電極層、誘電体
膜、若しくは下部電極層から、前記半導体層までを順に
エッチング加工することを特徴とする請求項１記載の半
導体記憶装置の製造方法。 - 【請求項３】 前記キャパシタの上部電極層、誘電体
膜、若しくは下部電極層のパターンをマスクとして用い
て、前記半導体層をエッチング加工することを特徴とす
る請求項１記載の半導体記憶装置の製造方法。 - 【請求項４】 前記キャパシタの下部電極層が、凹状若
しくは凸状の立体形状を有していることを特徴とする請
求項１乃至３記載の半導体記憶装置の製造方法。 - 【請求項５】 前記キャパシタの下部電極層が、立方晶
結晶若しくは正方晶結晶の（１００）面、（１１０）
面、若しくは（１１１）面の低指数面で構成された凹状
若しくは凸状の立体形状を有していることを特徴とする
請求項４記載の半導体記憶装置の製造方法。 - 【請求項６】 前記キャパシタの下部電極層と半導体プ
ラグとの間にバリア金属層を形成することを特徴とする
請求項１乃至５記載の半導体記憶装置の製造方法。 - 【請求項７】 前記バリア金属層をマスクとして前記半
導体層をエッチング加工することを特徴とする請求項６
記載の半導体記憶装置の製造方法。 - 【請求項８】 前記キャパシタのバリア金属層が、立方
晶結晶若しくは正方晶結晶の（１００）面、（１１０）
面、若しくは（１１１）面の低指数面で構成された凹状
若しくは凸状の立体形状を有していることを特徴とする
請求項６又は７記載の半導体記憶装置の製造方法。 - 【請求項９】 前記エピタキシャル成長若しくは配向成
長した半導体層を形成する工程は、複数に分けて行うこ
とを特徴とする請求項１乃至８記載の半導体記憶装置の
製造方法。 - 【請求項１０】 前記半導体層を形成する複数の工程の
間に、成長した該半導体層の一部を除去することを特徴
とする請求項９記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07100097A JP3604254B2 (ja) | 1997-03-25 | 1997-03-25 | 半導体記憶装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07100097A JP3604254B2 (ja) | 1997-03-25 | 1997-03-25 | 半導体記憶装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH10270652A true JPH10270652A (ja) | 1998-10-09 |
| JP3604254B2 JP3604254B2 (ja) | 2004-12-22 |
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ID=13447807
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07100097A Expired - Fee Related JP3604254B2 (ja) | 1997-03-25 | 1997-03-25 | 半導体記憶装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3604254B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298167A (ja) * | 2000-04-03 | 2001-10-26 | Hynix Semiconductor Inc | 半導体メモリ装置の製造方法 |
| KR100326248B1 (ko) * | 1999-06-24 | 2002-03-08 | 박종섭 | 선택적 에피택셜 성장에 의한 플러그를 구비한 사선형 셀구조의반도체 메모리장치 제조방법 |
| KR100442783B1 (ko) * | 2001-12-26 | 2004-08-04 | 동부전자 주식회사 | 캐패시터 형성방법 |
| US7091537B2 (en) | 2003-12-08 | 2006-08-15 | Kabushiki Kaisha Toshiba | Ferroelectric memory device and method of manufacturing the same |
| KR100630780B1 (ko) * | 2000-09-06 | 2006-10-04 | 주식회사 하이닉스반도체 | 무기 스핀-온-글래스막을 이용한 반도체 소자 제조방법 |
| JP2008085350A (ja) * | 2007-10-18 | 2008-04-10 | Renesas Technology Corp | 半導体集積回路装置の製造方法および半導体集積回路装置 |
-
1997
- 1997-03-25 JP JP07100097A patent/JP3604254B2/ja not_active Expired - Fee Related
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| JP2008085350A (ja) * | 2007-10-18 | 2008-04-10 | Renesas Technology Corp | 半導体集積回路装置の製造方法および半導体集積回路装置 |
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| Publication number | Publication date |
|---|---|
| JP3604254B2 (ja) | 2004-12-22 |
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