KR100630780B1 - 무기 스핀-온-글래스막을 이용한 반도체 소자 제조방법 - Google Patents

무기 스핀-온-글래스막을 이용한 반도체 소자 제조방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 층간절연막 형성 및 콘택 플러그 형성 공정에 관한 것이며, 더 자세히는 무기 스핀-온-글래스(inorganic SOG)막을 이용한 층간절연막 형성 및 콘택 플러그 형성 공정에 관한 것이다. 본 발명은 갭필 특성을 확보하면서, CMP 공정을 사용하지 않고도 층간절연막의 평탄도를 확보할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명의 특징적인 반도체 소자 제조방법은, 실리콘 기판 상에 마스크 절연막 및 측벽 스페이서 절연막을 구비한 워드라인을 형성하는 제1 단계; 상기 제1 단계를 마친 전체 구조 상부에 갭필 절연막을 증착하는 제2 단계; 셀 영역의 콘택 플러그 형성 영역의 상기 갭필 절연막을 선택 식각하여 상기 실리콘 기판을 노출시키는 제3 단계; 상기 콘택 플러그 형성 영역에 에피택셜 실리콘층을 성장시켜 콘택 플러그를 형성하는 제4 단계; 주변회로 영역의 상기 갭필 절연막을 선택적으로 제거하는 제5 단계; 및 상기 제5 단계를 마친 전체 구조 상부에 무기 스핀-온-글래스(SOG)막을 도포하고 열처리를 수행하는 제6 단계를 포함하여 이루어진다.
워드라인, 갭필 절연막, 에피택셜 실리콘층, 콘택 플러그, 무기 SOG

Description

무기 스핀-온-글래스막을 이용한 반도체 소자 제조방법{A method for fabricating semiconductor device using inorganic SOG}
도 1a 내지 도 1d는 종래기술에 따른 ESL 콘택 플러그 공정도.
도 2a 및 도 2b는 각각 워드라인 상부에 HSG 계열의 무기 SOG막을 도포하고 600℃로 열처리를 실시한 후의 단면 SEM 사진.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 실리콘 기판
31 : 워드라인
35 : BPSG막
36 : ESL
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 층간절연막 형성 및 콘택 플러그 형성 공정에 관한 것이며, 더 자세히는 무기 스핀-온-글래스(inorganic SOG)막을 이용한 층간절연막 형성 및 콘택 플러그 형성 공정에 관한 것이다.
반도체 소자는 통상 다층 구조로 이루어지는데, 각각의 층을 이루는 전도라인 간의 절연을 위하여 산화막계 절연막이 사용되고 있다. 종래에는 워드라인 형성 후 층간절연 및 평탄화를 위하여 BPSG(borophospho silicate glass)막을 주로 사용하고 있다. BPSG막 공정은 BPSG 증착 후 막질의 고밀도화(densification) 및 평탄화를 위한 장시간의 열처리 공정(플로우 공정)이 필수적으로 수반된다.
반도체 소자의 집적도가 증가함에 따라 비트라인, 워드라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 층간절연막의 갭필 특성이 중요한 관점으로 대두되고 있다. 또한, 전도라인 간의 간극이 좁아짐에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬 콘택 공정을 진행하고 있으며, 이러한 자기정렬 콘택 공정 중 하나로 에피택셜 실리콘층(epitaxial silicon layer, ESL) 콘택 플러그 공정이 사용되고 있다. ESL 콘택 플러그 공정은 실리콘의 선택적 성장을 유도하여 보이드 없이 콘택을 매립할 수 있는 기술로 각광 받고 있다.
첨부된 도면 도 1a 내지 도 1d는 종래기술에 따른 ESL 콘택 플러그 공정을 도시한 것이다.
종래기술에 따르면, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 워드라인(11)을 형성하고, 자기정렬 식각을 위한 베리어 질화막(14)을 전체 구조 표면을 따라 증착한 다음, 전체 구조 상부에 BPSG막(15)을 증착하고 플로우 공정을 실시한다. 워드라인(11)은 그 상부에 마스크 질화막(13)을 구비하며, 그 측벽에 스페이서 질화막(12)을 구비한다. 이어서, BPSG막(15) 상에 ESL 콘택 플러그 형성 영역을 오픈시키는 포토레지스트 패턴(16)을 형성한다. ESL 콘택 플러그 형성 영역은 T형으로 제작하기 때문에 3개의 워드라인 간극이 포함된다.
다음으로, 도 1b에 도시된 바와 같이 포토레지스트 패턴(16)을 사용하여 BPSG막(15) 및 베리어 질화막(14)을 식각하여 콘택 영역을 오픈시키고, 포토레지스트 패턴(16)을 제거한 다음, ESL 공정을 실시하여 콘택 영역에 ESL(17)을 성장시킨다. 이어서, 셀 영역을 덮는 포토레지스트 패턴(18)을 형성한다.
이어서, 도 1c에 도시된 바와 같이 포토레지스트 패턴(18)을 사용하여 주변회로 영역의 BPSG막(15)을 습식 제거하고, 포토레지스트 패턴(18)을 제거한 다음, 전체 구조 상부에 CVD 산화막(19)을 증착한다. BPSG막(15) 제거를 위한 습식 식각시 ESL(17)이 습식액의 침투를 방지하며, 주변회로 영역의 BPSG막(15)은 모두 제거되어 후속 공정시 BPSG 바우잉(bowing) 현상을 방지한다.
계속하여, 도 1d에 도시된 바와 같이 CMP 공정을 실시하여 CVD 산화막(19) 및 ESL(17)을 함께 연마하여 평탄화를 이루고, 후속 비트라인 공정을 진행하기 위하여 CVD 산화막(20)을 추가적으로 증착한다. CMP 과정에서 ESL(17)이 콘택별로 분리된다.
상기와 같은 종래기술은 CMP 공정시 과도 성장된 ESL을 분리하고 있어 ESL 분리를 위해 CMP 공정을 필수적으로 요하는 듯 보이나, 실제로는 ESL을 과도 성장시키지 않고 콘택 내에만 매립하는 경우에는 별도의 분리 공정을 요하지 않게 된다. 그러나, 현재 사용되고 있는 층간절연막으로는 CMP 공정을 사용하지 않고는 평탄화 특성을 확보하기 힘들기 때문에 CMP 공정을 필히 사용해야 한다. CMP 공정은 공정의 난이도가 높고, 단가가 매우 높은 공정이기 때문에 공정 단순화와 생산 단가 절감을 위해 이를 대체할 공정의 개발이 필요한 실정이다.
한편, 무기 SOG막은 저온 열처리 공정이 가능하다는 장점과 CMP 공정을 필요로 하지 않을 만큼 우수한 평탄성을 가지고 있으나, 워드라인 사이의 간극에서 충분히 산화되지 못하고 밀도가 떨어지는 단점이 있어 양산에 적용하기 힘들다.
첨부된 도면 도 2a 및 도 2b는 각각 워드라인 상부에 HSG(HydroSlisesQuioxane) 계열의 무기 SOG막을 도포하고 600℃로 열처리를 실시한 후의 단면 SEM 사진으로, 무기 SOG막(1)의 우수한 평탄도 특성을 확인할 수 있다. 한편, 주변회로 영역(도 2a 참조)의 경우 배선 간의 간극이 넓기 때문에 완전한 갭필을 이루고 있으나, 셀 영역(도 2b 참조)에서는 배선 간의 간극이 좁기 때문에 갭필 영역(2)에서 무기 SOG막(1)이 충분히 산화되지 못함을 확인할 수 있다. 이 경우, 좁은 갭필 영역(2)에서 브리지(bridge)가 유발되거나, 누설전류가 증가하는 문제점이 우려된다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 갭필 특성을 확보하면서, CMP 공정을 사용하지 않고도 층간절연막의 평탄도를 확보할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자 제조방법은, 실리콘 기판 상에 마스크 절연막 및 측벽 스페이서 절연막을 구비한 워드라인을 형성하는 제1 단계; 상기 제1 단계를 마친 전체 구조 상부에 갭필 절연막을 증착하는 제2 단계; 셀 영역의 콘택 플러그 형성 영역의 상기 갭필 절연막을 선택 식각하여 상기 실리콘 기판을 노출시키는 제3 단계; 상기 콘택 플러그 형성 영역에 에피택셜 실리콘층을 성장시켜 콘택 플러그를 형성하는 제4 단계; 주변회로 영역의 상기 갭필 절연막을 선택적으로 제거하는 제5 단계; 및 상기 제5 단계를 마친 전체 구조 상부에 무기 스핀-온-글래스(SOG)막을 도포하고 열처리를 수행하는 제6 단계를 포함하여 이루어진다.
또한, 본 발명의 특징적인 반도체 소자 제조방법은, 실리콘 기판 상에 마스크 절연막 및 측벽 스페이서 절연막을 구비한 워드라인을 형성하는 제1 단계; 상기 제1 단계를 마친 전체 구조 상부에 갭필 절연막을 증착하는 제2 단계; 셀 영역의 콘택 플러그 형성 영역의 상기 갭필 절연막을 선택 식각하여 상기 실리콘 기판을 노출시키는 제3 단계; 상기 콘택 플러그 형성 영역에 에피택셜 실리콘층을 성장시켜 콘택 플러그를 형성하되, 상기 에피택셜 실리콘층이 과도 성장되도록 하는 제4 단계; 주변회로 영역의 상기 갭필 절연막을 선택적으로 제거하는 제5 단계; 과도 성장된 상기 에피택셜 실리콘층을 전면 에치백하는 제6 단계; 및 상기 제6 단계를 마친 전체 구조 상부에 무기 스핀-온-글래스(SOG)막을 도포하고 열처리를 수행하는 제7 단계를 포함하여 이루어진다.
바람직하게, 상기 무기 SOG막은 HSG 계열의 무기 SOG막이다.
바람직하게, 상기 무기 SOG막의 열처리는 600∼750℃ 온도의 질소 분위기에서 10분 이상 실시한다.
바람직하게, 상기 갭필 절연막은 BPSG막이다.
바람직하게, 상기 전면 에치백은 스퍼터링 건식 식각법으로 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따르면, 우선 도 3a에 도시된 바와 같이 실리콘 기판(30) 상에 워드라인(31)을 형성하고, 자기정렬 식각을 위한 베리어 질화막(34)을 전체 구조 표면을 따라 증착한 다음, 전체 구조 상부에 BPSG막(35)을 증착하고 플로우 공정을 실시한다. 워드라인(31)은 그 상부에 마스크 질화막(33)을 구비하며, 그 측벽에 스페이서 질화막(32)을 구비한다. BPSG막(35)은 1500Å 이상의 두께로 증착하며, B/P의 함량을 4.0/4.0wt% 이상으로 하고, 플로우 온도는 750∼850℃ 범위에서 실시한 다.
이어서, BPSG막(35) 상에 ESL 콘택 플러그 형성 영역을 오픈시키는 포토레지스트 패턴(도시되지 않음)을 형성한다. ESL 콘택 플러그 형성 영역은 T형으로 제작하기 때문에 3개의 워드라인 간극이 포함된다. 포토레지스트 패턴을 사용하여 BPSG막(35) 및 베리어 질화막(34)을 식각하여 콘택 영역을 오픈시키고, 포토레지스트 패턴을 제거한 다음, ESL 공정을 실시하여 콘택 영역에 ESL(36)을 성장시킨다. 이때, ESL(36)은 워드라인(31) 사이의 간극에만 성장되도록 한다. 계속하여. 셀 영역을 덮는 포토레지스트 패턴(37)을 형성한다.
다음으로, 도 3b에 도시된 바와 같이 포토레지스트 패턴(37)을 사용하여 주변회로 영역의 BPSG막(35)을 습식 제거하고, 포토레지스트 패턴(37)을 제거한 다음, 전체 구조 상부에 HSQ 계열의 무기 SOG막(38)을 도포하고, 막을 치밀화하기 위한 열처리를 실시한다. 한편, 무기 SOG막(38)로는 HSQ 계열 외에 다른 계열의 무기 SOG막을 사용할 수 있으나, 폴리실러잰(polysilazane) 계열의 무기 SOG막과 같이 습식 분위기에서 열처리를 해야하는 무기 SOG막은 사용하지 않는 것이 바람직하다. 또한, 무기 SOG막(38)의 열처리는 Si-H 결합을 완전히 탈리시키고 산화막을 얻기 위하여 600∼750℃ 온도의 질소 분위기에서 10분 이상 실시하는 것이 바람직하다.
상기와 같은 공정을 진행하는 경우, 무기 SOG막이 웨이퍼 전체적인 평탄도를 확보할 수 있음은 물론, ESL이 형성되지 않은 워드라인 사이의 간극에는 갭필 특성이 우수한 BPSG막이 존재하게 되기 때문에 좁은 갭필 영역에서의 무기 SOG막의 밀도 저하에 따른 문제점은 나타나지 않게 된다.
한편, 상기의 일 실시예에서 ESL이 과도 성장되어 별도의 분리를 요하는 경우에는 무기 SOG 도포 전에 전면 건식 식각을 실시하여 ESL을 분리할 수 있다. 따라서, 이 경우에도 CMP 공정을 수행하지 않아도 된다. 이때, 전면 건식 식각은 스퍼터링 식각으로 진행하는 것이 바람직하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 갭필 산화막으로 BPSG막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 BPSG막을 대신하여 HDP 산화막과 같이 갭필 특성이 우수한 다른 절연막을 사용하는 경우에도 적용할 수 있다.
전술한 본 발명은 좁은 갭필 영역에서의 무기 SOG막의 밀도 저하에 따른 문제점을 해결함으로써 평탄도가 우수한 무기 SOG막을 양산에 적용할 수 있도록 하는 효과가 있으며, 이로 인하여 CMP 공정을 대체하는 효과를 기대할 수 있다.

Claims (6)

  1. 실리콘 기판 상에 마스크 절연막 및 측벽 스페이서 절연막을 구비한 워드라인을 형성하는 제1 단계;
    상기 제1 단계를 마친 전체 구조 상부에 갭필 절연막을 증착하는 제2 단계;
    셀 영역의 콘택 플러그 형성 영역의 상기 갭필 절연막을 선택 식각하여 상기 실리콘 기판을 노출시키는 제3 단계;
    상기 콘택 플러그 형성 영역에 에피택셜 실리콘층을 성장시켜 콘택 플러그를 형성하는 제4 단계;
    주변회로 영역의 상기 갭필 절연막을 선택적으로 제거하는 제5 단계; 및
    상기 제5 단계를 마친 전체 구조 상부에 무기 스핀-온-글래스(SOG)막을 도포하고 열처리를 수행하는 제6 단계
    를 포함하여 이루어진 반도체 소자 제조방법.
  2. 실리콘 기판 상에 마스크 절연막 및 측벽 스페이서 절연막을 구비한 워드라인을 형성하는 제1 단계;
    상기 제1 단계를 마친 전체 구조 상부에 갭필 절연막을 증착하는 제2 단계;
    셀 영역의 콘택 플러그 형성 영역의 상기 갭필 절연막을 선택 식각하여 상기 실리콘 기판을 노출시키는 제3 단계;
    상기 콘택 플러그 형성 영역에 에피택셜 실리콘층을 성장시켜 콘택 플러그를 형성하되, 상기 에피택셜 실리콘층이 과도 성장되도록 하는 제4 단계;
    주변회로 영역의 상기 갭필 절연막을 선택적으로 제거하는 제5 단계;
    과도 성장된 상기 에피택셜 실리콘층을 전면 에치백하는 제6 단계; 및
    상기 제6 단계를 마친 전체 구조 상부에 무기 스핀-온-글래스(SOG)막을 도포하고 열처리를 수행하는 제7 단계
    를 포함하여 이루어진 반도체 소자 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 무기 SOG막은 HSG(HydroSlisesQuioxane) 계열의 무기 SOG막인 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제3항에 있어서,
    상기 무기 SOG막의 열처리는 600∼750℃ 온도의 질소 분위기에서 10분 이상 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제1항 또는 제2항에 있어서,
    상기 갭필 절연막은 BPSG(borophospho silicate glass)막인 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제2항에 있어서,
    상기 전면 에치백은 스퍼터링 건식 식각법으로 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
KR1020000052736A 2000-09-06 2000-09-06 무기 스핀-온-글래스막을 이용한 반도체 소자 제조방법 KR100630780B1 (ko)

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JPH10270652A (ja) * 1997-03-25 1998-10-09 Toshiba Corp 半導体記憶装置の製造方法
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