KR20030056154A - 반도체 소자 제조 방법 - Google Patents

Abstract

반도체 소자 제조 방법에 관한 것으로, 그 목적은 내부에 보이드 및 전위가 발생하지 않는 트렌치 산화막을 형성하는 방법을 제공하는 데 있다. 이를 위해 본 발명에서는 트렌치 내부에 LPCVD 또는 APCVD 방식으로 제1산화막 및 제2산화막을 얇게 증착하고 제2산화막 상에 트렌치를 충진하도록 고밀도 플라즈마 방식으로 제3산화막을 증착한 후 열처리함으로써 트렌치 산화막을 형성하는 것을 특징으로 한다.

Description

반도체 소자 제조 방법 {Fabrication method of semiconductor device}

본 발명은 반도체 제조 방법에 관한 것으로, 더욱 상세하게는 트렌치 산화막을 형성하는 방법에 관한 것이다.

일반적인 반도체 소자의 격리구조로서, 질화막을 마스크로 이용하여 반도체 기판 자체를 열산화시키는 로코스(LOCOS : local oxidation of silicon, 이하 LOCOS라 한다) 격리구조가 널리 사용되어왔다. 그러나, LOCOS 격리구조에 의하면 버즈비크(bird's beak)가 발생하여 필드영역의 면적이 증대되어버리기 때문에, 이 구조로는 소자의 미세화에 한계가 생기는 문제점이 있었다.

이러한 문제점을 극복하기 위해 LOCOS를 대체하는 소자 격리구조로서 트렌치 격리구조 (STI : shallow trench isolation)가 있다. 트렌치 격리구조에서는 반도체 기판 내에 트렌치를 형성하고 그 내부에 절연물질을 충진시킴으로써 필드영역의크기를 목적한 트렌치의 크기로 제한하기 때문에 반도체 소자의 미세화에 유리하다.

그러면, 종래 트렌치 격리구조의 반도체 소자 제조 방법에 대해 첨부된 도면을 참조하여 설명하면 다음과 같다. 도 1a 내지 도 1c는 종래 반도체 소자 제조 방법을 도시한 단면도이다.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 실리콘질화막(2)을 증착한 후, 그 상부에 감광막을 도포하고 노광하여 트렌치로 예정된 영역의 상부에 해당하는 감광막만을 제거하여 감광막 패턴(3)을 형성한다.

이 때, 실리콘질화막(2)은 후속공정인 화학기계적 연마공정에서 종료층 역할을 하게 된다.

다음, 도 1b에 도시된 바와 같이, 감광막 패턴(3)을 마스크로 하여 노출된 실리콘질화막(3) 및 목적하는 소정깊이의 기판(1)을 건식식각하여 반도체 기판(1) 내에 트렌치(100)를 형성한 후, 감광막 패턴(3)을 제거하고 세정공정을 수행한다.

이어서, 트렌치(100)를 포함한 상부 전면에 열산화막(4)을 얇게 증착하고, 트렌치를 충분히 충진시키도록 열산화막(4) 상에 저압화학기상증착(LPCVD) 또는 상압화학기상증착(APCVD) 방법으로 트렌치 산화막(5)을 두껍게 증착한다.

다음, 도 1c에 도시된 바와 같이, 실리콘질화막(3)이 노출될 때까지 트렌치 산화막(5)을 화학기계적 연마하여 평탄화시킨 후, 실리콘질화막(2)을 제거함으로써 트렌치 격리공정을 완료한다.

상기한 바와 같이, 종래에는 LPCVD 또는 APCVD 방법으로 트렌치 산화막을 형성하는데, 이 경우 소자의 고집적화에 따른 트렌치 폭 감소로 인해 트렌치 산화막 내에 보이드가 발생할 가능성이 증가하는 문제점이 있었다.

이러한 문제점을 방지하기 위하여 고밀도 플라즈마 방식으로 트렌치 산화막을 형성하기도 하였는데, 이 경우 스트레스에 기인한 전위(dislocation) 발생이 유발되는 문제점이 있었다.

본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 내부에 보이드 및 전위가 발생하지 않는 트렌치 산화막을 형성하는 방법을 제공하는 데 있다.

도 1a 내지 도 1c는 종래 반도체 소자 제조 방법을 도시한 단면도이다.

도 2a 내지 도 2c는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 트렌치 내부에 LPCVD 또는 APCVD 방식으로 제1산화막 및 제2산화막을 얇게 증착하고 제2산화막 상에 트렌치를 충진하도록 고밀도 플라즈마 방식으로 제3산화막을 증착한 후 열처리함으로써 트렌치 산화막을 형성하는 것을 특징으로 한다.

즉, 본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판 상에 실리콘질화막을 형성하고, 실리콘질화막 및 소정두께의 반도체 기판을 선택적으로 식각하여 반도체 기판 내에 트렌치를 형성하는 단계; 트렌치를 포함한 상부 전면에 저압화학기상증착(LPCVD) 또는 상압화학기상증착(APCVD) 방식으로 제1산화막 및 제2산화막을 형성하고, 제2산화막 상에 트렌치를 충진하도록 플라즈마 방식으로 제3산화막을 형성한 후 열처리하여 산화막을 치밀화시키는 단계; 실리콘질화막이 노출될 때까지제3산화막, 제2산화막, 및 제1산화막을 화학기계적 연마하여 평탄화하는 단계를 포함하여 이루어진다.

이 때, 제3산화막은 고밀도 플라즈마 방식으로 형성하는 것이 바람직하다.

제1산화막은 500Å 이하의 두께로 형성하고, 제2산화막은 제1,2,3 산화막 전체 두께의 반 이하가 되도록 형성하며, 제3산화막은 제1,2,3 산화막 전체 두께의 반 이상이 되도록 형성하는 것이 바람직하다.

제3산화막, 제2산화막, 및 제1산화막을 화학기계적 연마하는 대신에, 제3산화막 및 제2산화막을 화학기계적 연마한 후 제1산화막을 건식식각하거나, 또는 통상적인 사진식각공정으로 트렌치의 상부를 제외한 나머지 영역의 제3산화막, 제2산화막, 및 제1산화막을 선택적으로 건식식각하여 제거한 후 트렌치의 상부에 남아있는 제3산화막, 제2산화막, 및 제1산화막을 화학기계적 연마 공정으로 제거할 수도 있다.

또한, 실리콘질화막 대신에 실리콘카바이드(SiC)를 형성할 수도 있다.

실리콘질화막 형성 전에 반도체 기판 상에 300Å 이하의 하부 산화막을 형성하고, 하부 산화막 상에 실리콘질화막을 형성하는 것이 바람직하다.

제1산화막 형성 후, 또는 제2산화막 형성 후 700℃ 이상의 온도로 열처리하는 것이 바람직하다.

이하, 본 발명에 따른 반도체 소자 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다. 도 2a 내지 도 2c는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 실리콘질화막(12) 또는 실리콘카바이드(SiC)를 증착한 후, 그 상부에 감광막을 도포하고 노광하여 트렌치로 예정된 영역의 상부에 해당하는 감광막만을 제거하여 감광막 패턴(13)을 형성한다. 이 때, 실리콘질화막(12) 또는 SiC는 산화막과의 선택비가 큰 재료이므로 후속공정인 트렌치 산화막의 화학기계적 연마 공정에서 종료층 역할을 하게 된다.

이러한 실리콘질화막(12) 형성 전에 반도체 기판(11) 상에 300Å 이하 두께의 얇은 하부 산화막을 증착하여 실리콘질화막 자체의 스트레스가 반도체 기판에 전달되는 것을 억제할 수도 있다.

다음, 도 2b에 도시된 바와 같이, 감광막 패턴(13)을 마스크로 하여 노출된 실리콘질화막(12) 및 목적하는 소정깊이의 기판(11)을 건식식각하여 반도체 기판(11) 내에 트렌치(100B)를 형성한 후, 감광막 패턴(13)을 제거하고 세정공정을 수행한다.

이어서, 트렌치(100)를 포함한 상부 전면에 LPCVD 또는 APCVD 방식으로 제1산화막(14) 및 제2산화막(15)을 얇게 증착하고, 제2산화막(15) 상에 트렌치를 충분히 충진시키도록 일반 플라즈마 또는 고밀도 플라즈마 방식으로 제3산화막(15)을 두껍게 증착한 다음, 700℃ 이상의 온도로 열처리하여 산화막을 치밀화시킨다.

이 때, 제1산화막(14) 및 제2산화막(15) 각각의 증착은 LPCVD 또는 APCVD 중 어느 방식으로 형성하여도 무방하며, 제1산화막(14) 증착 후 700℃ 이상의 온도로 열처리를 수행하여 제2산화막 증착 전에 수분이 기판 상에 남아있지 않도록 함으로써 제2산화막의 층덥힘(step coverage)을 향상시킬 수도 있고, 또한,제2산화막(15) 증착 후 700℃ 이상으로 열처리할 수도 있다.

그리고, 제1산화막(14)은 500Å 이하의 두께로 형성하고, 제2산화막(15)은 제1,2,3 산화막 전체 두께의 반 이하가 되도록 형성하며, 제3산화막은 제1,2,3 산화막 전체 두께의 반 이상이 되도록 형성하는 것이 바람직하다.

또한, 제1산화막(14) 증착 공정을 생략하고 제2산화막(15) 및 제3산화막(16)만을 형성할 수도 있다.

다음, 도 2c에 도시된 바와 같이, 제3산화막(16), 제2산화막(15), 및 제1산화막(14)을 실리콘질화막(12)이 노출될 때까지 화학기계적 연마하여 제거한 후, 세정공정을 수행한다.

이 때, 제3산화막(16) 및 제2산화막(15)까지만 화학기계적 연마하여 제거하고 제1산화막(14)은 건식식각함으로써, 실리콘질화막(12)이 과도하게 제거되는 것을 방지할 수도 있다.

또는, 제3산화막(16)의 상부에 감광막을 도포하고 노광하여 트렌치(100)의 상부에 해당하는 영역의 제3산화막을 노출시키도록 감광막 패턴을 형성한 후, 그 감광막 패턴을 마스크로 하여 트렌치의 상부를 제외한 나머지 영역의 제3산화막, 제2산화막, 및 제1산화막을 건식식각하여 제거한 후, 화학기계적 연마 공정으로 트렌치의 상부에 남아있는 제3산화막, 제2산화막, 및 제1산화막을 제거할 수도 있다.

이어서, 실리콘질화막(12)을 습식식각하여 제거함으로써 트렌치 격리공정을 완료한다.

상술한 바와 같이, 본 발명에서는 트렌치 내부에 LPCVD 또는 APCVD 방식으로 제1, 2 산화막을 증착하고 그 상부에 고밀도 플라즈마 방식으로 제3산화막을 증착함으로써 트렌치 산화막을 제1,2,3 산화막의 적층구조로 형성하기 때문에, 트렌치 산화막 내부에 보이드 발생을 방지하는 효과가 있다.

또한, 고밀도 플라즈마로 형성하는 제3산화막의 하부에는 제1, 2 산화막이 적층되어 있기 때문에 고밀도 플라즈마 방식에 기인한 스트레스 발생을 감소시킬 수 있고, 따라서 전위 발생을 줄일 수 있다.

이와 같이 트렌치 산화막에 보이드 및 전위가 방지되므로 이들로 인한 누설전류 발생을 방지하는 효과가 있다.

Claims (8)

1. 반도체 기판 상에 실리콘질화막을 형성하고, 실리콘질화막 및 소정두께의 반도체 기판을 선택적으로 식각하여 반도체 기판 내에 트렌치를 형성하는 단계;

   상기 트렌치를 포함한 상부 전면에 저압화학기상증착 또는 상압화학기상증착 방식으로 제1산화막 및 제2산화막을 형성하고, 상기 제2산화막 상에 상기 트렌치를 충진하도록 플라즈마 방식으로 제3산화막을 형성하는 단계;

   열처리하여 상기 제1, 2, 3 산화막을 치밀화시키는 단계;

   상기 실리콘질화막이 노출될 때까지 상기 제3산화막, 제2산화막, 및 제1산화막을 화학기계적 연마하여 평탄화하는 단계를 포함하는 반도체 소자 제조 방법.
2. 제 1 항에 있어서, 상기 제3산화막은 고밀도 플라즈마 방식으로 형성하는 반도체 소자 제조 방법.
3. 제 1 항에 있어서, 상기 제1산화막은 500Å 이하의 두께로 형성하고, 상기 제2산화막은 상기 제1,2,3 산화막 전체 두께의 반 이하가 되도록 형성하며, 제3산화막은 상기 제1,2,3 산화막 전체 두께의 반 이상이 되도록 형성하는 반도체 소자 제조 방법.
4. 제 1 항에 있어서, 상기 제3산화막, 제2산화막, 및 제1산화막을 화학기계적연마하는 대신에, 상기 제3산화막 및 제2산화막을 화학기계적 연마한 후 제1산화막을 건식식각하거나, 또는 사진식각공정으로 트렌치의 상부를 제외한 나머지 영역의 제3산화막, 제2산화막, 및 제1산화막을 선택적으로 건식식각하여 제거한 후 트렌치의 상부에 남아있는 제3산화막, 제2산화막, 및 제1산화막을 화학기계적 연마 공정으로 제거하는 반도체 소자 제조 방법.
5. 제 1 항에 있어서, 상기 실리콘질화막 대신에 실리콘카바이드를 형성하는 반도체 소자 제조 방법.
6. 제 1 항에 있어서, 상기 실리콘질화막 형성 전에 상기 반도체 기판 상에 300Å 이하의 하부 산화막을 형성하고, 상기 하부 산화막 상에 상기 실리콘질화막을 형성하는 반도체 소자 제조 방법.
7. 제 1 항에 있어서, 상기 제1산화막 형성 후, 또는 상기 제2산화막 형성 후 열처리를 수행하는 반도체 소자 제조 방법.
8. 제 1 항 또는 제 7 항에 있어서, 상기 열처리는 700℃ 이상의 온도로 수행하는 반도체 소자 제조 방법.