KR100724196B1 - 반도체 소자의 ｓｔｉ 갭필 산화막 제조방법 - Google Patents

반도체 소자의 ｓｔｉ 갭필 산화막 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 STI 갭필 산화막 제조 방법에 관한 것이다. 즉, 본 발명에서는 반도체 소자의 STI 형성 시 STI 갭필 산화막 제조 방법에 있어서, STI 샐로우 트렌치 갭필 산화막으로 APCVD 산화막 증착 시 APCVD 산화막의 증착 온도와 O3 TEOS 농도를 STI 라이너 산화막과의 표면반응 의존도가 높은 조건으로 설정하여 STI 갭필 산화막의 계면층간 불완전상태를 해소함으로써, STI CMP 및 후속 습식 세정 시 STI 갭필 산화막의 중앙부가 손실되는 것을 방지시켜 소자의 신뢰성을 향상시키게 된다.
STI, 갭필, 산화막, APCVD, HDPCVD, TEOS

Description

반도체 소자의 ＳＴＩ 갭필 산화막 제조방법{METHOD FOR FABRICATING STI GAP FILL OXIDE IN SEMICONDUCTOR DEVICES}
도 1은 종래 APCVD 산화막 증착 장비에서 반도체 기판 상 STI 갭필 산화막 증착 과정 예시도,
도 2는 종래 STI 갭필 산화막 내 보이드 발생 화면 예시도,
도 3는 본 발명의 실시 예에 따른 반도체 소자의 STI 갭필 산화막 제조 공정 수순도,
도 4는 본 발명의 실시 예에 따른 APCVD 산화막 증착 장비에서 반도체 기판 상 STI 갭필 산화막 증착 과정 예시도,
도 5는 본 발명의 실시 예에 따른 APCVD 산화막 증착 장비를 통한 STI 샐로우 트렌치내 STI 갭필 산화막 적층 구조 예시도.
<도면의 주요 부호에 대한 간략한 설명>
400 : 반도체 기판 402, 404, 406, 408 : 인젝터
410 : 벨트 412 : O3 TEOS 가스
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자의 트렌치 소자 분리막(shallow trench isolation : STI) 형성 시 STI 갭필 산화막 제조 방법에 관한 것이다.
근래 들어 반도체 장치의 집적화가 거듭 진행됨에 따라 반도체 장치의 소자분리특성을 향상시키기 위하여, 소자 분리 구조로서 얕은 트렌치 분리(Shallow Trench Isolation: STI) 구조가 이용되어 왔다. 상기 STI 구조는 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 상기 트렌치에 화학기상증착법(Chemical Vapor Deposition: CVD)으로 산화막을 증착한 후, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정으로 불필요한 산화막을 식각하여 소자 분리막을 형성하는 기술로, 종래 반도체 기판 상에 두꺼운 산화막을 선택적으로 성장시켜 소자 분리막을 형성하는 로커스(Local Oxidation of Silicon: LOCOS)구조에 비해 소자분리특성이 우수하고 그 전유면적도 작아 현재 고집적도 반도체 장치에 대부분 사용되고 있다.
상기한 STI는 초기에는 대부분 플라즈마 산화막 또는 APCVD(Atmospheric Pressure Chemical Vapour Deposition)에 의한 USG(Undoped Silicate Glass)막을 사용하여 트렌치를 매립하였으나, 소자의 패턴 치수가 더욱 감소하면서 HDP-CVD(High Density Plasma Chemical Vapour Deposition) 산화막을 이용하여 트렌치 를 매립하는 방법이 제안되고 있다.
위와 같은 STI 형성 시 STI 갭필 산화막(gag fill oxide) 제조 공정에 있어서는, 일반적으로 APCVD방식을 사용하여 실시하며, APCVD 방식 장비 중 대표적인 장비로 WJ1000/1500이 사용되고 있다. 상기 APCVD 방식을 수행하는 WJ 장비는 4개의 인젝터(injector)를 사용하여 벨트(belt) 방식으로 STI 갭필 공정을 진행한다.
도 1은 종래 APCVD 방식을 수행하는 WJ 장비에서 STI 갭필 산화막 증착과정을 도시한 것으로, 상기 도 1에서 보여지는 바와 같이 APCVD 방식의 WJ장비는 산화막을 형성시킬 때 일렬로 형성된 4개의 APCVD 산화막 증착용 인젝터(injector)(102, 104, 106, 108)를 이용하여 벨트 방식의 공정을 진행하게 된다. 이때 STI 갭필 공정이 필요한 반도체 기판(100)은 벨트(belt)(110)에 의해 4개의 인젝터(102, 104, 106, 108) 하부를 순차적으로 2회 반복하여 통과(pass)하면서 인젝터에서 플로우(flow)되는 STI 갭필을 위한 가스(112)에 의해 산화막이 증착되어 STI 샐로우 트렌치(shallow trench)내 8개층 적층구조로 APCVD 산화막이 형성된다.
그러나 위와 같이 생성된 STI 샐로우 트렌치내 층간 계면은 층 내부보다는 불완전한 상태로 STI 산화막 갭필 후, 후속 공정으로 수행되는 STI CMP와 후속 습식 세정(Wet clean) 중 STI 라이너 산화막과의 표면반응 의존도에 따라 도 2에서 보여지는 바와 같이 STI 갭필 산화막 내부에 보이드(void)(200)가 유발될 수 있으며, 또한 불완전한 계면 층이 분리되어 STI 갭필 산화막의 중앙부가 손실되어 반도체 소자의 게이트 형성 시 STI 갭필 산화막 손실부에 폴리 옥사이드(poly oxide)가 잔존되어 반도체 소자의 신뢰성을 저하시키는 문제점이 있었다.
따라서, 본 발명의 목적은 STI 갭필 산화막 제조를 위한 STI 샐로우 트렌치내 APCVD 산화막 증착 시 APCVD 산화막의 증착 온도와 O3 TEOS 농도를 STI 라이너 산화막과의 표면반응 의존도가 높은 조건으로 설정하여 STI 갭필 산화막의 계면층간 불완전상태를 해소함으로써, STI CMP 및 후속 습식 세정 시 STI 갭필 산화막의 중앙부가 손실되는 것을 방지시켜 소자의 신뢰성을 향상시키는 반도체 소자의 STI 갭필 산화막 제조 방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자의 STI 갭필 산화막 제조 방법으로서, (a)반도체 기판상 STI 형성을 위한 샐로우 트렌치를 형성시키는 단계와, (b)상기 STI 샐로우 트렌치내 STI 라이너 산화막을 형성시키는 단계와, (c)상기 STI 샐로우 트렌치내 산화막 갭필을 위해 상기 STI 라이너 산화막 상부에 APCVD 산화막 반응가스의 농도와 공정온도를 달리하여 다수의 적층구조로 APCVD 산화막을 증착시키는 단계와, (d)상기 APCVD 산화막을 조밀화하는 덴서파이 열처리 공정을 수행시키는 단계와, (e)상기 APCVD 산화막 상부에 상기 STI 샐로우 트렌치가 완전히 갭필되도록 HDP-CVD 산화막을 증착시키는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.
도 3는 본 발명의 실시 예에 따른 반도체 소자의 STI 갭필 산화막 형성을 위 한 공정 처리 흐름도를 도시한 것이다. 이하 상기 도 3를 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
먼저 반도체 기판 상 모트 패턴(moat pattern) 형성 및 식각(etch)을 통해 STI 샐로우 트렌치(shallow trench)를 형성시키고(S300), 상기 STI 샐로우 트렌치가 형성되는 경우, STI 샐로우 트렌치 내부 전면에 열처리(Furnace) 공정으로 STI 라이너(liner) 산화막을 형성시킨다(S302).
그런 후, 상기 STI 샐로우 트렌치내로 APCVD 산화막을 증착하여 STI 산화막 갭필(gap fill)공정을 수행한다(S304).
이때 상기 STI 샐로우 트렌치내 APCVD 산화막 증착 공정은, 도 4에 도시된 바와 같은 APCVD 방식 장비 중 대표적인 4개의 APCVD 산화막 증착용 인젝터(injector)(402, 404, 406, 408)로 구성되는 WJ 장비에서 수행되는데, 이하 WJ 장비에서의 APCVD 산화막 증착 공정을 좀더 상세히 살펴보기로 한다.
상기 도 4에서 보여지는 바와 같이 STI 산화막 갭필 공정이 수행되는 반도체 기판(400)은 WJ 장비의 APCVD 산화막 증착용 4개의 인젝터들(402, 404, 406, 408) 하부를 순차적으로 이동하는 벨트(belt)(410) 상에 로딩(loading)되어 벨트(410)의 이동에 따라 각 인젝터 하부에 순차적으로 위치되어 APCVD 산화막 증착이 수행되는 것이다.
즉, APCVD 방식의 WJ 장비는 상기 도 4에서 보여지는 바와 같이 APCVD 산화막 증착용 4개의 인젝터(402, 404, 406, 408)를 사용하여 반도체 기판상 STI 샐로우 트렌치(shallow trench) 내에 산화막 갭필 공정을 수행하게 되며, 이에 따라 반도체 기판 상 STI 샐로우 트렌치는 도 5에서 보여지는 같이 STI 라이너 산화막(504) 상부로 각 인젝터로부터 증착되는 얇은 APCVD 산화막(506)이 다수의 적층구조로 형성되는 방식으로 산화막 갭필이 진행된다.
한편, 위와 같은 WJ 장비의 다수개의 APCVD 산화막 증착용 인젝터들(402, 404, 406, 408)을 통해 이루어지는 APCVD 산화막 증착 공정에서는 STI 샐로우 트렌치(503)내 첫 번째 층인 STI 라이너 산화막(504)과 APCVD 산화막(506)과의 표면반응 의존도에 따라서, STI-CMP(chemical mechanical polishing), 모트 습식 식각(moat wet etch), 후속 습식 세정(wet clean) 등의 STI 제조 후속 공정 진행 시 계면층간 불완전성으로 인해 STI 샐로우 트렌치(503)내 갭필 산화막의 중앙부가 손실되며, STI 산화막 손실부에 폴리 산화막(poly oxide)이 남게되어 반도체 소자의 신뢰성에 영향을 미치는 등의 문제가 있었음은 전술한 바와 같다.
따라서 본 발명에서는 상기 도 4에서 보여지는 바와 같이 WJ 장비의 APCVD 산화막 증착용 인젝터들(402, 404, 406, 406)중 특히 제1, 제2번 인젝터(injector)(402, 404)의 산화막 증착 온도를 제3, 제4번 인젝터(406, 408)보다 높게 설정하며, 또한 각 인젝터에서 APCVD 산화막 증착을 위해 플로우(flow)되는 O3 TEOS 가스(412)의 농도를 상기 제1/제2 인젝터(402, 404)에서는 종래 133g/m3 보다 낮은 80g/m3로 설정한다.
이에 따라 상기 제1/제2 인젝터(402, 404)에 의한 제1/제2적층 APCVD 산화막(508)과 상기 STI 라이너 산화막(504)과의 표면반응 의존도가 높도록 하여 STI 샐 로우 트렌치내 APCVD 산화막 갭필 특성이 좋도록 한다.
이어 WJ 장비 APCVD 산화막 증착용 4개의 인젝터(402, 404, 406, 408)를 1회 통과(pass)하여 4개층의 APCVD 산화막이 증착된 STI 샐로우 트렌치내 APCVD 산화막에 대한 조밀화를 위해 APCVD 산화막에 대한 덴서파이(densify) 열처리(anneal) 공정을 수행한다(S306). 이때 상기 덴서파이 열처리 공정은 통상 1000℃ 정도에서 수행되며, 4개 인젝터(402, 404, 406, 408)를 통한 4개층 적층구조의 APCVD 산화막은, 약 2500∼5000Å의 두께로 형성된다.
그런 후, 덴서파이(densify) 열처리 공정을 통해 조밀화된 STI 샐로우 트렌치내 APCVD 산화막 상부로 다시 갭필 특성이 우수한 고밀도 플라즈마 화학기상 증착(HDP-CVD)방법으로 산화막을 증착하여 STI 갭필 산화막을 완성한다(S308).
이어 반도체 기판(500)상 패드(pad) 질화막(502) 표면이 노출되도록 STI 갭필 산화막을 화학기계연마(CMP)하고, 패드 질화막(502) 및 패드 산화막(501)을 습식식각 및 세정 공정을 통해 제거하여 STI 공정을 완료하게 된다(S310).
상기한 바와 같이 본 발명에서는 반도체 소자의 STI 형성 시 STI 갭필 산화막 제조 방법에 있어서, STI 샐로우 트렌치 갭필 산화막으로 APCVD 산화막 증착 시 APCVD 산화막의 증착 온도와 O3 TEOS 농도를 STI 라이너 산화막과의 표면반응 의존도가 높은 조건으로 설정하여 STI 갭필 산화막의 계면층간 불완전상태를 해소함으로써, STI CMP 및 후속 습식 세정 시 STI 갭필 산화막의 중앙부가 손실되는 것을 방지시켜 소자의 신뢰성을 향상시키게 된다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
이상에서 설명한 바와 같이, 본 발명에서는 반도체 소자의 STI 형성 시 STI 갭필 산화막 제조 방법에 있어서, STI 샐로우 트렌치 갭필 산화막으로 APCVD 산화막 증착 시 APCVD 산화막의 증착 온도와 O3 TEOS 농도를 STI 라이너 산화막과의 표면반응 의존도가 높은 조건으로 설정하여 STI 갭필 산화막의 계면층간 불완전상태를 해소함으로써, STI CMP 및 후속 습식 세정 시 STI 갭필 산화막의 중앙부가 손실되는 것을 방지시켜 소자의 신뢰성을 향상시키게 되는 이점이 있다.

Claims (11)

  1. 반도체 소자의 STI 갭필 산화막 제조 방법으로서,
    (a)반도체 기판상 STI 형성을 위한 샐로우 트렌치를 형성시키는 단계와,
    (b)상기 STI 샐로우 트렌치내 STI 라이너 산화막을 형성시키는 단계와,
    (c)상기 STI 샐로우 트렌치내 산화막 갭필을 위해 상기 STI 라이너 산화막 상부에 APCVD 산화막 반응가스의 농도와 공정온도를 달리하여 다수의 적층구조로 APCVD 산화막을 증착시키는 단계와,
    (d)상기 APCVD 산화막을 조밀화하는 덴서파이 열처리 공정을 수행시키는 단계와,
    (e)상기 APCVD 산화막 상부에 상기 STI 샐로우 트렌치가 완전히 갭필되도록 HDP-CVD 산화막을 증착시키는 단계
    를 포함하는 반도체 소자의 STI 갭필 산화막 제조 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 (c)단계에서, 상기 APCVD 산화막은, 벨트상 이동하는 반도체 기판 상에 다수의 적층구조로 APCVD 산화막을 증착시키는 4개의 인젝터에 의해 형성되며, 상기 4개의 인젝터중 제1, 제2 인젝터에 의한 제1/제2적층 APCVD 산화막은 상기 STI 라이너 산화막과의 표면반응 의존도가 높도록 제3, 제4 인젝터에서보다 높은 공정온도로 증착되는 것을 특징으로 하는 반도체 소자의 STI 갭필 산화막 제조방법.
  5. 삭제
  6. 제4항에 있어서,
    상기 제1,제2 인젝터에서의 APCVD 산화막 증착 온도는, 530℃로 설정되는 것을 특징으로 하는 반도체 소자의 STI 갭필 산화막 제조방법.
  7. 제4항에 있어서,
    상기 제3, 제4 인젝터에서의 APCVD 산화막 증착 온도는, 500℃로 설정되는 것을 특징으로 하는 반도체 소자의 STI 갭필 산화막 제조방법.
  8. 제4항에 있어서,
    상기 APCVD 산화막 증착을 위해 플로우되는 반응가스인 O3 TEOS 가스의 농도는, 제1, 제2인젝터에서는 80g/m3로 설정되며, 제3, 제4인젝터에서는 133g/m3로 설정되는 것을 특징으로 하는 반도체 소자의 STI 갭필 산화막 제조방법.
  9. 삭제
  10. 제4항에 있어서,
    상기 4개 인젝터를 통한 4개층 적층구조의 APCVD 산화막은, 2500∼5000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 STI 갭필 산화막 제조방법.
  11. 제1항에 있어서,
    상기 (d)단계에서, 상기 APCVD 산화막의 덴서파이 열처리 공정은, 1000℃에서 수행되는 것을 특징으로 하는 반도체 소자의 STI 갭필 산화막 제조방법.
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