KR20100106127A - 반도체 소자의 제조 방법 - Google Patents

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KR20100106127A
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Abstract

반도체 소자 내에 막질이 향상된 갭 충전막을 형성하기 위한 반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은, 기판 상에 패드 산화막과 질화막을 순차적으로 형성하고, 질화막, 패드 산화막 및 기판을 식각하여 트렌치를 형성하고, 트렌치의 측벽 및 바닥에 측벽 산화막을 형성하고, 측벽 산화막 상부에 측벽을 따라 질소를 포함하는 산화막 라이너를 형성하고, 산화막 라이너 상에 갭 충전막을 형성하는 것을 포함한다.
산화막 라이너, SOG, STI

Description

반도체 소자의 제조 방법{Method of fabricating of Semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로 더욱 상세하게는 반도체 소자 내에 막질이 향상된 갭 충전막을 형성하기 위한 반도체 소자의 제조 방법에 관한 것이다.
고집적화된 반도체 소자의 소자 분리 기술로 STI(Shallow Trench Isolation) 제조 방법이 널리 적용되고 있다. STI 공정에서는 결함 발생 방지 및 소자 특성의 안정화를 위하여 STI 트렌치의 측벽 및 바닥에 산화막과 질화막 라이너를 차례로 형성한 후, 고밀도 플라즈마(HDP) 산화막 등으로 트렌치를 매립하여 STI를 완성한다.
그런데, 반도체 소자의 디자인 룰이 감소할수록 STI의 종횡비(aspect ratio)가 증가할 뿐만 아니라 라이너의 존재로 인하여 STI 트렌치의 내부 갭의 스페이스가 감소하게 된다.
특히, STI 형성시 반도체 소자가 수축하게 됨에 따라 종래와 같이 산화막과 질화막 라이너를 형성하고, 후속으로 STI 갭 충전(gap fill) 공정을 진행하기에는 공간의 부족 문제가 발생하게 되었다. 이와 같은 문제를 극복하기 위하여 산화막과 질화막 라이너의 두께를 감소시키는 방법이 있으나, 종래의 방법을 사용하면서 단순히 산화막과 질화막의 두께를 감소시키게 되면, 반도체 소자의 신뢰성이 떨어지며, 후속 공정이 어려워지는 문제가 발생하게 되었다.
구체적으로, 질화막 라이너의 두께가 감소되면, 산화분위기에서 고온의 어닐링 공정이 이루어지는 후속 공정에서 산화성 결함이 증가하게 되어, 어닐닝 공정의 온도를 낮출 수 있는 공정이 필요하게 되었다.
본 발명이 해결하고자 하는 과제는 반도체 소자 내에 막질이 향상된 갭 충전막을 형성하기 위한 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 패드 산화막과 질화막을 순차적으로 형성하고, 상기 질화막, 상기 패드 산화막 및 상기 기판을 식각하여 트렌치를 형성하고, 상기 트렌치의 측벽 및 바닥에 측벽 산화막을 형성하고, 상기 측벽 산화막 상부에 상기 측벽을 따라 질소를 포함하는 산화막 라이너를 형성하고, 상기 산화막 라이너 상에 갭 충전막을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 다시 말하면, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
어떤 소자(element) 또는 구성요소가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
또한, 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되는데, 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 그러므로, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않는 것으로 해석되어야 할 것이다. 달리 언급하지 않으면, 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션과 상이할 수도 있고 동일한 것일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 사전적 의미이거나 당업계에서 통용되는 의미로 가장 광범위한 의미로 해석되어야 한다. 다시 말해 다른 정의가 없다면, 본 명 세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
또한, 본 명세서에서는 명세서 작성시 일반적으로 통용되는 규칙에 따라 용어들을 사용하였다. 가령, 본 명세서에서, 단수형은 특별히 언급하지 않는 한 복수형도 포함하며, 상세한 설명 및 특허청구범위에서 사용된 동사 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 open형 의미로 사용되었다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하 도 1 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대하여 설명한다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 1을 참조하면, 기판(10), 예컨대 실리콘 기판 상에 패드 산화막(20)과 패드 질화막(30)을 순차적으로 형성한다. 이어서 패드 질화막(30) 상에 유기 ARC(Anti Reflection Coating)(미도시) 및 포토레지스트 패턴(40)을 형성한다. 이때, 포토레지스트 패턴(40)은 활성 영역을 정의 한다.
패드 산화막(20)은 기판(10)과 패드 질화막(30) 사이의 응력(stress)을 감소시키기 위해 형성하는 것으로, 20 내지 200Å 두께로 형성될 수 있다.
패드 질화막(30)은 트렌치 영역 형성을 위한 식각시 하드 마스크로 쓰이는 것으로, 실리콘 질화물을 500 내지 2000Å 두께로 증착하여 형성한다. 증착방법은 통상적인 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의할 수 있다.
도 2를 참조하면, 포토레지스트 패턴(40)을 마스크로 하여 건식 식각 방법으로 패드 질화막(30)과 패드 산화막(20)를 식각하여 트렌치를 형성하기 위한 마스크를 형성한다.
패드 질화막(30)을 식각할 때에는 불화 탄소계 가스를 사용한다. 예를 들면, CxFy계, CaHbFc계 가스, 예를 들면 CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4, C2H2, C4F6 등과 같은 가스 또는 이들의 혼합가스를 사용한다. 이 때, 분위기 가스로는 Ar 가스를 사용할 수 있다.
포토레지스트 패턴(40)을 제거한 다음, 패드 질화막(30)과 패드 산화막(20)을 사용하여 노출된 기판(10)을 이방성 건식 식각하여 활성 영역을 한정하는 STI 트렌치(15)를 형성한다.
포토레지스트 패턴(40)은 통상적인 방법, 예컨대 산소 플라즈마를 사용하여 에슁(ashing)한 다음 유기 스트립으로 제거할 수 있다.
도 3을 참조하면, STI 트렌치(15)의 측벽 및 바닥에 측벽 산화막(50)을 형성한다. 측벽 산화막(50)은 STI 트렌치(15) 형성을 위한 건식 식각 공정시 발생한 실리콘 격자 결함(defect) 및 손상(damage)을 치유하고, STI 트렌치(15)의 코너를 라운딩하여 코너부에 스트레스가 집중되는 것을 막기 위해 형성한다. 측벽 산화막(50)은 열산화막, CVD 산화막 또는 ALD(Atomic Layer Deposition) 산화막으로 형성할 수 있다.
도 4를 참조하면, 측벽 산화막(50) 상부에 STI 트렌치(15)의 측벽을 따라 질화막 라이너(60)를 형성한다. 질화막 라이너(60)는 질화막 또는 산질화막으로 형성할 수 있다.
질화막 라이너(60)는 기판(10)과 STI 트렌치(15)에 매립될 산화막 사이의 열 팽창 계수 차이로 인하여 발생되는 스트레스를 완충시키는 역할, 활성 영역에 발생되는 결함들이 STI 내부로 확산되는 것을 차단하는 역할, 후속 열처리 공정 또는 후속의 산화 공정시 STI를 통해 활성 영역의 반도체 기판 내부로 산소의 확산이 일어나 STI와 접하는 반도체 기판을 추가로 산화시키는 것을 차단하는 역할, 활성 영역에 주입된 이온이 STI 쪽으로 확산(diffusion out)되는 것을 방지하는 역할 등을 수행하기 위하여 형성한다. 질화막 라이너(60)의 두께는 200Å 이하로 형성될 수 있다.
도 5를 참조하면, 상기 질화막 라이너(60) 상부에 질소를 포함하는 산화막 라이너(70)를 형성한다. 산화막 라이너(70)는 질소의 농도가 1~15 atom% 정도로 형성될 수 있다.
산화막 라이너(70)를 질소 농도가 높도록 형성하면, 후속 공정에서 형성되는 갭 충전막(80)의 밀도를 증가시켜 습식 식각 및 세정 공정시에 갭 충전막(80)의 과식각을 방지할 수 있다. 또한, 산화막 라이너(70)에 질소를 포함함으로써, 저온에서 어닐링 공정이 가능하게 되어 산화성 결함의 발생 빈도를 감소시킬 수 있는 장점이 있다. 이와 같은 산화막 라이너(70)는 원자층 증착법(Atomic Layer Deposition)으로 형성할 수 있다.
구체적으로 설명하면, 도 4에 도시된 바와 같이, 질화막 라이너(60)까지 형성된 기판(10)을 챔버에 로딩하고, 제1 가스를 제공한다. 제1 가스는 실로콘계 가스가 사용될 수 있다. 제1 가스는 예를 들어, SiH4, Si2H6, Si3H8, SiH2Cl2, SiCl4, Si2Cl6 및 BTBAS(bis(tertiary-butylamino)silane)를 포함하는 그룹에서 선택된 하나 또는 그 조합이 될 수 있다.
제1 가스는 질화막 라이너(60) 상에 흡착되어 실리콘 계열의 얇은 원자층을 형성한다. 이때, 제1 가스와 함께 비활성 가스가 함께 공급될 수 있다. 비활성 가스는 예를 들어, Ar, He, Kr, Xe 중 어느 하나 또는 그의 조합일 수 있다.
이어서, 질화막 라이너(60) 상에 흡착되거나 반응하지 않은 제1 가스를 제거한다. 이때, 제1 가스를 제거하기 위하여 제1 퍼지 가스를 챔버 내부에 주입할 수 있다. 제1 퍼지 가스는 비활성 가스가 사용될 수 있다.
이어서, 챔버 내부에 제2 소스 가스를 주입한다. 질소를 포함하는 산화막 라이너(70)를 형성하기 위해 제2 소스 가스는 NO 또는 N2O를 사용할 수 있다.
제2 소스 가스를 주입하고 챔버 내부에 플라즈마를 발생시킬 수 있다. 제2 소스 가스가 플라즈마화되어 실리콘 계열의 원자층 상에 질소 원자층과 산소 원자층이 차례로 형성될 수 있다.
이어서, 제2 퍼지 가스를 주입하여 제2 소스 가스를 제거한다. 제2 퍼지 가스는 제1 퍼지 가스와 같이 비활성 가스가 사용될 수 있다.
상술한 바와 같은, 제1 가스 주입, 제1 퍼지 가스 주입, 제2 가스 주입 및 제2 퍼지 가스 주입 공정을 반복 수행하여 원하는 두께의 산화막 라이너(70)를 형성할 수 있다.
도 6을 참조하면, 산화막 라이너(70) 상에 갭 충전막(80)을 형성할 수 있다. 갭 충전막(80)은 HDP(High Density Plasma)막, FOX(Flowable OXide)막, TOSZ(Tonen SilaZene)막, SOG(Spin On Glass)막, USG(Undoped Silica Glass) 막, TEOS(tetraethyl ortho silicate) 막, LTO(Low Temperature Oxide)막 중 적어도 어느 하나를 포함할 수 있다.
특히, STI 트렌치(15)의 종횡비가 증가되어 갭필 마진이 줄어들게 됨에 따라 스핀 온 법에 의해 형성된 SOG 막을 갭 충전막(80)으로 사용될 수 있다. 이와 같은 갭 충전막(80)은 Si-H 또는 Si-OH 결합을 포함하는 산화막으로 형설될 수 있다.
구체적으로 설명하면, 산화막 라이너(70) 상에 SOG 용액을 스핀 코팅 방법으로 도포한다. SOG 용액의 도포는 실리케이트(silicate), 실록산(siloxane), MSQ(Methyl SilseQuioxane), HSQ(Hydrogen SilseQuioxane), 또는 폴리실라제인(polysilazane) 계 물질을 포함하는 케미컬(chemical)을 이용하여 스핀 코팅(spin coating) 방식으로 이루어진다.
SOG 용액을 열처리하면 용매 성분이 제거되고 SOG 용액이 경화되어 SOG막으로 형성된 갭 충전막(80)이 형성된다. 예를 들어, 폴리실라제인(polysilazane)의 경우 -(SiH2-NH)N- 구조의 탄소를 함유하고 있지 않은 Si-N 화합물계 무기 폴리머(polymer)이다.
폴리실라제인을 도포하면 베이크를 통해 용매 성분을 제거한다. 베이크는 80~350℃ 정도의 프리 베이크(pre bake)와 400℃를 전후한 하드 베이크(hard bake)를 수행할 수 있다. 프리 베이크는 용매 성분을 제거할 수 있고, 하드 베이크를 통 하여 갭 충전막(80) 내부의 가스 들이 배출되어 갭 충전막(80)의 결함이 효과적으로 치유될 수 있다.
한편, 폴리실라제인은 산소(O2) 또는 수분(H2O)과 반응하여 상온에서 경화되며, 어닐링에 의하여 치밀한 고순도 실리카(silica)막을 형성시킬 수 있다. 예를 들어, 어닐링은 H2O, O2, N2, NH3 가스 분위기에서 300~1000℃ 사이의 온도에서 수행될 수 있다.
갭 충전막(80)은 어닐링 과정을 통해 산화 실리콘막을 형성할 수 있다. 어닐링은 H2O, O2, N2, NH3 가스 분위기에서 수행됨에 따라 갭 충전막(80) 속의 유기 성분이나 기타 실리콘을 제외한 성분은 제거되고, 산소가 투입되어 산화 실리콘 막이 형성된다.
이때, 질소를 포함하는 산화막 라이너(70)로부터 산소가 배출되어 갭 충전막(80)으로 이동할 수 있다. 즉, 산화막 라이너(70)가 산소를 공급하여 갭 충전막(80)이 산화 실리콘 막을 형성할 수 있다.
H2O, O2, N2, NH3 가스에 의한 어닐링을 수행하는 경우, STI 트렌치(15)의 측벽과 바닥에 인접한 부분은 산소 공급이 용이하지 않아 균일하게 산화 실리콘 막을 형성할 수 없다. 그러나, 질소를 포함하는 산화막 라이너(70)를 형성하는 경우 산화막 라이너(70)가 산소를 공급하여 갭 충전막(80)이 균일한 산화 실리콘 막으로 형성할 수 있도록 한다. 또한, 갭 충전막(80)의 밀도가 증가하여 후속하는 습식 식각 공정이나 세정 공정시 식각액이나 세정액에 의해 갭 충전막(80)이 유실되는 것 을 현저하게 줄일 수 있다.
한편, 질소 농도를 높인 산화막 라이너(70)는 막이 경질화되어, 갭 충전막(80)이 산화 과정 중에 부피가 팽창하더라도 STI 트렌치(15)의 형태를 안정적으로 유지할 수 있도록 한다.
마지막으로, 도 7에 도시되어 있는 바와 같이, STI(100)를 완성한다.
먼저, 갭 충전막(80)을 패드 질화막(30)의 상부 표면과 실질적으로 동일한 레벨로 평탄화한다. 평탄화는 CMP(Chemical Mechanical Polishing) 또는 에치백으로 진행할 수 있다. 평탄화 공정에서는 패드 질화막(30)을 평탄화 정지막으로 사용한다. 예를 들어, CMP를 사용하여 갭 충전막(80)을 평탄화할 경우, 패드 질화막(30)은 CMP 스토퍼로 기능한다. CMP에서 사용되는 슬러리는 패드 질화막(30)보다 갭 충전막(80)을 보다 빨리 식각할 수 있는 것을 선택하는 것이 바람직하다. 따라서, 세리아 계열의 연마제를 포함하는 슬러리를 사용할 수 있다.
계속해서, 패드 질화막(30)과 패드 산화막(20)을 제거하여 STI(100)를 완성한다. 패드 질화막(30)은 인산을 적용하여 제거하고, 패드 산화막(20)은 희석된 HF 또는 NH4F, HF 및 탈이이온수의 혼합액인 BOE(Buffered Oxide Etchant)를 이용하여 제거한다.
STI(100)는 측벽 산화막(51), 질화막 라이너(61), 질소를 포함하는 산화막 라이너(71) 및 갭 충전막(81)을 포함한다. 한편, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 STI(100)의 제조에 사용될 뿐만 아니라, NAND STI, DRAM ILD 등 모든 절연막 공정에 적용될 수 있다.
이후, 통상의 제조 공정을 사용하여 STI(100)에 의해 정의된 활성 영역에 트랜지스터 등의 능동 소자와 커패시터 등의 수동 소자를 형성하는 단계, 능동 소자 및 수동 소자에 각각 전기적 신호의 입출력이 가능하도록 하는 배선들을 형성하는 단계, 기판상에 패시베이션층을 형성하는 단계 및 상기 기판을 패키지하는 단계를 더 수행하여 반도체 소자를 완성한다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
도 8은 본 발명의 변형례에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자의 단면도이다.
본 발명의 변형례에 따른 반도체 소자의 제조 방법은 기판(10) 상에 측벽 산화막(51)을 형성하고, 측벽 산화막(51) 바로 위에 질소를 포함하는 산화막 라이너(71)를 형성한다. 즉, 측벽 산화막(51)과 산화막 라이너(71) 사이에 질화막 라이너를 생략하고, 질소를 포함하는 산화막 라이너(71)만을 형성하여, STI(100')를 형성할 수 있다.
도 9 및 도 10을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자의 습식 내성 특성을 설명한다.
도 9 종래의 방법에 의해 제조된 반도체 소자와 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자의 습식(wet) 내성 특성을 나타낸 깊이와 폭의 관계 그래프이고, 도 10은 도 9의 A, B, C, D 영역에 해당되는 반도체 소자의 예시적인 SEM 사진들이다.
먼저, 도 9의 가로축은 STI의 폭을 나타내며, 세로축은 STI의 깊이를 나타낸다.
한편, 도 10의 (A)와 (C)는 SOG 방식으로 형성된 산화막 라이너를 포함하는 STI를 세정하고, 단면 형상을 SEM으로 촬영한 사진들이고, (B)와 (D)는 SOG 방식으로 형성된 질소를 포함하는 산화막 라이너를 포함하는 STI를 세정하고, 단면 형상을 SEM으로 촬영한 사진들이다.
도 9와 도 10을 참조하면, (A)와 (C)의 산화막 라이너가 (B)와 (D)의 산화막 라이너에 비해 더 깊게 식각되었음을 알 수 있다.
또한, STI의 폭이 더 큰 (C)와 (D)가 (A)와 (B)에 비해 갭 충전막이 더 많이 식각되었음을 알 수 있다. 그러나, STI의 폭에 따른 식각 깊이의 차이는 미미하나, 산화막 라이너에 질소를 함유하는 경우, 갭 충적막의 식각량은 현저하게 감소하였음을 알 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 변형례에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자의 단면도이다.
도 9 종래의 방법에 의해 제조된 반도체 소자와 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자의 습식(wet) 내성 특성을 나타낸 깊이와 폭의 관계 그래프이다.
도 10은 도 9의 A, B, C, D 영역에 해당되는 반도체 소자의 예시적인 SEM 사진들이다.
<도면의 주요부분에 대한 부호의 설명>
10: 기판 15: STI 트렌치
20: 패드 산화막 30: 패드 질화막
40: 포토레지스트 패턴 50: 측벽 산화막
60: 질화막 라이너 70: 산화막 라이너
80: 갭 충전막

Claims (10)

  1. 기판 상에 패드 산화막과 질화막을 순차적으로 형성하고,
    상기 질화막, 상기 패드 산화막 및 상기 기판을 식각하여 트렌치를 형성하고,
    상기 트렌치의 측벽 및 바닥에 측벽 산화막을 형성하고,
    상기 측벽 산화막 상부에 상기 측벽을 따라 질소를 포함하는 산화막 라이너를 형성하고,
    상기 산화막 라이너 상에 갭 충전막을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 산화막 라이너는 상기 질소의 농도가 1~15 atom%인 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 산화막과 상기 산화막 라이너 사이에 질화막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 질화막의 두께는 200Å 이하인 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 갭 충전막은 Si-H 또는 Si-OH 결합을 포함하는 산화막인 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 갭 충전막은 폴리실라제인(polysilazne), 실록산(siloxane), 실리케이트(silicate) 계 물질을 포함하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 갭 충전막은 HDP(High Density Plasma)막, FOX(Flowable OXide)막, TOSZ(Tonen SilaZene)막, SOG(Spin On Glass)막, USG(Undoped Silica Glass) 막, TEOS(tetraethyl ortho silicate) 막, LTO(Low Temperature Oxide)막 중 적어도 어느 하나를 포함하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 산화막 라이너를 형성하는 것은 원자층 증착법으로 형성하는 것인 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 산화막 라이너를 형성하는 것은 SiH4, Si2H6, Si3H8, SiH2Cl2, SiCl4, Si2Cl6 및 BTBAS를 포함하는 그룹에서 선택된 하나 또는 그 조합의 제1 가스를 제공하고,
    제1 퍼지 가스를 주입하여 상기 제1 가스를 제거하고,
    O2, O3, H2O, NO, N2O를 포함하는 그룹에서 선택된 하나 또는 그 조합의 제2 가스를 주입하고,
    제2 퍼지 가스를 주입하여 상기 제2 가스를 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 갭 충전막을 형성한 후에 온도 300~1000℃, H2O, O2, N2, NH3 가스 분위기에서 어닐링하는 것을 더 포함하는 반도체 소자의 제조방법.
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