KR100303365B1 - 에스오아이 기판의 제조방법 - Google Patents
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Abstract
본 발명은 에스오아이(SOI : Silicon On Insulator) 기판의 제조방법에 관한 것으로, 보다 상세하게는, 균일한 두께의 반도체층을 얻을 수 있는 에스오아이 기판의 제조방법에 관한 것이다. 본 발명의 에스오아이 기판의 제조방법은, 벌크 실리콘으로 이루어진 반도체 기판을 제공하는 단계; 상기 반도체 기판의 일측 표면에 소정 깊이의 트렌치들을 형성하는 단계; 상기 트렌치가 형성된 반도체 기판의 일측 표면 상에 질화막을 형성하는 증착하는 단계; 상기 질화막 상에 상기 트렌치가 완전히 매립될 정도의 두께로 산화막을 증착하는 단계; 상기 질화막이 노출될 때까지, 상기 산화막을 연마하는 단계; 노출된 질화막을 제거하는 단계; 상기 반도체 기판의 일측 표면 상에 매몰산화막을 형성하는 단계; 상기 매몰산화막 상에 베이스 기판을 본딩시키는 단계; 상기 반도체 기판의 타측 면을 상기 트렌치의 저면에 잔류된 질화막을 연마정지층으로 해서 화학적기계연마 공정으로 연마하는 단계; 및 습식 식각 공정으로 잔류된 질화막을 제거하는 단계를 포함하여 이루어진다.
Description
본 발명은 에스오아이(SOI : Silicon On Insulator) 기판의 제조방법에 관한 것으로, 보다 상세하게는, 균일한 두께의 반도체층을 얻을 수 있는 에스오아이 기판의 제조방법에 관한 것이다.
반도체 소자의 고집적화 및 고성능화가 진행됨에 따라, 벌크 실리콘으로 이루어진 실리콘 기판을 대신하여 에스오아이(SOI) 기판을 이용한 반도체 집적 기술이 주목되고 있다.
SOI 기판은 지지 수단인 베이스 기판과 소자가 형성될 반도체층 사이에 매몰산화막이 개재된 구조로서, 이러한 SOI 기판 상에 형성된 반도체 소자는 완전한 소자 분리와 기생 용량의 감소에 따른 전전력 및 고속 동작이 가능한 장점을 갖는다.
상기한 SOI 기판을 제조하기 위한 방법으로서, 산소 이온주입을 이용하는 SIMOX(seperation by implanted oxygen)법과 두장의 실리콘 기판을 매몰산화막의 개재하에 본딩시키는 본딩법이 이용되어져 왔다. 그런데, SIMOX법을 이용한 SOI 기판의 제조방법은 소자가 형성될 반도체층의 두께 조절이 어렵고, 특히, 제조 시간이 길다는 단점이 있기 때문에, 최근에는, 본딩법을 이용한 SOI 기판의 제조방법이 주로 이용되고 있다.
본딩법을 이용한 SOI 기판의 제조방법을 간략하게 설명하면, 우선, 지지 수단인 베이스 기판, 또는, 반도체층을 얻기 위한 반도체 기판 중에서 어느 하나의 기판에 매몰산화막을 형성하고, 이어서, 매몰산화막의 개재하에 베이스 기판과 반도체 기판을 본딩시킨다. 그리고나서, 반도체 기판 후면의 일부 두께를 공지된 기술인 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 제거하여 소자가 형성될 반도체층을 얻으며, 이 결과로, SOI 기판을 완성한다.
한편, 상기와 같은 본딩법을 이용한 SOI 기판의 제조방법에 있어서는, CMP 공정시에 연마정지층이 없기 때문에, 원하는 두께의 반도체층을 얻는데, 곤란함이있었다. 따라서, 이러한 문제를 해결하기 위하여, 반도체 기판 내에 트렌치형의 소자 분리막을 구비시키고, 이후, 상기 트렌치형 소자 분리막을 연마정지층으로 하는 CMP 공정을 수행하여, 원하는 두께의 반도체층이 얻어지도록 하는 방법이 제안되었다.
도 1a 및 도 1b는 종래 기술에 따른 SOI 기판의 제조방법을 설명하기 위한 공정 단면도로서, 이를 참조해서 그 제조방법을 설명하도록 한다.
우선, 도 1a에 도시된 바와 같이, 벌크 실리콘으로 이루어진 반도체 기판(1)을 마련하고, 상기 반도체 기판(1)의 표면에 소정 깊이, 예컨데, 소자가 형성될 반도체층의 두께와 유사한 깊이로 트렌치(2)를 형성한다. 이때, 트랜치(2)를 형성하기 위하여, 반도체 기판(1) 상에 패드 산화막과 패드 질화막으로 적층막을 형성하고, 상기 적층막을 패터닝하여 트렌치가 형성될 반도체 기판 부분을 노출시키는 마스크 패턴을 형성한 후, 상기 마스크 패턴을 이용한 식각 공정을 수행한다.
계속해서, 트렌치(2)가 구비된 반도체 기판(1) 상에 상기 트렌치(2)가 완전히 매립될 정도의 충분한 두께로 산화막을 증착하고, 상기 산화막에 대한 CMP 공정을 수행하여 트렌치형의 소자분리막(3)을 형성한다. 여기서, 상기 트렌치형의 소자분리막은 소자들간의 소자분리는 물론, 후속의 CMP 공정에서 연마정지층으로 사용하기 위한 층이다. 이어서, 트렌치형 소자분리막(3) 형성된 반도체 기판(1) 상에 매몰산화막(4)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 매몰산화막(4) 상에 베이스 기판(5)을 본딩시키고, 이어서, 트렌치(2)에 매립된 산화막(3)을 연마정지층으로 하는 CMP 공정으로 반도체 기판의 후면을 연마하여, 소자분리막(3) 및 매몰산화막(4)에 의해 격리되는 반도체층(1a)을 갖는 SOI 기판(10)을 완성한다.
그러나, 상기와 같은 종래 기술에 따른 SOI 기판의 제조방법은 다음과 같은 문제점이 있다.
일반적으로, SOI 기판 상에 형성되는 반도체 소자의 특성은 반도체층의 두께 균일도에 크게 의존한다. 따라서, 본딩법을 이용하여 SOI 기판을 제조할 경우에는 반도체층의 두께 균일도를 확보하는 것이 무엇보다 중요하다. 그런데, 반도체 기판에 대한 CMP 공정시에는 산화막과 실리콘막간의 연마 선택비가 크지 않는 것에 기인하여, 도 1b에 도시된 바와 같이, 최종적으로 얻어지는 반도체층(1a)의 표면에서 디싱(Dishing : D) 현상이 발생하게 되고, 이러한 디싱(D) 현상에 의해 반도체층(1a)의 두께 균일도가 저하됨으로써, 소자 특성의 향상을 기대할 수 없게 됨은 물론, 후속 공정, 예컨데, 노광 공정 등의 어려움이 초래되는 문제점이 있다.
또한, 트렌치형 소자분리막을 형성함에 있어서는, 패드 산화막 및 패드 질화막의 형성 공정과, 상기 막들에 대한 패터닝 공정이 수행되어야 하기 때문에, 전체적으로 공정 수가 많다는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 공정 단순화 및 균일한 두께의 반도체층을 얻을 수 있는 SOI 기판의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 및 도 1b는 종래 기술에 따른 에스오아이 기판의 제조방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 에스오아이 기판의 제조방법을 설명하기 위한 각 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
12 : 반도체 기판 11a : 반도체층
12 : 트렌치 13 : 열산화막
14 : 질화막 15 : 산화막
20 : 트렌치형 소자분리막 21 : 매몰산화막
22 : 베이스 기판 30 : SOI 기판
상기와 같은 목적을 달성하기 위한 본 발명의 SOI 기판의 제조방법은, 벌크 실리콘으로 이루어진 반도체 기판을 제공하는 단계; 상기 반도체 기판의 일측 표면에 소정 깊이의 트렌치들을 형성하는 단계; 상기 트렌치가 형성된 반도체 기판의 일측 표면 상에 질화막을 형성하는 증착하는 단계; 상기 질화막 상에 상기 트렌치가 완전히 매립될 정도의 두께로 산화막을 증착하는 단계; 상기 질화막이 노출될 때까지, 상기 산화막을 연마하는 단계; 노출된 질화막을 제거하는 단계; 상기 반도체 기판의 일측 표면 상에 매몰산화막을 형성하는 단계; 상기 매몰산화막 상에 베이스 기판을 본딩시키는 단계; 상기 반도체 기판의 타측 면을 상기 트렌치의 저면에 잔류된 질화막을 연마정지층으로 해서 화학적기계연마 공정으로 연마하는 단계; 및 습식 식각 공정으로 잔류된 질화막을 제거하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 통상의 포토 공정으로 트렌치를 형성하기 때문에, 패드 산화막 및 패드 질화막의 형성 및 패터닝에 의한 공정 수의 증가를 방지할 수 있고, 특히, 실리콘막과의 연마 선택비가 우수한 질화막을 연마정지층으로 이용하기 때문에 최종적으로 얻게 되는 반도체층의 두게 균일도를 향상시킬 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 SOI 기판의 제조방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 2a에 도시된 바와 같이, 벌크 실리콘으로 이루어진 반도체 기판(11)을 마련하고, 상기 반도체 기판(1)의 일측 표면에 최종적으로 얻고자 하는반도체층의 두께에 해당하는 깊이, 예컨데, 500∼3,000Å 깊이로 트렌치(12)를 형성한다. 이때, 트렌치(12)를 형성함에 있어서는 공지된 포토 공정, 즉, 반도체 기판 상에 트렌치가 형성될 영역을 노출시키는 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로하는 식각 공정을 수행한 후, 상기 감광막 패턴을 제거함으로써, 형성한다.
계속해서, 트렌치(12)를 형성하기 위한 식각시에 발생된 트렌치(12) 벽면의 손상을 보상하고, 아울러, 트렌치(12) 코너 부분의 라운딩 (rounding)을 위하여 희생 산화 공정을 수행한다. 이 결과, 반도체 기판의 일측 표면에는 50∼200Å 두께의 열산화막(13)이 형성된다.
한편, 희생 산화 공정을 수행한 후에는, 트렌치(12) 벽면의 손상을 보다 완벽하게 보상하기 위하여, 상기 열산화막(13)을 제거한 상태에서, 재차 희생 산화 공정을 수행하여 동일 두께의 열산화막을 형성할 수도 있다.
다음으로, 도 2b에 도시된 바와 같이, 열산화막(13)이 형성된 반도체 기판(11)의 일측 표면 상에 500Å 이하의 두께, 바람직하게는, 200∼500Å 두께로 질화막(14)을 증착하고, 상기 질화막(14) 상에 트렌치(12)가 완전히 매립될 정도의 충분한 두께로 O3TEOS USG 산화막 또는 고밀도 플라즈마 화학기상증착(HDP CVD) 산화막 중에서 선택되는 하나의 산화막(15)을 증착한다. 여기서, 산화막(15)으로서 O3TEOS USG 산화막을 증착한 경우에는 그 치밀화를 위해 열처리를 수행하며, 특히, HDP CVD 산화막을 증착한 경우에는 그 치밀화를 위해 950∼1,150℃ 및 N2분위기하에서 30∼60분 동안 열처리를 수행한다.
그 다음, 도 2c에 도시된 바와 같이, 질화막(14)을 연마정지층으로 하는 CMP 공정으로 산화막(15)을 연마하고, 그리고나서, 도 2d에 도시된 바와 같이, 노출된 질화막 부분을 습식 식각으로 제거하여, 반도체 기판(11)의 일측면에 트렌치형의 소자분리막(20)을 형성한다.
다음으로, 도 2e에 도시된 바와 같이, 트렌치형의 소자분리막(20)이 구비된 반도체 기판(11) 상에 O3BPSG막을 3,000∼10,000Å 두께로 증착하고, 이어서, CMP 공정으로 상기 O3BPSG막을 평탄화시켜 매몰산화막(21)을 형성한다. 그런다음, 상기 매몰산화막(21) 상에 지지 수단인 베이스 기판(22)을 본딩시키고, 상기 반도체 기판(11)과 베이스 기판(22)간의 본딩 강도를 증진시키기 위하여, 800∼950℃의 온도 및 O2또는 N2분위기하에서 10∼60분 동안 열처리를 수행한다.
그 다음, 도 2f에 도시된 바와 같이, 반도체 기판의 타측 면을 CMP 공정으로 연마하여 반도체층(11a)을 형성하되, 상기 CMP 공정시에는 트렌치의 저면에 잔류되어 있는 질화막(14)을 연마정지층으로 해서 수행한다. 이때, 질화막(14)은 실리콘막과의 연마 선택비가 우수하기 때문에, 반도체층(11a)의 표면에는 디싱이 발생되지 않으며, 이 결과로, 상기 반도체층(11a)의 두께 균일도는 양호하게 된다.
한편, 상기한 CMP 공정은 CeO2또는 SiO2를 기본으로 하는 연마액, 즉, 슬러리(Slurry)를 이용하여 수행한다.
이후, 도 2g에 도시된 바와 같이, 습식 식각으로 질화막을 제거하여, 균일한두께의 반도체층(11a)를 갖는 SOI 기판(30)을 얻는다.
이상에서와 같이, 본 발명은 반도체층을 얻기 위한 반도체 기판의 CMP 공정시에 실리콘막과 선택비가 우수한 질화막을 연마정지층으로해서 수행하기 때문에, 반도체층 표면에서 디싱 현상이 발생되는 것을 방지할 수 있고, 이에 따라, 반도체층의 두께 균일성을 향상시킬 수 있는 것에 기인하여 소자 특성의 향상을 기대할 수 있으며, 아울러, 후속 공정의 안정화를 도모할 수 있다.
또한, 트렌치를 형성하기 위한 공정을 일반적인 포토 공정을 이용하여 수행하기 때문에, 공정 단순화의 효과를 얻을 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한, 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (11)
- 벌크 실리콘으로 이루어진 반도체 기판을 제공하는 단계;상기 반도체 기판의 일측 표면에 소정 깊이의 트렌치들을 형성하는 단계;상기 트렌치가 형성된 반도체 기판의 일측 표면 상에 질화막을 형성하는 증착하는 단계;상기 질화막 상에 상기 트렌치가 완전히 매립될 정도의 두께로 산화막을 증착하는 단계;상기 질화막이 노출될 때까지, 상기 산화막을 연마하는 단계;노출된 질화막을 제거하는 단계;상기 반도체 기판의 일측 표면 상에 매몰산화막을 형성하는 단계;상기 매몰산화막 상에 베이스 기판을 본딩시키는 단계;상기 반도체 기판의 타측 면을 상기 트렌치의 저면에 잔류된 질화막을 연마정지층으로 해서 화학적기계연마 공정으로 연마하는 단계; 및습식 식각 공정으로 잔류된 질화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 에스오아이 기판의 제조방법.
- 제 1 항에 있어서, 상기 트렌치를 형성하는 단계는,상기 반도체 기판 상에 그의 소정 부분을 노출시키는 감광막 패턴을 형성하는 단계; 노출된 반도체 기판 부분을 식각하는 단계; 및 상기 감광막 패턴을 제거하는 단계로 이루어지는 것을 특징으로 하는 에스오아이 기판의 제조방법.
- 제 1 항에 있어서, 상기 트렌치는 1,000∼3,000Å 깊이로 형성하는 것을 특징으로 하는 에스오아이 기판의 제조방법.
- 제 1 항에 있어서, 상기 트렌치를 형성하는 단계 후, 상기 질화막을 증착하는 단계 전, 트렌치 벽면의 손상을 보상하기 위하여 희생 산화 공정을 수행하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 에스오아이 기판의 제조방법.
- 제 4 항에 있어서, 상기 희생 산화막 공정을 수행한 후, 상기 공정에 의해 형성된 희생 산화막을 제거하는 단계와, 재차 희생 산화 공정을 수행하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 에스오아이 기판의 제조방법.
- 제 1 항에 있어서, 상기 질화막은 200∼500Å 두께로 증착하는 것을 특징으로 하는 에스오아이 기판의 제조방법.
- 제 1 항에 있어서, 상기 산화막은 O3TEOS USG 산화막 또는 고밀도 플라즈마 화학기상증착(HDP CVD) 산화막인 것을 특징으로 하는 에스오아이 기판의 제조방법.
- 제 7 항에 있어서, 상기 O3TEOS USG 산화막인 경우, 증착 후에 그 치밀화를 위해 열처리를 수행하는 것을 특징으로 하는 에스오아이 기판의 제조방법.
- 제 7 항에 있어서, 상기 HDP CVD 산화막인 경우, 형성 후에 그 치밀화를 위해 950∼1,150℃ 및 N2분위기하에서 30∼60분 동안 열처리를 수행하는 것을 특징으로 하는 에스오아이 기판의 제조방법.
- 제 1 항에 있어서, 상기 베이스 기판을 본딩하는 단계 후에, 상기 반도체 기판과 베이스 기판간의 본딩 강도를 향상시키기 위하여, 800∼950℃ 및 O2또는 N2분위기하에서 10∼60분 동안 열처리를 수행하는 것을 특징으로 하는 에스오아이 기판의 제조방법.
- 제 1 항에 있어서, 상기 반도체 기판에 대한 화학적기계연마 공정은, CeO2또는 SiO2를 기본으로 하는 슬러리를 이용하여 수행하는 것을 특징으로 하는 에스오아이 기판의 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019990025251A KR100303365B1 (ko) | 1999-06-29 | 1999-06-29 | 에스오아이 기판의 제조방법 |
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1999
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| KR20010004561A (ko) | 2001-01-15 |
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