KR100587038B1 - 이중막 실리콘 기판의 제조 방법 - Google Patents

이중막 실리콘 기판의 제조 방법 Download PDF

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Abstract

본 발명은 이중막 실리콘(SOI) 기판의 제조 방법에 있어서, 균일한 두께의 반도체 층을 확보할 수 있도록 하는 방법에 관한 것이다.
본 발명의 이중막 실리콘(SOI) 기판의 제조 방법은 반도체 기판 상에 트렌치 형태의 소자 분리막을 형성하는 단계; 상기 소자 분리막이 형성된 기판 상에 매몰 산화막을 형성하는 단계; 상기 매몰 산화막과 베이스 기판을 접합시키는 단계; 상기 소자 분리막을 연마 정지층으로 하는 1차 화학적 기계 연마 공정으로 반도체 기판의 일부분을 연마하여 반도체 층을 형성하는 단계; 상기 소자 분리막을 일정 두께만큼 식각하는 단계; 상기 식각된 소자 분리막과 연마된 반도체 층 상에 포토 레지스트를 증착하는 단계; 및 상기 식각된 소자 분리막을 연마 정지층으로 하는 2차 화학적 기계 연마 공정으로 상기 포토 레지스트 및 반도체 층을 연마하는 단계를 포함한다.

Description

이중막 실리콘 기판의 제조 방법{METHOD FOR MANUFACTURING SILICON-ON-INSULATOR SUBSTRATE}
도 1a 내지 도 1c는 종래의 이중막 실리콘 기판의 제조 방법을 설명하기 위한 각 공정별 단면도,
도 2a 내지 도 2g는 본 발명의 실시예에 따른 이중막 실리콘 기판의 제조 방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 명칭)
11: 반도체 기판 12: 소자 분리막
13: 매몰 산화막 14: 베이스 기판
15: 포토 레지스트 A: 디싱이 발생한 부분
본 발명은 이중막 실리콘(Silicon-On-Insulator: SOI) 기판의 제조 방법에 관한 것으로서, 보다 구체적으로는 균일한 두께의 반도체 층을 확보할 수 있도록 하는 방법에 관한 것이다.
반도체 소자의 고집적화 및 고성능화가 진행됨에 따라, 실리콘(Silicon) 기 판을 대신하여 이중막 실리콘(SOI) 기판을 이용한 반도체 집적 기술이 주목되고 있다.
이중막 실리콘(SOI) 기판은 지지 수단인 베이스(Base) 기판과 소자가 형성될 반도체 기판 사이에 매몰 산화막(Buried Oxide)이 형성된 구조로서, 이러한 이중막 실리콘(SOI) 기판 상에 형성된 반도체 소자는 완전한 소자 분리와 기생 용량의 감소에 따른 저 전력 및 고속 동작이 가능한 장점을 갖는다.
상기한 이중막 실리콘(SOI) 기판을 제조하기 위한 방법은 두 가지가 있는데, 산소 이온 주입을 이용하는 SIMOX(Silicon Separation by ion IMplantation of OXygen) 법과, 두 장의 실리콘 기판을 매몰 산화막이 형성된 상태에서 접합(Bonding)시키는 본딩법이다. 그런데, SIMOX 법을 이용한 이중막 실리콘(SOI) 기판의 제조 방법은 소자가 형성될 반도체 기판의 두께 조절이 어렵고, 제조 시간이 많이 걸린다는 단점이 있기 때문에, 최근에는 본딩법을 이용한 이중막 실리콘(SOI) 기판의 제조 방법이 주로 이용되고 있다.
본딩법을 이용한 이중막 실리콘(SOI) 기판의 제조 방법을 간략하게 설명하면 다음과 같다.
우선, 지지 수단인 베이스 기판 또는 반도체 층을 얻기 위한 반도체 기판 중에서 어느 하나의 기판에 매몰 산화막을 형성하고, 매몰 산화막이 형성된 상태로 베이스 기판과 반도체 기판을 접합시킨다. 그리고 나서, 반도체 기판의 일부 두께를 공지된 화학적 기계 연마(Chemical Mechanical Polishing: CMP) 공정으로 식각하여 소자가 형성될 반도체 층을 얻어서 이중막 실리콘(SOI) 기판을 완성한다.
한편, 상기와 같은 본딩법을 이용한 이중막 실리콘(SOI) 기판의 제조 방법에 있어서는 화학적 기계 연마 공정을 수행하는 경우에 연마 공정을 중단시키기 위한 연마 정지층이 없기 때문에, 원하는 두께의 반도체 층을 얻는데 어려움이 있었다. 따라서, 상기와 같은 문제를 해결하기 위하여, 반도체 기판 내에 트렌치(Trench) 형의 소자 분리막을 형성하고, 상기 트렌치형 소자 분리막을 연마 정지층으로 하는 화학적 기계 연마 공정을 수행함으로써, 원하는 두께의 반도체 층을 얻는 방법이 제안되었다.
도 1a 내지 도 1c는 종래의 이중막 실리콘(SOI) 기판의 제조 방법을 설명하기 위한 공정의 단면도이다. 이를 참조해서 그 제조 방법을 설명하면 다음과 같다.
우선, 도 1a에 도시된 바와 같이 반도체 기판(1)의 표면에 트렌치형의 소자 분리막(2)을 형성하고, 그 상부에 매몰 산화막(3)을 형성한다. 상기에서 트렌치형의 소자 분리막(2)은 소자들 간의 소자 분리뿐만 아니라, 이후의 화학적 기계 연마 공정에서 연마 정지층으로 사용하기 위한 층이다.
다음으로, 도 1b에 도시된 바와 같이, 매몰 산화막(3) 상에 베이스 기판(4)을 접합시키고, 트렌치형 소자 분리막(2)을 연마 정지층으로 하는 화학적 기계 연마 공정을 통하여 상기 반도체 기판(1)을 식각함으로써 소자가 형성될 반도체 층(1a)을 형성한다.
일반적으로, 이중막 실리콘(SOI) 기판 상에 형성되는 반도체 소자의 특성은 반도체 층의 두께 균일도에 크게 의존하기 때문에, 이중막 실리콘(SOI) 기판에서 반도체 층의 두께 균일도를 확보하는 것이 무엇보다 중요하다. 그런데, 상기한 바와 같이 종래의 이중막 실리콘(SOI) 기판 제조 방법에 의하면, 소자 분리막을 연마 정지층으로 하여 화학적 기계 연마 공정을 수행하기 때문에, 반도체 층의 두께 균일도를 양호하게 만들 수 있지만, 상대적으로 넓은 액티브(Active) 영역을 제공하는 반도체 층에서는 그 표면이 함몰되는 디싱(Dishing) 현상이 도 1c에 도시된 바와 같이 발생한다.
이와 같이, 디싱 현상이 발생되면 반도체 층의 두께 균일도가 나빠지고, 그에 따라 소자 특성이 저하되어, 노광 공정 등 이후의 공정을 진행하는데 많은 어려움이 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 균일한 두께의 반도체 층을 얻을 수 있는 이중막 실리콘(SOI) 기판의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 이중막 실리콘(SOI) 기판의 제조 방법은 반도체 기판에 트렌치형의 소자 분리막을 형성하는 단계; 상기 소자 분리막이 형성된 반도체 기판 상에 매몰 산화막을 형성하는 단계; 상기 매몰 산화막과 베이스 기판을 접합시키는 단계; 상기 반도체 기판을 상기 소자 분리막을 연마 정지층으로 하는 1차 화학적 기계 연마 공정으로 연마하여 상기 매몰 산화막 상에 상기 소자 분리막에 의해 분리되는 반도체 층을 형성하는 단계; 상기 소자 분리막을 일정 두께만큼 식각하는 단계; 상기 식각된 소자 분리막과 연마된 반도체 층 상에 포토 레지스트를 표면이 평탄하도록 도포하는 단계; 및 상기 포토 레지스트 및 반도체 층을 상기 반도체 층과 포토 레지스트이 같은 비율로 연마되며 상기 소자 분리막은 상기 반도체 층과 포토 레지스트보다 낮은 비율로 연마되도록 하는 현탁액을 사용하여 상기 소자 분리막을 연마 정지층으로 하는 2차 화학적 기계 연마 공정으로 연마하여 상기 반도체 층을 상기 소자 분리막과 동일한 두께를 갖도록 형성하는 단계로 이루어진다.
상기 트렌치 형태의 소자 분리막을 이후에 형성되는 상기 반도체 층의 두께 보다 상대적으로 큰 깊이로 형성한다.
상기 소자 분리막을 상기 1차 화학적 기계 연마 공정에 의하여 발생한 반도체 층의 중앙 부분과 에지 부분의 단차 만큼만 BOE 또는 HF를 이용한 습식 방법으로 식각한다.
또한, 상기 포토 레지스트를 1,000 내지 20,000 Å의 두께로 도포한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 이중막 실리콘(SOI) 기판의 제조 방법을 설명하기 위한 각 공정별 단면도이다. 이를 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 반도체 층이 형성될 반도체 기판(11)에 포토리쏘그래피 방법으로 트렌치를 형성하고, 산화막을 트렌치를 채우도록 증착한 후 반도체기판(11)이 노출되게 연마하여 트렌치형의 소자 분리막(12)을 형성한다. 이 때, 일반적으로 반도체 층의 두께를 2,000 내지 3,000 Å 정도로 형성하는 경우에 있어서, 화학적 기계 연마 공정에 의해서 상기 반도체 기판(11)이 500 내지 1,000 Å 정도로 디싱된다면, 연마 정지층으로 사용되는 상기 소자 분리막(12)은 원하는 반도체 층의 두께보다 더 두꺼운 2,500 내지 4,000 Å의 두께로 형성하는 것이 바람직하다.
다음으로, 도 2b에 도시된 바와 같이 소자 분리막(12)이 형성된 반도체 기판(11) 상에 매몰 산화막(13)을 증착한다. 상기 매몰 산화막(13)은 BPSG(Boro Phospho Silicate Glass) 막으로 이루어진다.
상기 매몰 산화막(13) 상에 베이스 기판(14)을 도 2c에서와 같이 접합시킨다.
그 다음, 도 2d에 도시된 바와 같이, 트렌치형 소자 분리막(12)을 연마 정지층으로 하는 1차 화학적 기계 연마 공정을 수행하여 반도체 기판(11)의 일부분을 식각하여 반도체 층(11a)을 형성한다. 이 때, 반도체 층(11a)의 중앙 부분(A 부분)이 함몰되는 디싱 현상이 발생하게 된다.
상기 디싱 현상이 발생한 반도체 기판의 두께를 균일하게 하기 위하여, 도 2e에 도시된 바와 같이, 소자 분리막(12)을 원하는 반도체 층의 두께가 남도록 500 내지 1,000 Å의 두께를 습식 식각한다. 이 때, 상기 소자 분리막(12)을 선택 식각하기 위하여 BOE(Buffered Oxide Etchant) 또는 HF를 이용하여 습식 식각 공정을 수행한다.
계속해서, 소자 분리막(12a)과 반도체 층(11a) 상에 포토레지스트막(Photo Resist: 15)을 1000 내지 20,000 Å 정도의 두께로 스핀 코팅 등의 방법으로 도포한다(도 2f). 이 때, 포토레지스트막(15)은 흐름성을 가지므로 소자 분리막(12a)과 반도체 층(11a) 사이의 단차와 반도체 층(11a)의 디싱된 부분을 채워 표면이 평탄하게 된다. 그리고, 디싱이 일어난 부분의 반도체 층(11a)의 두께와 소자 분리막(12a) 간의 단차만큼 식각된 상기 소자 분리막(12a)을 연마 정지층으로 하여 2차 화학적 기계 연마 공정을 수행하여 포토 레지스트(15) 및 반도체 층(11a)을 연마한다.(도 2g)
이 때, 화학적 기계 연마 공정에 사용되는 현탁액(Slurry)은 반도체 층(11a)과 포토 레지스트(15)가 동일한 비율로 연마되도록 하고, 소자 분리막(12a)에 대해서는 상기 반도체 층(11a)과 포토 레지스트(15)보다 느린 비율로 연마되는 특성을 갖는 것이 바람직하다.
상기 식각된 소자 분리막(12a)을 연마 정지층으로 하여 화학적 기계 연마 공정을 진행하므로, 반도체 층(11a) 중 디싱 현상이 발생된 부분은 식각되지 않고, 에지(Edge) 부분이 식각되기 때문에 균일한 두께의 반도체 층(11b)이 얻어진다.
결국, 전 단계 공정에서 반도체 층(11a)의 표면에 발생된 디싱은 2차 화학적 기계 연마 공정을 통해 제거되어, 최종적으로 균일한 두께의 반도체 층(11b)을 갖는 이중막 실리콘(SOI) 기판(10)을 얻을 수 있게 된다.
이상에서 자세히 설명된 바와 같이, 본 발명의 이중막 실리콘(SOI) 기판 제조 방법에 따르면, 반도체 기판의 표면에서 발생되는 디싱을 효과적으로 제거할 수 있다.
따라서, 반도체 기판의 두께 균일도를 증가시킬 수 있기 때문에, 소자 특성의 향상을 기대할 수 있으며, 제조 공정의 수율 및 신뢰성도 향상시킬 수 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 반도체 기판에 트렌치형의 소자 분리막을 형성하는 단계;
    상기 소자 분리막이 형성된 반도체 기판 상에 매몰 산화막을 형성하는 단계;
    상기 매몰 산화막과 베이스 기판을 접합시키는 단계;
    상기 반도체 기판을 상기 소자 분리막을 연마 정지층으로 하는 1차 화학적 기계 연마 공정으로 연마하여 상기 매몰 산화막 상에 상기 소자 분리막에 의해 분리되는 반도체 층을 형성하는 단계;
    상기 소자 분리막을 일정 두께만큼 식각하는 단계;
    상기 식각된 소자 분리막과 연마된 반도체 층 상에 포토 레지스트를 표면이 평탄하도록 도포하는 단계; 및
    상기 포토 레지스트 및 반도체 층을 상기 반도체 층과 포토 레지스트이 같은 비율로 연마되며 상기 소자 분리막은 상기 반도체 층과 포토 레지스트보다 낮은 비율로 연마되도록 하는 현탁액을 사용하여 상기 소자 분리막을 연마 정지층으로 하는 2차 화학적 기계 연마 공정으로 연마하여 상기 반도체 층을 상기 소자 분리막과 동일한 두께를 갖도록 형성하는 단계로 이루어지는 것을 특징으로 하는 이중막 실리콘(SOI) 기판 제조 방법.
  2. 제 1 항에 있어서, 상기 트렌치 형태의 소자 분리막을 이후에 형성되는 상기 반도체 층의 두께 보다 상대적으로 큰 깊이로 형성하는 것을 특징으로 하는 이중막 실리콘(SOI) 기판 제조 방법.
  3. 제 1 항에 있어서, 상기 소자 분리막을 상기 1차 화학적 기계 연마 공정에 의하여 발생한 반도체 층의 중앙 부분과 에지 부분의 단차만큼만 식각하는 것을 특징으로 하는 이중막 실리콘(SOI) 기판 제조 방법.
  4. 제 3 항에 있어서, 상기 소자 분리막을 BOE 또는 HF를 이용한 습식 방법으로 식각하는 것을 특징으로 하는 이중막 실리콘(SOI) 기판의 제조 방법.
  5. 제 1 항에 있어서, 상기 포토 레지스트를 1,000 내지 20,000 Å의 두께로 도포하는 것을 특징으로 하는 이중막 실리콘(SOI) 기판 제조 방법.
  6. 삭제
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100608344B1 (ko) * 2000-06-01 2006-08-09 주식회사 하이닉스반도체 에스오아이 웨이퍼 제조방법
KR102533585B1 (ko) * 2020-02-25 2023-05-18 주식회사 효산 Soi 기판 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980027682A (ko) * 1996-10-17 1998-07-15 김광호 반도체 기판 및 그 제조 방법
KR19980060856A (ko) * 1996-12-31 1998-10-07 김영환 반도체용 에스.오.아이(soi) 기판의 제조 방법
KR19990030190A (ko) * 1997-09-30 1999-04-26 디어터 크리스트, 베르너 뵈켈 평탄화 처리시 발생하는 디싱을 감소시키기 위한 방법
KR19990055121A (ko) * 1997-12-27 1999-07-15 김영환 반도체 소자 제조 방법
JPH11214503A (ja) * 1998-01-23 1999-08-06 Toshiba Corp 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980027682A (ko) * 1996-10-17 1998-07-15 김광호 반도체 기판 및 그 제조 방법
KR19980060856A (ko) * 1996-12-31 1998-10-07 김영환 반도체용 에스.오.아이(soi) 기판의 제조 방법
KR19990030190A (ko) * 1997-09-30 1999-04-26 디어터 크리스트, 베르너 뵈켈 평탄화 처리시 발생하는 디싱을 감소시키기 위한 방법
KR19990055121A (ko) * 1997-12-27 1999-07-15 김영환 반도체 소자 제조 방법
JPH11214503A (ja) * 1998-01-23 1999-08-06 Toshiba Corp 半導体装置の製造方法

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