JPS607145A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS607145A JPS607145A JP11455883A JP11455883A JPS607145A JP S607145 A JPS607145 A JP S607145A JP 11455883 A JP11455883 A JP 11455883A JP 11455883 A JP11455883 A JP 11455883A JP S607145 A JPS607145 A JP S607145A
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- JP
- Japan
- Prior art keywords
- film
- recess
- etching
- insulating film
- field region
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に係り、特に素子分離技術の改良に
関する。
関する。
最近、半導体集積回路の高集積化、微細化が進み、素子
分離技術としても新しいものがいくつか開発されている
。その一つとして、半導体基板のフィールド領域に凹部
を形成し、ＣＶＤ法によりＳｉＯ２膜を堆積してこれを
表面が平坦になるように凹部に埋込む技術が知られてい
る。
分離技術としても新しいものがいくつか開発されている
。その一つとして、半導体基板のフィールド領域に凹部
を形成し、ＣＶＤ法によりＳｉＯ２膜を堆積してこれを
表面が平坦になるように凹部に埋込む技術が知られてい
る。
ところが、このように表面を平坦化した基板を用いた場
合、その後の素子形成工程でフィールド領域の５ｉｎ２
膜の膜減りがおこるという問題がある。例えば第１図（
、）はＳｌ基板１１のフィールド領域に凹部を形成して
、ここに表面が平坦になるようにＣＶＤ −ｓｔｏ□膜
Ｉ２全Ｉ２んだ状態である。この後素子形成工程に入る
ことになるが、ＭＯＳデバイスのダート酸化膜エツチン
グや各種前処理にフッ酸系エツチング液を用いると、フ
ィールド領域の５ｉ０２膜Ｉ２も同時にエツチングされ
て第１図（ｂ）に示すような膜減りを生じる。
合、その後の素子形成工程でフィールド領域の５ｉｎ２
膜の膜減りがおこるという問題がある。例えば第１図（
、）はＳｌ基板１１のフィールド領域に凹部を形成して
、ここに表面が平坦になるようにＣＶＤ −ｓｔｏ□膜
Ｉ２全Ｉ２んだ状態である。この後素子形成工程に入る
ことになるが、ＭＯＳデバイスのダート酸化膜エツチン
グや各種前処理にフッ酸系エツチング液を用いると、フ
ィールド領域の５ｉ０２膜Ｉ２も同時にエツチングされ
て第１図（ｂ）に示すような膜減りを生じる。
このような膜減りがあると、必要なフィールド絶縁膜厚
が得られなくなり、フィールド領域上を通る配線の容量
増大、耐圧低下、場合によっては断切れ等の原因となる
。また素子領域が凸形になるためその凸形側壁部に寄生
チャネルが発生し易くなり、トランジスタ等の素子特性
が劣化する原因ともなる− このような膜減りは、第１図２．（も）にも示し次よう
に、狭い凹部における程大きいことがＳＥＭ観察の結果
間らかになっている。従って高集積化が更に進み、フィ
ールド領域が微細化されると一層大きな問題となる。
が得られなくなり、フィールド領域上を通る配線の容量
増大、耐圧低下、場合によっては断切れ等の原因となる
。また素子領域が凸形になるためその凸形側壁部に寄生
チャネルが発生し易くなり、トランジスタ等の素子特性
が劣化する原因ともなる− このような膜減りは、第１図２．（も）にも示し次よう
に、狭い凹部における程大きいことがＳＥＭ観察の結果
間らかになっている。従って高集積化が更に進み、フィ
ールド領域が微細化されると一層大きな問題となる。
この問題を解決するには、基本的にはフィールド絶縁膜
として耐エツチング特性に優れたものを用いればよい。
として耐エツチング特性に優れたものを用いればよい。
例えば、フッ酸系エツチング液に対して５Ｉ０２膜より
も耐性をもつ５１５Ｎ４膜を用いることが考えられる。
も耐性をもつ５１５Ｎ４膜を用いることが考えられる。
しかしながら、５１３Ｎ４膜をフィールド絶縁膜として
用いると、その誘電率が８１０２膜の約２倍と太きいた
めにその上を通る配線の容量が増大する。また５ｔ３Ｎ
４−８１の界面特性が８ ｔ ０２− Ｓ Ｉに比べて
不安定であるという難点もある。
用いると、その誘電率が８１０２膜の約２倍と太きいた
めにその上を通る配線の容量が増大する。また５ｔ３Ｎ
４−８１の界面特性が８ ｔ ０２− Ｓ Ｉに比べて
不安定であるという難点もある。
本発明は上記の如き問題を解決した半導体装置を提供す
ることを目的とする。
ることを目的とする。
〔発明の概要〕
本発明においては、フィールド領域の凹部に埋込む絶縁
膜として、第１層絶縁膜とこれより耐エツチング特性に
優れた第２層絶縁膜の積層構造を用いる。例えば、第１
層絶縁膜としてｃｖｎ −５ｔｏ２膜、第２＠絶縁膜と
しｉ ＣＶＤ−８ｌ、Ｎ４膜を用い、これらを表面が平
坦になるようにフィールド領域に埋込む。
膜として、第１層絶縁膜とこれより耐エツチング特性に
優れた第２層絶縁膜の積層構造を用いる。例えば、第１
層絶縁膜としてｃｖｎ −５ｔｏ２膜、第２＠絶縁膜と
しｉ ＣＶＤ−８ｌ、Ｎ４膜を用い、これらを表面が平
坦になるようにフィールド領域に埋込む。
本発明によれば、素子形成工程でのエツチングによるフ
ィールド絶縁膜の膜減りが防止される。また第２層絶縁
膜の誘電率が大きく、これを直接基板上に堆積したとき
に界面特性が不安定になる場合であっても、第２層絶縁
膜を薄くしで、第１層絶縁膜として誘電率が小さく界面
特性が安定なものを選択すれば、配線容量の増大や界面
特性の不安定化も防止される。
ィールド絶縁膜の膜減りが防止される。また第２層絶縁
膜の誘電率が大きく、これを直接基板上に堆積したとき
に界面特性が不安定になる場合であっても、第２層絶縁
膜を薄くしで、第１層絶縁膜として誘電率が小さく界面
特性が安定なものを選択すれば、配線容量の増大や界面
特性の不安定化も防止される。
従って本発明によれば、フィールド領域の微細化が図ら
れ、素子特性の劣化防止、信頼性向上が図られる。
れ、素子特性の劣化防止、信頼性向上が図られる。
第２図（、）〜（ｄ）は一実施例における製造工程を示
す断面図である。製造工程に従って説明すると、まずＳ
ｌ基板２Ｉ上に熱酸化膜２２を０．４μｍ程度形成し、
これヲハダーニングしてマスクとして、ＣＦ４カスを用
いた反応性イオンエツチング（ＲｔＥ）法によりフィー
ルド領域に０．８μｍの深さの凹部を形成する。次いで
、Ｂ＋イオンを加速エネルギー４０ ｋｅＶ 、ドーズ
量Ｉ Ｘ １０１３／ｃｔｌ の条件でイオン注入し、
チャネルストツノ４層２３を形成する（、）。次にＮＨ
４Ｆを用いて熱酸化膜２２を除去して、全面にＣＶＤ法
により０．４μｍ程度の８１０２膜（第１層絶縁膜）２
４を堆積し、面積の大きいフィールド領域上に写真食刻
法によりレジストパターン２５を形成する（ｂ）。そし
てこのレジストパターン２５をマスクとして％ＮＨ４Ｆ
を用いてＳ ｔＯ２膜２４をエツチングし凹部内にこれ
を一部残置させた状態でエツチングを止める。この後、
レジスト／臂ターン２５をはくすし。
す断面図である。製造工程に従って説明すると、まずＳ
ｌ基板２Ｉ上に熱酸化膜２２を０．４μｍ程度形成し、
これヲハダーニングしてマスクとして、ＣＦ４カスを用
いた反応性イオンエツチング（ＲｔＥ）法によりフィー
ルド領域に０．８μｍの深さの凹部を形成する。次いで
、Ｂ＋イオンを加速エネルギー４０ ｋｅＶ 、ドーズ
量Ｉ Ｘ １０１３／ｃｔｌ の条件でイオン注入し、
チャネルストツノ４層２３を形成する（、）。次にＮＨ
４Ｆを用いて熱酸化膜２２を除去して、全面にＣＶＤ法
により０．４μｍ程度の８１０２膜（第１層絶縁膜）２
４を堆積し、面積の大きいフィールド領域上に写真食刻
法によりレジストパターン２５を形成する（ｂ）。そし
てこのレジストパターン２５をマスクとして％ＮＨ４Ｆ
を用いてＳ ｔＯ２膜２４をエツチングし凹部内にこれ
を一部残置させた状態でエツチングを止める。この後、
レジスト／臂ターン２５をはくすし。
全面にＣＶＤ法によりＳ ｉ 、Ｎ４膜（第２層絶縁膜
）２６を０．４μｍ程度堆積し、次いでレジスト膜２７
をスピンコードして表面を平坦化する（Ｃ）。
）２６を０．４μｍ程度堆積し、次いでレジスト膜２７
をスピンコードして表面を平坦化する（Ｃ）。
そして、５０ ＳＣＣＭのＣＦ４ガスと１０８ＣＣＭの
Ｈ２５− ガスを用いたＲｔＥ法により、レジスト膜２７と５ｉ５
Ｎ４膜２６のエツチング速度が等しい条件で全面エツチ
ングして５１３Ｎ４膜２６を凹部に平坦に埋込む（ｄ）
。この後は通常の素子工程に入る。
Ｈ２５− ガスを用いたＲｔＥ法により、レジスト膜２７と５ｉ５
Ｎ４膜２６のエツチング速度が等しい条件で全面エツチ
ングして５１３Ｎ４膜２６を凹部に平坦に埋込む（ｄ）
。この後は通常の素子工程に入る。
この実施例によれば、フィールド領域の凹部は、下地に
８１０２膜が埋込まれ表面部にＳ ｉ ３Ｎ４膜が埋込
まれて平坦化されている。Ｓ ｉ ３Ｎ４膜はＮＩ（４
Ｆや希フッ酸等により殆どエツチングされないから、素
子形成工程でのｙ−ト酸化膜工、チングや前処理などフ
ッ酸系エツチング液を用いる工程で膜減りを生じること
はない。またＳＩ３Ｎ４膜は凹部全体に埋込まれている
わけではないので、その膜厚を必要最小限に選べば、配
線容量の増大の影響を十分小さくすることが可能である
。
８１０２膜が埋込まれ表面部にＳ ｉ ３Ｎ４膜が埋込
まれて平坦化されている。Ｓ ｉ ３Ｎ４膜はＮＩ（４
Ｆや希フッ酸等により殆どエツチングされないから、素
子形成工程でのｙ−ト酸化膜工、チングや前処理などフ
ッ酸系エツチング液を用いる工程で膜減りを生じること
はない。またＳＩ３Ｎ４膜は凹部全体に埋込まれている
わけではないので、その膜厚を必要最小限に選べば、配
線容量の増大の影響を十分小さくすることが可能である
。
本発明は上記実施例に限られない。例えば第３図は、８
１基板３ＩにＫＯＨｉ用いてテーパエツチングして凹部
を形成した場合を示している。
１基板３ＩにＫＯＨｉ用いてテーパエツチングして凹部
を形成した場合を示している。
３３はチャネルストッパであり、このテーパ付き凹部に
先の実施例と同様の工程でＣＶＤによる６一 ＳＩＯ膜３４とＣＶＤによるＳＩ３Ｎ４膜３６の膜層６
２ 縁膜を埋込んだものである。この場合、幅の狭いフィー
ルド領域では凹部の深さが他に比べて浅くなり、従って
このような領域では殆ど５１０２膜が残らない状態とな
る。
先の実施例と同様の工程でＣＶＤによる６一 ＳＩＯ膜３４とＣＶＤによるＳＩ３Ｎ４膜３６の膜層６
２ 縁膜を埋込んだものである。この場合、幅の狭いフィー
ルド領域では凹部の深さが他に比べて浅くなり、従って
このような領域では殆ど５１０２膜が残らない状態とな
る。
また実施例では、第２層絶縁膜として５１３Ｎ４膜を用
いたが、この他にポリイミドやＡｔ２０５等を用いるこ
ともできる。また積層絶縁膜を堆積する前に予め基板表
面に薄く熱酸化膜を形成しておいてもよい。
いたが、この他にポリイミドやＡｔ２０５等を用いるこ
ともできる。また積層絶縁膜を堆積する前に予め基板表
面に薄く熱酸化膜を形成しておいてもよい。
第１図（ａ）ｔ （ｂ）は従来の素子分離構造の問題を
説明するための図、第２図（、）〜（ｄ）は本発明の一
実施例の素子分離構造を製造工程に従って示す図、第３
図は他の実施例の素子分離構造を示す図である。 ２Ｉ・・・８１基板、２２・・・熱酸化膜、２３・・・
チャネルストッパ、２４・・・ＣＶＤ −ＳＩＯ，膜（
第１層絶縁膜）、２５・・・レジスト膜やターン、２６
・・・ＣＶＤ−８１３Ｎ４膜（第２層絶縁膜）、２７・
・・レジスト膜。 ７− 第ｉｓ 第２図
説明するための図、第２図（、）〜（ｄ）は本発明の一
実施例の素子分離構造を製造工程に従って示す図、第３
図は他の実施例の素子分離構造を示す図である。 ２Ｉ・・・８１基板、２２・・・熱酸化膜、２３・・・
チャネルストッパ、２４・・・ＣＶＤ −ＳＩＯ，膜（
第１層絶縁膜）、２５・・・レジスト膜やターン、２６
・・・ＣＶＤ−８１３Ｎ４膜（第２層絶縁膜）、２７・
・・レジスト膜。 ７− 第ｉｓ 第２図
Claims (1)
- 半導体基板のフィールド領域に凹部を形成し、この凹部
に表面が平坦になるように絶縁膜を埋込んでなる半導体
装置において、前記絶縁膜を、第１層絶縁膜とこれより
耐エツチング特性に優れた第２層絶縁膜との積層構造と
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11455883A JPS607145A (ja) | 1983-06-25 | 1983-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11455883A JPS607145A (ja) | 1983-06-25 | 1983-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607145A true JPS607145A (ja) | 1985-01-14 |
Family
ID=14640809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11455883A Pending JPS607145A (ja) | 1983-06-25 | 1983-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607145A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077234A (en) * | 1990-06-29 | 1991-12-31 | Digital Equipment Corporation | Planarization process utilizing three resist layers |
| JP2009094547A (ja) * | 2001-05-24 | 2009-04-30 | Internatl Business Mach Corp <Ibm> | エッチング中にｓｔｉを保持する構造および方法 |
| JP2009212450A (ja) * | 2008-03-06 | 2009-09-17 | Toshiba Corp | 半導体装置およびその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112047A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS57160132A (en) * | 1981-03-27 | 1982-10-02 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS589337A (ja) * | 1982-06-25 | 1983-01-19 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS5856432A (ja) * | 1981-09-30 | 1983-04-04 | Fujitsu Ltd | 半導体装置の製造法 |
-
1983
- 1983-06-25 JP JP11455883A patent/JPS607145A/ja active Pending
Patent Citations (4)
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|---|---|---|---|---|
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| JP2010192919A (ja) * | 2001-05-24 | 2010-09-02 | Internatl Business Mach Corp <Ibm> | 半導体シャロー・トレンチ・アイソレーション（ｓｔｉ）酸化物をエッチングから保護する方法 |
| JP2009212450A (ja) * | 2008-03-06 | 2009-09-17 | Toshiba Corp | 半導体装置およびその製造方法 |
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