JPS6232630A - コンタクトプラグの形成方法 - Google Patents
コンタクトプラグの形成方法Info
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- JPS6232630A JPS6232630A JP61181222A JP18122286A JPS6232630A JP S6232630 A JPS6232630 A JP S6232630A JP 61181222 A JP61181222 A JP 61181222A JP 18122286 A JP18122286 A JP 18122286A JP S6232630 A JPS6232630 A JP S6232630A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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- H—ELECTRICITY
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
（１）発明の分野
この発明は一般的に集積回路のコンタクト構造に関し、
特に完全にプラナ化された集積回路素子、特にコンプリ
メンタリ金ａｍ化物半導体（０ＭＯ８）の方法を用いて
製作された素子のためのｓ電性または半導電性のコンタ
クトプラグを形成する方法に関する。
特に完全にプラナ化された集積回路素子、特にコンプリ
メンタリ金ａｍ化物半導体（０ＭＯ８）の方法を用いて
製作された素子のためのｓ電性または半導電性のコンタ
クトプラグを形成する方法に関する。
〈２）先行技術の説明
半導体分野における超大規模集ｆｉ（ＶＬＳＩ）回路の
出現は多くの問題を抱えていて、ＶＬＳ １回路ダイス
にしばしば存在する幾万のおよび幾十万もの能動構成要
素を効果的に相互接続させる必要性を含む。技術の現在
の状態における標準相互接続機構は基本的に、たとえば
結合されるべき各能動素子の接合領域に通じる孔（別名
、コンタクト窓）を有する絶縁体層に生成されるアルミ
ニウム等の導電性材料のパターン化された薄膜である。
出現は多くの問題を抱えていて、ＶＬＳ １回路ダイス
にしばしば存在する幾万のおよび幾十万もの能動構成要
素を効果的に相互接続させる必要性を含む。技術の現在
の状態における標準相互接続機構は基本的に、たとえば
結合されるべき各能動素子の接合領域に通じる孔（別名
、コンタクト窓）を有する絶縁体層に生成されるアルミ
ニウム等の導電性材料のパターン化された薄膜である。
ＶＬＳＩにおいて、ウェハの表面の構成要素領域に対す
る水平寸法は１ミクロン範囲に近づきつつある。しかし
、コンタクト穴の垂直方向の高さあるいは深さは、寄生
容着や金属相方接１／ｉ段部被覆のような拘束があるの
で、この尺度法めは不可能かもしれない。このように比
較的深いコンタクト穴は、相互接続として用いられるス
パッタされた金ＩＲ膜には施せない。段部被Ｉが良くな
いと結。
る水平寸法は１ミクロン範囲に近づきつつある。しかし
、コンタクト穴の垂直方向の高さあるいは深さは、寄生
容着や金属相方接１／ｉ段部被覆のような拘束があるの
で、この尺度法めは不可能かもしれない。このように比
較的深いコンタクト穴は、相互接続として用いられるス
パッタされた金ＩＲ膜には施せない。段部被Ｉが良くな
いと結。
果的に歩留りと信頼性の損失を招くことになる。
この困難を取除くのに用いられる１つの方法はコンタク
ト穴に傾斜側壁を形成するエツチング方法を使用するこ
とである。この方法はコンタクト窓へのまずい金属段部
被覆の問題をしばしば解決することができる。しかしな
がら、この方法は縮小の達成を助長しない、なぜならば
コンタクト窓の上面での寸法は比較的大きいままである
からである。
ト穴に傾斜側壁を形成するエツチング方法を使用するこ
とである。この方法はコンタクト窓へのまずい金属段部
被覆の問題をしばしば解決することができる。しかしな
がら、この方法は縮小の達成を助長しない、なぜならば
コンタクト窓の上面での寸法は比較的大きいままである
からである。
現在のＣＭＯ３集積回路は、（接合とフィールドの間の
電気的短絡を生じ、回路を動作不能にする）ｐ＋または
ｎ＋領領域よび周囲のフィールド分離領域の双方の上で
コンタクト穴が開くのを防ぐためにｐ＋およびｎ＋拡散
領域のコンタクトを拡散領域の充分内部に配置させる。
電気的短絡を生じ、回路を動作不能にする）ｐ＋または
ｎ＋領領域よび周囲のフィールド分離領域の双方の上で
コンタクト穴が開くのを防ぐためにｐ＋およびｎ＋拡散
領域のコンタクトを拡散領域の充分内部に配置させる。
拡散領域の充分内部で穴を整列させるための間隔の必要
条件もまたスケール決めの目標に反する。
条件もまたスケール決めの目標に反する。
ＮＭＯ８＃よびｃＭＯ３ＶＬｓ Ｉ（７）双方において
も、非常に浅いｎ４およびｐ１接合が一般に用いられる
ので、関連した開角が起こる。アルミニウムまたはアル
ミニウム／１％シリコン月料のような金属相互接続層に
より直接にコンタクトされるとき、接合を通じて金属の
「スパイク化」が起こり得る。これもまた歩留りと信頼
性の損失を生じる。
も、非常に浅いｎ４およびｐ１接合が一般に用いられる
ので、関連した開角が起こる。アルミニウムまたはアル
ミニウム／１％シリコン月料のような金属相互接続層に
より直接にコンタクトされるとき、接合を通じて金属の
「スパイク化」が起こり得る。これもまた歩留りと信頼
性の損失を生じる。
発明の要約
この発明の主たる目的は、集積回路相互接続として用い
られるコンタクト穴のための低抵抗４ｆｆｉプラグを提
供することである。
られるコンタクト穴のための低抵抗４ｆｆｉプラグを提
供することである。
この発明の別の目的は、集積回路重子のためのコンタク
ト穴プラグを形成する方法を提供することである。
ト穴プラグを形成する方法を提供することである。
この発明のさらに別の目的は、順次の層の生成およびマ
スキングに対する必要条件を緩和するためにウェハの段
部高さを最小にする集積回路コンタクト窓のための導電
低抵抗フィラーを形成する方法を提供することである。
スキングに対する必要条件を緩和するためにウェハの段
部高さを最小にする集積回路コンタクト窓のための導電
低抵抗フィラーを形成する方法を提供することである。
この発明のさらに別の目的は、「スパイク化」の可能性
を大いに削減するために、集積回路の金属相互接続層と
シリコン接続領域の間に材料の比較的厚みのある層を提
供することである。
を大いに削減するために、集積回路の金属相互接続層と
シリコン接続領域の間に材料の比較的厚みのある層を提
供することである。
広い局面では、この発明は、素子の表面、に実質的にプ
ラナ状の誘電体層を有し、その素子の表面上には接合領
域を有する集積回路素子のためのコンタクト穴プラグを
形成する方法であって、前記接合領域と整合するパター
ンに従って、前記誘電体層にコンタクト穴を形成し、前
記穴を充填しながら前記表面にわたって材料の層を形成
し、前記穴に前記材料を残しながら、前記表面から前記
材料を取除き、さらに、各々が既に形成されている接合
領域の極性に整合するように前記穴に残存する前記材料
にドープすることによって、コンタクト穴プラグを形成
する方法を提供する。
ラナ状の誘電体層を有し、その素子の表面上には接合領
域を有する集積回路素子のためのコンタクト穴プラグを
形成する方法であって、前記接合領域と整合するパター
ンに従って、前記誘電体層にコンタクト穴を形成し、前
記穴を充填しながら前記表面にわたって材料の層を形成
し、前記穴に前記材料を残しながら、前記表面から前記
材料を取除き、さらに、各々が既に形成されている接合
領域の極性に整合するように前記穴に残存する前記材料
にドープすることによって、コンタクト穴プラグを形成
する方法を提供する。
開示された方法は、コンタクト孔の形成の前にプラナ化
技術の利用を可能にするという利点を提供し、したがっ
て順次の層の生成およびマスキングのために滑らかな表
面を提供する。
技術の利用を可能にするという利点を提供し、したがっ
て順次の層の生成およびマスキングのために滑らかな表
面を提供する。
この発明の別の利点は、より形成しやすく、ウェハの不
動産面積をさほど占有しなくてすむ垂直側壁を有するコ
ンタクト孔の使用を可能にすることである。
動産面積をさほど占有しなくてすむ垂直側壁を有するコ
ンタクト孔の使用を可能にすることである。
この発明の他の目的、特徴および利点は、各図を通じて
同じ参照符号が同じ特徴物を示す、下記の詳細な説明お
よび添付図面を考察することで明らかになるであろう。
同じ参照符号が同じ特徴物を示す、下記の詳細な説明お
よび添付図面を考察することで明らかになるであろう。
詳細な説明
この発明の特定の実施例を詳細に参照する。これは、こ
の発明を実施するために発明者により現在企図されてい
る最良のモードを示している。代替の実施例も添付図面
の簡単な説明され述べられている。この説明において参
照される図面は、特に注目される場合を除き、尺度法め
するように描かれたのではないと理解されるべきである
。さらに、この図面はこの発明に従って製作された集積
回路の一部分のみを示すことを意図している。
の発明を実施するために発明者により現在企図されてい
る最良のモードを示している。代替の実施例も添付図面
の簡単な説明され述べられている。この説明において参
照される図面は、特に注目される場合を除き、尺度法め
するように描かれたのではないと理解されるべきである
。さらに、この図面はこの発明に従って製作された集積
回路の一部分のみを示すことを意図している。
第１図はたとえば、一般的に結晶シリコンまたはエピタ
キシャルで形成さ′れたシリコン層から形成されたｐ￥
！導電性のウェハのサブストレート１０を示し、そこに
かつその上に能動集積回路構成要素が製作されている。
キシャルで形成さ′れたシリコン層から形成されたｐ￥
！導電性のウェハのサブストレート１０を示し、そこに
かつその上に能動集積回路構成要素が製作されている。
図示の目的で、ｎ＋型導電性を有するように多くドープ
された拡散領域１２は、サブストレート１０の表面１４
の真下に位置する。この拡散領域には、フィールド酸化
物領域１６とｐ型サブストレート１０により、表面１４
の隣接するいかなるドープ領域からも分離されている。
された拡散領域１２は、サブストレート１０の表面１４
の真下に位置する。この拡散領域には、フィールド酸化
物領域１６とｐ型サブストレート１０により、表面１４
の隣接するいかなるドープ領域からも分離されている。
例示のポリシリコンゲート１８は、フィールド酸化物１
６に重ねて示されである。
６に重ねて示されである。
集積回路構成要素の製作方法において用いられる共通の
技術の詳細を記述する刊行物は多くある。
技術の詳細を記述する刊行物は多くある。
例として、フェアチャイルド・コーポレーションが１９
７９年に版権を得たレストン・パブリッシング・カンパ
ニー、インコーホレーテッドの「半導体および集積回路
製作技術Ｊ （３ｅｍｉｃｏｎｄｕｃｔｏｒ＆ Ｔ
ｎｔｃｏｒａｔｅｄ Ｃ１ｒｃｕｉｔ Ｆ ａｂｒ
ｉｃａｔｉｏｎＴｅｃｈｎｉｑｕｅｓ ）を参照された
い。これらの技術はこの発明の実施に採用されている。
７９年に版権を得たレストン・パブリッシング・カンパ
ニー、インコーホレーテッドの「半導体および集積回路
製作技術Ｊ （３ｅｍｉｃｏｎｄｕｃｔｏｒ＆ Ｔ
ｎｔｃｏｒａｔｅｄ Ｃ１ｒｃｕｉｔ Ｆ ａｂｒ
ｉｃａｔｉｏｎＴｅｃｈｎｉｑｕｅｓ ）を参照された
い。これらの技術はこの発明の実施に採用されている。
さらに、個々の工程は商業的に入手可能な集積回路製作
機械を使用して達成され得る。この発明の理解に特に必
要であるので、近似の技術データを現在の技術に基づい
て、ここに提供する。この技術における将来的発展は、
当業者に容易に思いつく通りの適切な調節を必要とする
かもしれない。
機械を使用して達成され得る。この発明の理解に特に必
要であるので、近似の技術データを現在の技術に基づい
て、ここに提供する。この技術における将来的発展は、
当業者に容易に思いつく通りの適切な調節を必要とする
かもしれない。
能＃Ｊ構成要素の製作が完成したとき、極端にプラナ化
された誘電体層２０がダイスの表面に形成される。アダ
ムス・アンド・カビオ著、［Ｊ。
された誘電体層２０がダイスの表面に形成される。アダ
ムス・アンド・カビオ著、［Ｊ。
Ｅ Ｉｅｃｔｒｏｃｈｅ＋ａ、 Ｓｏｃ：ｉ、 Ｖｏ
ｌ、 １２８ （１９８１）、４３２頁から４３７頁
に述べられるような技術が採用されてもよい。基本的に
二酸化シリコンの層（厚さ、およそ１．０ミクロン）は
化学的気相成長（ＣＶＤ）によって生成される。フォト
レジスト膜（同様におよそ１．０ミクロン）はその表面
に引き延ばされる。フォトレジスト膜の平坦な表面は、
フォトレジストと酸化物がほぼ同じ速度でエツチングす
るような条件の下で、１．３ミクロンの材料をプラズマ
内でエツチングすることにより二酸化シリコン層２０に
転送される。いかなる残留のレジストも取除いた後、別
の０．５ミクロンの二酸化シリコンが生成される。
ｌ、 １２８ （１９８１）、４３２頁から４３７頁
に述べられるような技術が採用されてもよい。基本的に
二酸化シリコンの層（厚さ、およそ１．０ミクロン）は
化学的気相成長（ＣＶＤ）によって生成される。フォト
レジスト膜（同様におよそ１．０ミクロン）はその表面
に引き延ばされる。フォトレジスト膜の平坦な表面は、
フォトレジストと酸化物がほぼ同じ速度でエツチングす
るような条件の下で、１．３ミクロンの材料をプラズマ
内でエツチングすることにより二酸化シリコン層２０に
転送される。いかなる残留のレジストも取除いた後、別
の０．５ミクロンの二酸化シリコンが生成される。
さらにコンタクト穴パターンが、従来のフォトマスキン
グ技術を用いて誘電体層２０の表面２２に規定される。
グ技術を用いて誘電体層２０の表面２２に規定される。
穴パターンマスク（図示されていない）は、づべての穴
２４が１個の水平可法において１．４ミクロンあるいは
それ以下であるように設計されている。別の水平寸法に
おいては制限がなく、垂直寸法は最も実質的に考慮する
と、０゜５から２．５ミクロンの間を変動し得る。穴２
４は、従来の異方性プラズマ酸化物エツチング技術を用
いるような方法で、Ｌｌ ｆｆ１体層２０内にエツチン
グされる。これは実質的に垂直（たとえば、ウェハの表
面１４に垂直）な側壁２６を右するコンタクト穴２４を
形成するであろう。それからフォトレジストマスクが取
除かれる。
２４が１個の水平可法において１．４ミクロンあるいは
それ以下であるように設計されている。別の水平寸法に
おいては制限がなく、垂直寸法は最も実質的に考慮する
と、０゜５から２．５ミクロンの間を変動し得る。穴２
４は、従来の異方性プラズマ酸化物エツチング技術を用
いるような方法で、Ｌｌ ｆｆ１体層２０内にエツチン
グされる。これは実質的に垂直（たとえば、ウェハの表
面１４に垂直）な側壁２６を右するコンタクト穴２４を
形成するであろう。それからフォトレジストマスクが取
除かれる。
次に、第２図に完全に示されているように、半導体材料
層３０が形成される。一般的にＣＶＤは、厚さがほぼ１
．５ミクロンのポリシリコンＦＩＪ３０を得るために用
いられる。少なくとも１つの空間範囲内のコンタクト穴
２４の寸法が小さく、化学的気相成長が等角性を有する
ために、ポリシリコンの表面３２は実質的にプラナ化さ
れるであろう。
層３０が形成される。一般的にＣＶＤは、厚さがほぼ１
．５ミクロンのポリシリコンＦＩＪ３０を得るために用
いられる。少なくとも１つの空間範囲内のコンタクト穴
２４の寸法が小さく、化学的気相成長が等角性を有する
ために、ポリシリコンの表面３２は実質的にプラナ化さ
れるであろう。
次に、ポリシリコン層３０は、第３図で完全に示されて
いるように、好ましくは終点検出を有するエツチング方
法を用い、穴２４の各々にポリシリコン穴プラグ３４を
残しながら、ｔＲＭ体２０の表面２２が露出するまで、
エツチングされる。コンタクト穴２４以外の領域内のポ
リシリコンがすべて、ｔｆｇ電体層２０の表面２２から
取除かれるまで、このエツチング工程が継続される。
いるように、好ましくは終点検出を有するエツチング方
法を用い、穴２４の各々にポリシリコン穴プラグ３４を
残しながら、ｔＲＭ体２０の表面２２が露出するまで、
エツチングされる。コンタクト穴２４以外の領域内のポ
リシリコンがすべて、ｔｆｇ電体層２０の表面２２から
取除かれるまで、このエツチング工程が継続される。
ポリシリコン層３ｏのエツチングパックのために用いら
れる方法は、好ましくはポリシリコン層３ｏに下層の誘
電体１１５２０とほぼ同じ速度でエツチングさせるガス
と方法条件を用いてプラズマ内で達成される。ポリシリ
コン層３０と誘電体層２０のエツチング速度の、わずか
な相違が、誘電体層２０の表面２２の位置に対する、ポ
リプラグ３４の周辺表面３６の垂直位ｎに変動を引き起
こすであろう。典型的エツチング方法は、ポリプラグ３
４の周辺表面３７をＯから０．３ミクロンの間まで誘電
体層２ｏの表面２２の上もしくは下のいずれかに位置さ
れるであろう。したがって、連続金属相互接／続層４０
により覆われるべきコンタクト窓２４に入り込む、もし
くはコンタクト！！２４から出る最大段部高さは０．３
ミクロンである。
れる方法は、好ましくはポリシリコン層３ｏに下層の誘
電体１１５２０とほぼ同じ速度でエツチングさせるガス
と方法条件を用いてプラズマ内で達成される。ポリシリ
コン層３０と誘電体層２０のエツチング速度の、わずか
な相違が、誘電体層２０の表面２２の位置に対する、ポ
リプラグ３４の周辺表面３６の垂直位ｎに変動を引き起
こすであろう。典型的エツチング方法は、ポリプラグ３
４の周辺表面３７をＯから０．３ミクロンの間まで誘電
体層２ｏの表面２２の上もしくは下のいずれかに位置さ
れるであろう。したがって、連続金属相互接／続層４０
により覆われるべきコンタクト窓２４に入り込む、もし
くはコンタクト！！２４から出る最大段部高さは０．３
ミクロンである。
第４ａ図および第４ｂ図に示されているように、次にポ
リシリコンブラグ３４および３４−は、そこに各々が既
に形成されている接合領域、１２および１２′のドープ
極性に整合するように０１またはｐ＋のいずれかにドー
プされる。第４ａ図を参照すると、マスク３８（典型的
にはフォトレジスト）はパターン化され、このためポリ
シリコン穴プラグ３４′を既に形成しているｐ＋接合窓
２４′を覆う。サブストレート１０のｎ＋接合領域１２
に重畳する穴２４内のプラグ３４は、従来のイオン注入
によるのと同様にドープされる。第４ａ図の矢印は例示
の注入量を表わし、これは、ヒ素またはリンイオンを用
いる５０ｋｅＶのエネルギーにおいてはほぼ５Ｘ１０”
ｃｍ’である。マスク３８はそれから取除かれる。
リシリコンブラグ３４および３４−は、そこに各々が既
に形成されている接合領域、１２および１２′のドープ
極性に整合するように０１またはｐ＋のいずれかにドー
プされる。第４ａ図を参照すると、マスク３８（典型的
にはフォトレジスト）はパターン化され、このためポリ
シリコン穴プラグ３４′を既に形成しているｐ＋接合窓
２４′を覆う。サブストレート１０のｎ＋接合領域１２
に重畳する穴２４内のプラグ３４は、従来のイオン注入
によるのと同様にドープされる。第４ａ図の矢印は例示
の注入量を表わし、これは、ヒ素またはリンイオンを用
いる５０ｋｅＶのエネルギーにおいてはほぼ５Ｘ１０”
ｃｍ’である。マスク３８はそれから取除かれる。
別のマスク３８′（再び、典型的にはフォトレジスト）
は、第４ｂ図で示されているように、現在のｎ＋ドープ
穴プラグ３４を有するｎ＋接合窓２４を覆うように形成
される。ｐ＋接合領域１２にｍＷする穴２４′内のマス
クされていない穴プ５グ３４−は、再び、従来のイオン
注入技術によるのと同様にドープされる。第４ｂ図の矢
印はホウ素（またはＢＦ２ ）イオン注入量を表わし、
これは穴プラグ３４のｎ＋トド−ングのために用いられ
る量とほぼ同じである。フォトレジストマスク３８′は
それから取除かれる。
は、第４ｂ図で示されているように、現在のｎ＋ドープ
穴プラグ３４を有するｎ＋接合窓２４を覆うように形成
される。ｐ＋接合領域１２にｍＷする穴２４′内のマス
クされていない穴プ５グ３４−は、再び、従来のイオン
注入技術によるのと同様にドープされる。第４ｂ図の矢
印はホウ素（またはＢＦ２ ）イオン注入量を表わし、
これは穴プラグ３４のｎ＋トド−ングのために用いられ
る量とほぼ同じである。フォトレジストマスク３８′は
それから取除かれる。
ドーパントが、アルゴン雰囲気下の９００℃でほぼ１時
間の熱処理により、プラグ３４および３４′を通って拡
散され得る。
間の熱処理により、プラグ３４および３４′を通って拡
散され得る。
プラグ３４および３４′をドープするための代替の手順
は、第５ａ図および第５ｂ図に示される。
は、第５ａ図および第５ｂ図に示される。
初めに、シリコン窒化物層４２が、ｐ＋接合領域１２′
と重畳するプラグ３４′を覆うように形成される。ｎ＋
注入後（第４ａ図で説明されたように）、ｎ＋ドーププ
ラグ３４は、従来の熟成艮方法によるのと同様に、第５
ｂ図で示されるように酸化物層４４を形成するために、
その頂面で酸化される。窒化物層４２はそれから、ｐ＋
接合領域。
と重畳するプラグ３４′を覆うように形成される。ｎ＋
注入後（第４ａ図で説明されたように）、ｎ＋ドーププ
ラグ３４は、従来の熟成艮方法によるのと同様に、第５
ｂ図で示されるように酸化物層４４を形成するために、
その頂面で酸化される。窒化物層４２はそれから、ｐ＋
接合領域。
１２−に重畳するプラグ３４−を露出するために取除か
れる。酸化物層４４は、後のｐ１ドーパント注入を阻止
するのに十分な厚さまで、■１＋プラグ３４上に形成さ
れる。ｐ＋およびｎ１ドーパントは再び、たとえばアル
ゴン内でほぼ１時間ぼぼ９００℃の熱処理により、プラ
グを通して拡散される。
れる。酸化物層４４は、後のｐ１ドーパント注入を阻止
するのに十分な厚さまで、■１＋プラグ３４上に形成さ
れる。ｐ＋およびｎ１ドーパントは再び、たとえばアル
ゴン内でほぼ１時間ぼぼ９００℃の熱処理により、プラ
グを通して拡散される。
ｐ＋プラグ３４′のドーピングに続いて（第４ｂ図で説
明されたように）、酸化物層４４は湿式化学エッチまた
はプラズマエッチ方法のような一般に知られた技術によ
り、取除かれる。
明されたように）、酸化物層４４は湿式化学エッチまた
はプラズマエッチ方法のような一般に知られた技術によ
り、取除かれる。
ポリシリコン穴プラグ３４８よび３４′の処理が完成し
た状態で、第６図の段部完成で示されているような金属
相互接続層４０の１成で始まり、ダイスが従来通り処理
され得る。
た状態で、第６図の段部完成で示されているような金属
相互接続層４０の１成で始まり、ダイスが従来通り処理
され得る。
この発明は、０ＭＯ８方法で示されてきた。簡単な修正
により０ＭＯ８方法がＮＭＯ８およびバイポーラ集積回
路製作方法に応用可能になることは、当ｆＪ者にとって
は明らかであろう。たとえば、ＮＭＯ８の応用には、ｎ
＋注入工程の前にフォトマスキング工程が必要でなく、
しかもｐ＋注入も必要ではない。
により０ＭＯ８方法がＮＭＯ８およびバイポーラ集積回
路製作方法に応用可能になることは、当ｆＪ者にとって
は明らかであろう。たとえば、ＮＭＯ８の応用には、ｎ
＋注入工程の前にフォトマスキング工程が必要でなく、
しかもｐ＋注入も必要ではない。
この発明の、好ましい実施例に関する上記の説明は、例
示と説明の目的で提示されたものである。
示と説明の目的で提示されたものである。
これは、余すところないものではなく、またこの発明を
開示された正確な形式に限定するものでもない。明らか
に、当業者にとっては、多くの修正や変更が明らかとな
るであろう。同様に、前記の方法段階は、同様の結果を
達成するために異なった順序で実行されてもよい。実施
例は、この発明の原則とその実際の応用を最も良く説明
するために選ばれ述べられたのであって、それによって
当業者が、企図された特定の用途に適用する様々な修正
と様々な実施例において、この発明を最良にｌ！！！解
することを可能にする。発明の範囲は添付の請求の範囲
とその均等物によって規定される。
開示された正確な形式に限定するものでもない。明らか
に、当業者にとっては、多くの修正や変更が明らかとな
るであろう。同様に、前記の方法段階は、同様の結果を
達成するために異なった順序で実行されてもよい。実施
例は、この発明の原則とその実際の応用を最も良く説明
するために選ばれ述べられたのであって、それによって
当業者が、企図された特定の用途に適用する様々な修正
と様々な実施例において、この発明を最良にｌ！！！解
することを可能にする。発明の範囲は添付の請求の範囲
とその均等物によって規定される。
第１図ないし第６図は、この発明の実施例による方法工
程の理想化された順序を表わす概略断面図であり、 第１図は、プラナ化された誘電体廣を與通するコンタク
ト穴を有するサブス［−レートの段部の完成を示し、 第２図は、ポリシリコン層が誘電体層に重塁し、しかも
第１図のコンタクト穴を充填する段部の完成を示し、 第３図は、第２図のポリシリコン層が既に取除かれ、コ
ンタクト穴にポリシリコンプラグを残している段部の完
成を示し、 第４ａ図と第４ｂ図は、第３図で示されたコンタクトプ
ラグのドーピングを示し、 第５ａ図と第５ｂ図は、第３図で示されたフンタフ１−
プラグのドーピングの代Ｒの方法を示し、第６図は金属
層を所定位置に乗せた、この発明の段部の完成を示す。 図において、１０はウェハのサブストレート、１２．１
２＝は拡散領域、１４はウェハの表面、１６はフィール
ド酸化物Ａ域、１８はポリシリコン層−１−１２ｏは二
酸化シリコン層、２２は誘眉［ｉ［表面、２４．２４−
はコンタクト穴、２Ｇは側壁、３０はポリシリコン層、
３２はポリシリコンの表面、３４．３４＝はポリプラグ
、３６は周辺表面、３７はポリプラグの周辺表面、３８
゜３８−はマスク、４０は連続金属相互接続層、４２は
シリコン窒化物層、４４は酸化物層である。 特許出願人 アドバンスト・マイクロ・デイバイシズ・
インコーボレーテッド
程の理想化された順序を表わす概略断面図であり、 第１図は、プラナ化された誘電体廣を與通するコンタク
ト穴を有するサブス［−レートの段部の完成を示し、 第２図は、ポリシリコン層が誘電体層に重塁し、しかも
第１図のコンタクト穴を充填する段部の完成を示し、 第３図は、第２図のポリシリコン層が既に取除かれ、コ
ンタクト穴にポリシリコンプラグを残している段部の完
成を示し、 第４ａ図と第４ｂ図は、第３図で示されたコンタクトプ
ラグのドーピングを示し、 第５ａ図と第５ｂ図は、第３図で示されたフンタフ１−
プラグのドーピングの代Ｒの方法を示し、第６図は金属
層を所定位置に乗せた、この発明の段部の完成を示す。 図において、１０はウェハのサブストレート、１２．１
２＝は拡散領域、１４はウェハの表面、１６はフィール
ド酸化物Ａ域、１８はポリシリコン層−１−１２ｏは二
酸化シリコン層、２２は誘眉［ｉ［表面、２４．２４−
はコンタクト穴、２Ｇは側壁、３０はポリシリコン層、
３２はポリシリコンの表面、３４．３４＝はポリプラグ
、３６は周辺表面、３７はポリプラグの周辺表面、３８
゜３８−はマスク、４０は連続金属相互接続層、４２は
シリコン窒化物層、４４は酸化物層である。 特許出願人 アドバンスト・マイクロ・デイバイシズ・
インコーボレーテッド
Claims (19)
- （１）素子の表面に実質的にプラナ状の誘電体層が配置
され、さらにこの表面に接合領域が配置されている集積
回路素子のためにコンタクト穴プラグを形成する方法で
あって、 前記接合領域に重畳する前記層内に個別の、大きさを決
められたコンタクト穴を形成する工程と、 前記穴に半導体材料を充填する工程と、さらに 各前記穴の下にある接合領域の極性に整合するように前
記半導体材料をドープする工程とを含む方法。 - （２）穴を形成する前記工程はさらに、ほぼ１．４ミク
ロン以下の１個の水平寸法を有するように各穴を形成す
る工程を含む、特許請求の範囲第１項に記載の方法。 - （３）素子の表面に、実質的にプラナ状の誘電体層が配
置され、さらにこの表面に接合領域が配置されている集
積回路素子のためのプラグ形のコンタクト穴を形成する
方法であつて、 前記接合領域に整合するパターンに従つて、前記誘電体
層内にコンタクト穴を形成する工程と、前記表面にわた
りコンタクト穴フィラー材料の層を形成し、前記穴を充
填する工程と、 前記穴の中に、前記フィラー材料プラグを残しながら前
記表面から前記フィラー材料を取除く工程と、さらに 各々が既に形成されている接合領域の極性と整合するた
めに前記穴に残留している前記フィラー材料にドープす
る工程とを含む方法。 - （４）コンタクト穴を形成する前記工程は、さらに前記
パターンを規定する前記誘電体層にマスクを形成する工
程を含む、特許請求の範囲第３項に記載の方法。 - （５）さらにフォトレジスト材料の前記マスクを形成す
る工程を含む、特許請求の範囲第４項に記載の方法。 - （６）さらに各コンタクト穴がほぼ１．４ミクロン以下
の１個の寸法を有するようにコンタクトパターンを形成
するように前記マスクを形成する工程を含む、特許請求
の範囲第４項に記載の方法。 - （７）さらに前記穴を形成するために前記素子の表面接
合領域まで、前記誘電体層のマスクされていない領域を
エッチングする工程を含む、特許請求の範囲第６項に記
載の方法。 - （８）さらに実質的に垂直な側壁を有するように前記穴
を形成する工程を含む、特許請求の範囲第７項に記載の
方法。 - （９）フィラー材料の前記層を形成する前に、前記マス
クを取除く工程を含む、特許請求の範囲第８項に記載の
方法。 - （１０）フィラー材料の前記層を形成する前記工程は、
さらにポリシリコン層を生成する工程を含む、特許請求
の範囲第３項に記載の方法。 - （１１）前記生成の工程は、さらに前記コンタクト穴を
充填し実質的にプラナ化するのに十分な厚さまで前記ポ
リシリコンを生成する工程を含む、特許請求の範囲第１
０項に記載の方法。 - （１２）前記フィラー材料を取除く前記工程は、さらに
ほぼ等しい速度で前記フィラー材料および前記誘電体層
をエッチングする方法でエッチングする工程を含む、特
許請求の範囲第３項に記載の方法。 - （１３）前記導電材料にドープする前記工程は、さらに 第１の導電型を有する接合領域に位置する導電材料プラ
グを有する穴を覆う第１のマスクを形成する工程と、 前記のマスクされていないプラグが第２の導電型を有す
るように、第２の導電型を有する接合領域上に位置する
マスクされていないプラグにイオンをドープする工程と
、 前記第１のマスクを取除く工程と、 第２の導電型を有する接合領域上に位置する導電材料プ
ラグを有する穴を覆う第２のマスクを形成する工程と、 前記のマスクされていないプラグが第１の導電型を有す
るように、第１の導電型を有する接合領域上に位置する
マスクされていないプラグにイオンをドープする工程と
、 前記第２のマスクを取除く工程とを含む、特許請求の範
囲第３項に記載の方法。 - （１４）前記導電材料にドープする前記工程は、さらに 前記表面上にシリコン窒化物層を形成する工程と、 第１の導電型を有する接合領域上に位置する前記プラグ
上に開口を形成する工程と、 前記プラグが前記第１の導電型を有するように、前記開
口により露出された前記プラグにイオンをドープする工
程と、 前記プラグの頂面上に酸化物層を形成する工程と、 前記シリコン窒化物層を取除く工程と、 前記第１の導電型の前記プラグをマスクするために前記
酸化物層を用いて、第２の導電型を有するように、前記
シリコン窒化物層により初めに覆われたプラグにドープ
する工程と、 前記酸化物層を取除く工程とを含む、特許請求の範囲第
３項に記載の方法。 - （１５）集積回路内で接合領域上に横たわる誘電体層に
おけるプラグ形のコンタクト窓を形成する方法であつて
、 前記接合領域に合致するパターンで、前記誘電体層内に
コンタクト窓を形成する工程と、前記コンタクト窓を充
填するフィラー材料の層を前記誘電体層に形成する工程
と、 プラグが前記窓内に残留するように前記フィラー材料層
を取除く工程と、 第１の導電型を有する接合領域上に横たわる、窓内の前
記プラグ上に第１のマスキング層を形成する工程と、 第２の導電型を有し、第２の導電型を有する接合領域上
に横たわる、窓内のプラグに第２の導電型をドープする
工程と、 前記第１のマスキング層を取除く工程と、 前記第２の導電型がドープされた前記プラグ上に第２の
マスキング層を形成する工程と、前記第１の導電型を有
する接合領域上に横たわる、窓内のプラグに前記第１の
導電型をドープする工程と、 前記第２のマスキング層を取除く工程とを含み、 それによつて各窓が、下層の接合領域と整合する導電型
を有するプラグを有する方法。 - （１６）コンタクト窓を形成する前記工程が、さらに１
個の水平寸法がほぼ１．４ミクロン以下になるように前
記窓をエッチングする工程を含む、特許請求の範囲第１
５項に記載の方法。 - （１７）前記フィラー材料層を取除く前記工程が、さら
に前記フィラー材料と前記誘電体層とをほぼ同じ速度で
エッチングするエッチング過程を含み、そのため前記フ
ィラー材料のすべてが前記誘電体層の表面から取除かれ
、前記穴フィラー材料の周辺表面が、ぼぼ０．３ミクロ
ンだけ前記誘電体層の表面上または表面下に延在するよ
うに前記穴にのみ前記フィラー材料を残す、特許請求の
範囲第１５項に記載の方法。 - （１８）前記フィラー材料を取除く前記工程は、さらに
、前記プラグがほぼ０．３ミクロンの深さまで前記誘電
体層の表面下に奥まるように前記誘電体層よりも速い速
度で前記フィラー材料をエッチングするエッチング過程
を達成する工程を含む、特許請求の範囲第１５項に記載
の方法。 - （１９）前記フィラー材料を取除く前記工程は、さらに
、前記フィラー材料が前記誘電体層から取除かれてしま
ったとき、検出が発生するように終点検出を用いるエッ
チング過程を達成する工程を含む、特許請求の範囲第１
５項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US761206 | 1985-07-31 | ||
| US06/761,206 US4714686A (en) | 1985-07-31 | 1985-07-31 | Method of forming contact plugs for planarized integrated circuits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232630A true JPS6232630A (ja) | 1987-02-12 |
Family
ID=25061492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61181222A Pending JPS6232630A (ja) | 1985-07-31 | 1986-07-30 | コンタクトプラグの形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4714686A (ja) |
| JP (1) | JPS6232630A (ja) |
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