KR20000017361A - 반도체-절연층 및 상기 반도체-절연층을 포함하는 반도체 소자의 제조 방법 - Google Patents

반도체-절연층 및 상기 반도체-절연층을 포함하는 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체-절연층 및 상기 반도체-절연층을 포함하는 반도체 소자를 제조하는 방법에 관한 것이다. 본 발명은, 반도체 기판(10)을 준비하는 단계; 반도체 기판(10)상에 절연층(20)을 영역에 따라 또는 전표면적으로 제공하는 단계; 미리 정해진 적어도 하나의 절연층 영역(40; 40')에 불순물을 선택적으로 주입하는 단계(I); 절연층(20)을 선택적으로 에칭하여, 그 결과 선택적으로 주입된 불순물 이온 영역(40; 40')에 상응하게 절연층(20)을 구조화하는 단계를 갖는 반도체 절연층의 제조 방법을 제공한다. 본 발명은 또한 상기 반도체-절연층을 포함하는 반도체 소자의 제조 방법을 제공한다.

Description

반도체-절연층 및 상기 반도체-절연층을 포함하는 반도체 소자의 제조 방법 {METHOD FOR PRODUCING SEMICONDUCTOR-INSULATOR LAYER AND SEMICONDUCTOR COMPONENT HAVING THE SEMICONDUCTOR-INSULATOR LAYER}
본 발명은 반도체-절연층 및 상기 반도체-절연층을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 기판상의 절연층은 오늘날 일련의 다양한 기술로 제조된다. 이에 대한 공지된 2가지 예는 LOCOS-기술 및 STI(Shallow Trench Isolation)-기술이다. 이 경우 기판은 웨이퍼 기판이 아니라 베이스로 이해되어야 한다. 본 경우에 사용되는 표현의 의미에서 기판은 웨이퍼 기판, 에피텍셜 구조, 웨이퍼 기판내의 트로프, 웨이퍼 기판내의 회로 등일 수 있다.
공지된 전술한 예는 바람직하지 못하게 높은 프로세스 비용이 필요하고 절연층이 자주 자체내의 그리고 기판으로의 응력에 대해 저항력이 없다는 사실이 밝혀졌으며, 특히 LOCOS-기술이 후자의 경우에 해당된다.
본 발명의 목적은, 비교적 적은 비용으로 응력이 없는 안정적인 절연을 형성하는, 반도체-절연층 및 상기 반도체 절연층을 포함하는 반도체 소자의 개선된 제조 방법을 제공하는 것이다.
상기 목적은 본 발명에 따라,
반도체 기판을 준비하는 단계; 절연층을 반도체 기판상에 영역에 따라 또는 전표면적으로 제공하는 단계; 절연층의 적어도 하나의 미리 정해진 영역에 불순물을 선택적으로 주입하는 단계; 절연층을 선택적으로 에칭하여, 그 결과 선택적으로 주입된 불순물 이온의 영역에 상응하게 절연층을 구조화하는 단계로 반도체-절연층을 제조함으로써 달성된다.
본 발명에 따른 방법은 공지된 예와 비교할 때, 간단하고 저렴한 프로세스로 응력이 없는 절연 구조물을 가능하게 하는 장점을 가진다.
본 발명의 본질적인 사상은, 반도체 기판상에서 절연층을 선택적으로 에칭함으로써 선택적으로 주입된 불순물 이온의 영역에 상응하게 절연층이 구조화된다는 것이다.
청구항 제 1항에 제시된 방법의 바람직한 추가 실시예 및 개선예는 종속항에서 다루어진다.
바람직한 개선예에 따라 반도체 기판은 실리콘-반도체 기판이다. 이것은 가장 일반적인 경우이지만, 본 발명은 상기 경우에 제한되지 않고, 다른 반도체 재료도 문제 없이 사용될 수 있다.
바람직한 추가 개선예에 따라 절연층은 실리콘 산화물층이며 바람직하게 열산화물로 이루어진다. 이러한 산화물은 기판에 대한 우수한 접속을 제공한다.
바람직한 추가 개선예에 따라 실리콘 이산화물층은 반도체 기판상에 위치하는, 열산화물로 이루어진 층 및 그 위에 제공된 비-열산화물(non-thermal oxide), 특히 TEOS-산화물 또는 LTO(Low Temperature)-산화물로 이루어진 층이다. 이러한 산화물은 기판에 대한 우수한 접속을 형성할 뿐만 아니라, 높은 데포지션율을 제공한다.
바람직한 추가 개선예에 따라 적어도 하나의 마스크, 특히 포토 래커 마스크를 사용한 선택적 주입이 실행된다. 이것은 습식 에칭 및 건식 에칭에서 통상적인 구조화 방식이지만, 물론 예를 들어 질화물 마스크 등과 같은 다른 마스크도 사용될 수 있다.
바람직한 추가 개선예에 따라 다양한 각도 및/또는 에너지 및/또는 도우즈(dose)량으로의 선택적 주입이 실행된다. 따라서, 에칭 영역이 정확히 구조화된다.
선택적 주입 및 에칭은 본 발명의 바람직한 추가 개선예에 따라, 절연층이 주입 영역에서 에칭에 의해 제거되는 방식으로 실행된다. 이것은 포지티브 프로세스(positive process)로 이해되어야 하며, 주입된 이온이 본딩 구조(bonding structure)를 약화시키는 바람직한 경우를 나타낸다.
바람직한 추가 개선예에 따라 선택적 주입 및 에칭은, 절연층이 주입 영역에서 에칭에 의해 제거되지 않는 방식으로 실행된다. 이것은 네가티브 프로세스(negative process)으로 이해되어야 하며 프로세스 기술상 좀 더 복잡하다. 왜냐 하면, 침전된 이온을 안정적으로 본딩 구조에 본딩하기 위해, 일반적으로 추가 고온 프로세스가 필요하기 때문이다.
바람직한 추가 개선예에 따라 선택적 주입 및 에칭은, 절연층을 통과하여 반도체 기판까지 관통하는 콘택 영역이 형성되고, 상기 콘택 영역의 에지가 예를 들어 계단 형태로 형성되는 방식으로 실행된다.
바람직한 추가 개선예에 따라, Ar, N, O, B, As, P 그룹 중 적어도 하나의 원소가 주입되며, 불순물의 농도가 해당 영역에서의 에칭율을 결정한다. 이것은 일반적으로, 높은 불순물 농도는 높은 국지적 에칭율을 뜻한다는 것을 의미한다.
위에 규정된 반도체 절연층을 포함하는 반도체 소자의 본 발명에 따른 제조 방법에 따라 반도체 기판상에 제공된 절연층을 하기와 같이 구조화한다: 반도체 기판상에 제 1 마스크 형성; 절연층의 제 1 마스크에 상응하는, 미리 정해진 제 1 영역으로의 선택적 불순물 이온 주입, 이 경우 주입 프로파일은 표면에 위치하는 에칭 영역에 상응하게 절연층의 두께보다 작은 두께로 선택된다; 마스크에 상응하는, 미리 정해진 제 1 영역에서의 절연층의 선택적 에칭; 반도체 기판상에서의 제 2 마스크 형성; 절연층의 제 2 마스크에 상응하는, 미리 정해진 제 2 영역으로의 선택적 불순물 이온 주입, 이 경우 주입 프로파일은 절연층 두께와 동일한 두께를 갖는 에칭 영역에 상응하게 선택된다; 반도체 기판을 노출하기 위한 마스크에 상응하는, 미리 정해진 제 1 영역에서의 절연층의 선택적 에칭; 상기 결과로 형성되는 구조상에 도전층의 전표면적인 제공; 및 절연층 두께로의 도전층의 폴리싱, 특히 화학적-기계적 폴리싱.
상기 방법은, 콘택 영역 및 콘택 영역을 통해 기판과 접속되고, 절연층에 매립되며, 평탄화된 도전층의 스트립 도체를 갖는 두꺼운 절연 영역 및 얇은 절연 영역을 제공한다.
바람직한 추가 개선예에 따라 도전층의 구조화가 이루어진다.
바람직한 추가 개선예에 따라, 미리 정해진 제 2 영역에 채널 트로프 영역을 갖는 필드 효과 트랜지스터가 제 2 마스크, 그 위에 위치하는 게이트 절연층 및 상기 게이트 절연층에 접하는 반도체 기판 영역의 소스 및 드레인 영역에 상응하게 형성된다.
바람직한 추가 개선예에 따라, 아령 형태 영역에 상응하게 반도체 기판상에 제 1 마스크가 형성되고; 제 1 마스크에 상응하는 아령 형태 영역의 아령 플레이트에 있는 각각의 영역에 상응하게 반도체 기판상에 제 2 마스크가 형성되며; 제 2 마스크, 그 위에 위치하는 게이트 절연층, 상기 게이트 절연층에 접하는 반도체 기판 영역의 소스 및 드레인 영역에 상응하게 각각의 영역에 채널 트로프 영역을 갖는 각각의 필드 효과 트랜지스터가 형성되고, 이 경우 아령 브릿지 위로 뻗는 도전층이 필드 효과 트랜지스터의 2개의 게이트 단자를 접속한다. 이에 따라, 공통 게이트 단자를 갖는 간단한 필드 효과 트랜지스터-인버터 구조가 형성된다.
도 1a 내지 도 1c는 본 발명에 따른 방법의 제 1 실시예의 다양한 프로세스 단계를 횡단면으로 도시한 개략도.
도 2는 본 발명에 따른 방법에 사용하기 위한 다양한 주입 프로파일의 개략도.
도 3a 내지 도 3f는 상기 반도체 절연층을 포함하는 필드 효과 트랜지스터-인버터 형태의 반도체 소자를 제조하기 위한 본 발명에 따른 방법의 제 2 실시예의 다양한 프로세스 단계를 횡단면으로 도시한 개략도.
*도면의 주요 부분에 대한 부호의 설명*
10: 반도체 기판 20: 절연층
30, 30', 300, 310, 311, 312, 700a-700d: 마스크
25: 콘택 영역 40, 40': 주입 영역
400: 도전층 500: 게이트 절연층
540a, 540b: 채널 트로프 영역 600a, 650a: 소스 영역
600b, 650b: 드레인 영역 800: 스페이서 절연
900a, 900b: 소스/드레인 콘택
첨부한 도면을 참고로 본 발명의 실시예를 자세히 살펴보면 하기와 같다.
동일하거나 기능상 동일한 소자는 동일한 도면 부호로 표시된다.
도 1a 내지 도 1c는 본 발명에 따른 방법의 제 1 실시예의 다양한 프로세스 단계를 횡단면으로 도시한다.
도 1a 내지 도 1c 및 도 2는 실리콘으로 이루어진 반도체 기판(10), 산화물층 형태의 절연층(20), 포토 래커로 이루어진 각각의 마스크(30, 30'), 상기 마스크(30 또는 30')에 상응하는 각각의 주입 영역(40, 40'), 절연층의 두께(d), 콘택 영역(25) 및 각각의 이온 주입(I, I1-I3)을 도시한다.
도 1a에 도시된 바와 같이, 먼저 반도체 기판(10)에 산화물층 형태의 절연층(20)이 전표면적으로 제공된다. 이것은, 하부층으로서 열산화물 또는 열산화물로 이루어진 샌드위치가 형성되고, 그 위에 제공된 비-열산화물, 특히 TEOS-산화물 또는 LTO-산화물으로 이루어진 층이 형성됨으로써 이루어진다.
그런 다음, 도 1b에 도시된 바와 같이 공지된 방식으로, 포토 래커로 이루어진 제 1 마스크(30)가 산화물층(20)상에 형성되고, 상기 산화물층(20)은 상응하는 제 1 주입 영역(40)을 규정한다. 불순물, 예를 들어 붕소가 주입 영역(40)으로 선택적으로 주입(I)된다. 그 다음, 마스크(30)가 제거된다.
그 다음, 도 1b에 도시된 바와 같이 공지된 방식으로, 포토 래커로 이루어진 제 2 마스크(30')가 산화물층(20)에 형성되며, 상기 산화물층(20)은 상응하는 제 1 주입 영역(40')을 규정한다. 유사한 방식으로 불순물, 예를 들어 붕소가 주입 영역(40')에 선택적으로 주입(I)된다. 그 다음, 마스크(30')가 제거된다.
다음으로, 산화물층(20)의 선택적 에칭이 이루어지고, 그 결과 선택적으로 주입된 불순물 이온 영역(40; 40')에 상응하게 절연층(20)이 구조화된다. 에칭은 습식-화학적 또는 건식-화학적으로 등방성 에칭 방법에 의해 실행되며, 산화물층(20)은 주입 영역에서 에칭에 의해 제거된다. 왜냐 하면 주입된 붕소 이온이 결합 구조를 약화시키기 때문이다.
에칭 결과로 도 1c에 도시된 구조가 나타나며, 상기 구조에서는 산화물층(20)을 통해 반도체 기판(10)까지 관통하는 콘택 영역(25)이 형성되고, 상기 콘택 영역(25)의 에지는 계단 형태(2 단)로 형성된다.
기판에 어떤 구체적 구조가 존재하는지에 따라 그 다음의 통상적인 역 트로프 프로세스(retrograde trough process), 충전 프로세스, 구조화 프로세스 등이 반도체 소자 구조의 형성을 위해 실행될 수 있다.
도 2는 본 발명에 따른 방법에 사용하기 위한 다양한 주입 프로파일, 즉 3번의 주입(I1-I3)에 대한 산화물층(20)의 침투 깊이(x) 대 두께(d)의 비에 따른 주입 이온의 농도가 개략적으로 도시된다.
도 2에 도시된 구조는, 예를 들어 도 1a 내지 도 1c에 도시된 구조에서 산화물층(20)을 통해 반도체 기판(10)까지 관통하는 콘택 영역(25)이 형성되고, 상기 콘택 영역(25)의 에지가 계단 형태(3 단)로 형성되는 것을 나타낸다.
선택적 주입은 일반적으로, 산화물층(20)에 임의로 형성되는 에칭 구조를 실현하기 위해, 다양한 각도 및/또는 에너지 및/또는 도우즈량하에서 실행될 수 있다.
도 3a 내지 도 3f는 상기 반도체 절연층을 포함하는, 필드 효과 트랜지스터 형태의 반도체 소자를 제조하기 위한 본 발명에 따른 방법의 제 2 실시예의 다양한 프로세스 단계를 횡단면으로 도시한다.
도 3a 내지 도 3f는 이미 기입된 도면 부호에 추가로, 절단 방향(A,A'; B,B'; C,C'), 제 1 마스크(300), 제 2 마스크(310), 제 3 마스크(311 또는 312), 폴리 실리콘으로 이루어진 도전층(400), 게이트 절연층(예를 들어 산화물)(500), 각각의 채널 트로프 영역(540a, 540b), 각각의 소스 영역(600a, 650a), 각각의 드레인 영역(600b, 650b), 도전층(400)의 구조화를 위한 마스크(700a-700d), 도전층의 스페이서 절연(800)(게이트 콘택 절연) 및 각각의 소스/드레인-콘택(900a, 900b)을 도시한다.
도 3a 내지 도 3f에 도시된 실시예는 전술한 반도체 절연층을 사용하는 필드 효과 트랜지스터 구조물을 제조하기 위한 방법에 관한 것이다.
먼저, Si-반도체 기판(10)이 준비되고, 그 다음 주어진 두께(d), 예를 들어 5-10 ㎛의 두께를 갖는 반도체 기판(10)상에 산화물층(20)이 전표면적으로 제공된다.
그 다음, 아령 형태의 반도체 기판(10)상에 제 1 마스크(300)가 형성된다. 그런 다음, 붕소-불순물이 제 1 마스크(300)에 상응하게 아령 영역에 선택적으로 주입되며, 주입 프로파일은 산화물층(20)의 두께(d)보다 작은 두께, 즉 d/2를 갖는, 표면에 위치하는 에칭 영역에 상응하게 선택된다.
그 다음, 아령 영역에서 산화물층(20)이 마스크(300)에 상응하게 선택적으로 에칭됨으로써, 상응하는 영역에 d/2 두께를 갖는 얇은 산화물이 형성된다.
그 다음, 아령 플레이트에 위치하는 4각형의 개구를 갖는 반도체 기판(10)상에 제 1 마스크(310)가 형성된다. 그러면, 제 1 마스크(300)에 상응하게 아령 영역에 붕소-불순물이 선택적으로 주입되며, 이 경우 주입 프로파일은 반도체 기판(10)까지 관통하는 산화물층(20)의 두께(d)와 동일한 두께, 즉 두께 d를 갖는 에칭 영역에 상응하게 선택된다.
그러면, 아령 영역에서 산화물층(20)이 마스크(300)에 상응하게 선택적으로 에칭됨으로써, 상응하는 영역에서 산화물이 완전히 제거된다.
이것은 도 3a 내지 도 3c에 도시된 구조를 나타내며, 도 3b 및 도 3c는 도 3a의 선 A-A' 또는 B-B'에 따른 단면이다.
또한, 이후의 프로세스 단계에서 도 3b 및 도 3c에 상응하는 도 3c 및 도 3d에 도시된 바와 같이, 각각의 4각형 영역에서 p--채널 트로프 영역(540a) 및 n--채널 트로프 영역(540b)을 갖는 각각의 p- 또는 n-필드 효과 트랜지스터가 제 3 마스크(311, 312), 그 위에 위치하는 게이트 절연층(500), 상기 게이트 절연층(500)에 접하는 반도체 기판(10) 영역의 n+/p+-소스 및 드레인 영역(600a, 600b 또는 650a, 650b)에 상응하게 형성된다. 이것은 공지된 주입 프로세스 또는 역 트로프 프로세스에 의해 이루어진다.
그런 다음, 폴리 실리콘으로 이루어진 도전층(400)이 상기 결과로 형성되는 구조상에 전표면적으로 제공되고, 도전층(400)이 산화물층(20)의 두께(d)로 화학적-기계적으로 폴리싱된다.
이것은 옆으로 나란히 위치하는 2개의 필드 효과 트랜지스터 구조를 형성하며, 아령 브릿지(산화물 두께의 d/2) 위로 뻗는, 폴리 실리콘으로 이루어진 도전층(400)이 필드 효과 트랜지스터의 2개의 게이트 단자를 접속한다.
그 다음 도 3e에 도시된 바와 같이, n+/p+-소스 및 드레인 영역(600a, 600b 또는 650a, 650b)에 콘택 단자를 형성하기 위해, 폴리 실리콘으로 이루어진 도전층(400)이 도시된 영역에서 4각형 개구를 갖는 추가 포토 래커 마스크(700a-700d)에 의해 구조화된다.
끝으로 도 3f에 도시된 바와 같이, 폴리 실리콘(400)으로 이루어진 게이트 콘택이 통상적인 스페이서 절연에 의해 절연되고, 소스/드레인-콘택(900a, 900b)이 폴리 실리콘 충전 및 구조화에 의해 형성된다. 예를 들어 추가 절연층 및 금속층의 데포지션 및 그것의 구조화와 같은 추가 프로세스 단계는 스탠더드이기 때문에 여기서는 더이상 설명하지 않는다.
도 3f에 도시되지 않는다 할지라도, 낮은 저항의 전기 접속을 얻기 위해, 도전층(400)의 표면이 규화되거나(Dualgate-Technik) 게이트 폴리 실리콘이 함께 인(phosphor)-도핑된다.
바람직한 실시예에 따라 앞에 설명되었다 할지라도, 본 발명은 전술한 실시예에 국한되지 않고 다양한 방식으로 변경될 수 있다.
전술한 실시예에서 붕소가 주입되었다 할지라도, 원하는 결합의 약화 또는 강화를 가져오는 임의의 다른 이온도 주입될 수 있다. 이온 종류의 선택은 특히 실행될 수 있는 에칭 프로세스 및 기판 도핑에 달려있다. 경우에 따라서는, 기판상에 에칭 침투가 이루어지지 않도록 주의해야 한다.
특히 소스/드레인-콘택(900a, 900b)도 금속 충전(예를 들어 텅스텐) 및 평탄화에 의해 형성될 수 있다. 다른 대안으로는 개구를 산화물로 채우는 것 및 평탄화 기술에서 일반적인 특수한 콘택 호울 프로세스가 있다.
또한, 소스/드레인-콘택(900a, 900b)이 상응하게 도핑될 때, 소스/드레인-콘택(900a, 900b)으로부터의 확산에 의해 드레인/소스-영역을 형성하는 것도 가능하다. 이것은 매우 평평한 드레인/소스-영역을 제공한다.
래커의 에칭 후에 래커가 계속해서 흐르는 경우, 위에 언급한 제 2 마스크를 사용하는 대신 동일한 마스크로 계속 공정을 진행할 수 있다.
본 발명에 의해, 비교적 적은 비용으로 응력이 없는 안정적인 절연이 형성되는, 반도체-절연층 및 상기 반도체 절연층을 포함하는 반도체 소자의 개선된 제조 방법이 제공된다.

Claims (16)

  1. 반도체-절연층을 제조하는 방법에 있어서,
    반도체 기판(10)을 준비하는 단계;
    절연층(20)을 반도체 기판(10)상에 영역에 따라 또는 전표면적으로 제공하는 단계;
    절연층의 적어도 하나의 미리 정해진 영역(40; 40')에 불순물을 선택적으로 주입(I)하는 단계;
    절연층(20)을 선택적으로 에칭하여, 그 결과 선택적으로 주입된 불순물 이온의 영역(40;40')에 상응하게 절연층(20)을 구조화하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서, 반도체 기판(10)이 실리콘-반도체 기판인 것을 특징으로 하는 방법.
  3. 제 2항에 있어서, 절연층(20)이 바람직하게 열산화물로 이루어진 실리콘 이산화물층인 것을 특징으로 하는 방법.
  4. 제 3항에 있어서, 상기 실리콘 이산화물층이 반도체 기판(10)상에 있는 열산화물로 이루어진 층 및 그 위에 제공된 비-열산화물, 특히 TEOS-산화물 또는 LTO-산화물로 이루어진 층인 것을 특징으로 하는 방법.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서, 적어도 하나의 마스크(30; 30'), 특히 포토 래커 마스크를 사용하여 선택적 주입을 실행하는 것을 특징으로 하는 방법.
  6. 제 1항, 제 2항, 제 3항 또는 제 4항에 있어서, 다양한 각도 및/또는 에너지 및/또는 도우즈량하에서 선택적 주입을 실행하는 것을 특징으로 하는 방법.
  7. 제 1항, 제 2항, 제 3항 또는 제 4항에 있어서, 주입 영역에서 에칭에 의해 절연층(20)을 제거하는 방식으로 선택적 주입 및 에칭을 실행하는 것을 특징으로 하는 방법.
  8. 제 1항, 제 2항, 제 3항 또는 제 4항에 있어서, 주입 영역에서 에칭에 의해 절연층(20)을 제거하지 않는 방식으로 선택적 주입 및 에칭을 실행하는 것을 특징으로 하는 방법.
  9. 제 1항, 제 2항, 제 3항 또는 제 4항에 있어서, 절연층(20)을 통해 반도체 기판(10)까지 관통하는 콘택 영역(25)을 형성하는 방식으로 선택적 주입 및 에칭을 실행하는 것을 특징으로 하는 방법.
  10. 제 1항, 제 2항, 제 3항 또는 제 4항에 있어서, 주입에 의해 Ar, N, O, B, As, P 그룹 중 적어도 하나의 원소를 주입하고, 불순물의 농도가 해당 영역에서 에칭율을 결정하는 것을 특징으로 하는 방법.
  11. 제 1항, 제 2항, 제 3항 또는 제 4항에 따른 반도체 절연층을 포함하는 반도체 소자의 제조 방법에 있어서,
    반도체 기판(10)을 준비하는 단계;
    절연층(20)을 미리 정해진 두께(d)를 갖는 반도체 기판(10)상에 전표면적으로 제공하는 단계;
    제 1 마스크(300)를 반도체 기판(10)상에 형성하는 단계;
    절연층(20)의 제 1 마스크(300)에 상응하게 미리 정해진 제 1 영역에 불순물을 선택적으로 주입(I)하는 단계, 이 경우 절연층(20)의 두께(d)보다 얇은 두께(d/2)를 갖는, 표면에 위치하는 에칭 영역에 상응하게 주입 프로파일을 선택한다;
    미리 정해진 제 1 영역에서 마스크(300)에 상응하게 절연층(20)을 선택적으로 에칭하는 단계;
    반도체 기판(10)상에 제 2 마스크(310)를 형성하는 단계;
    절연층(20)의 제 2 마스크(300)에 상응하게 미리 정해진 제 2 영역에 불순물 이온을 선택적으로 주입(I)하는 단계, 이 경우 절연층(20)의 두께(d)와 동일한 두께(d)를 갖는 에칭 영역에 상응하게 주입 프로파일을 선택한다;
    반도체 기판(10)을 노출시키기 위해 미리 정해진 제 1 영역에서 마스크(300)에 상응하게 절연층(20)을 선택적으로 에칭하는 단계;
    상기 결과로 형성되는 구조상에 도전층(400)을 전표면적으로 제공하는 단계;
    절연층(20)의 두께(d)로 도전층(400)을 폴리싱, 특히 화학적-기계적 폴리싱하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제 11항에 있어서, 도전층(400)을 구조화하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제 11항에 있어서, 미리 정해진 제 2 영역에서 제 2 마스크(310), 그 위에 위치하는 게이트 절연층(500), 상기 게이트 절연층(500)에 접하는 반도체 기판(10) 영역의 소스 및 드레인 영역(600a, 600b; 650a, 650b)에 상응하게 채널 트로프 영역(540a, 540b)을 갖는 필드 효과 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제 11항에 있어서, 아령 형태의 영역에 상응하게 반도체 기판(10)상에 제 1 마스크(300)를 형성하는 단계;
    제 1 마스크(300)에 상응하는 아령 형태의 영역의 아령 플레이트에서 각각의 영역에 상응하게 반도체 기판(10)상에 제 2 마스크(310)를 형성하는 단계; 및
    제 2 마스크(310), 그 위에 위치하는 게이트 절연층(500), 상기 게이트 절연층(500)에 접하는 반도체 기판(10) 영역의 소스 및 드레인 영역(600a, 600b; 650a, 650b)에 상응하게 각각의 영역에서 채널 트로프 영역(540a, 540b)을 갖는 각각의 필드 효과 트랜지스터를 형성하는 단계를 포함하며,
    이 경우, 아령 브릿지 위로 뻗는 도전층(400)이 필드 효과 트랜지스터의 2개의 게이트 단자를 접속하는 것을 특징으로 하는 방법.
  15. 제 13항에 있어서,
    소스 및 드레인 영역(600a, 600b; 650a, 650b)에 콘택하기 위한 단자(900a, 900b)용 개구를 형성하기 위해, 추가 마스크(700a-700d)를 이용하여 도전층(400)을 구조화하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 15항에 있어서,
    도핑된 폴리 실리콘으로 콘택 단자(900a, 900b)를 형성하는 단계;
    상기 콘택 단자(900a, 900b)를 바람직하게 화학적-기계적 폴리싱에 의해 평탄화하는 단계;
    소스 및 드레인 영역(600a, 600b; 650a, 650b)을 형성하기 위해 콘택 단자(900a, 900b)의 도핑을 확산시키는 단계를 포함하는 것을 특징으로 하는 방법.
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