KR0175442B1 - 반도체장치 및 그 제조방법 - Google Patents

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KR0175442B1
KR0175442B1 KR1019950045774A KR19950045774A KR0175442B1 KR 0175442 B1 KR0175442 B1 KR 0175442B1 KR 1019950045774 A KR1019950045774 A KR 1019950045774A KR 19950045774 A KR19950045774 A KR 19950045774A KR 0175442 B1 KR0175442 B1 KR 0175442B1
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토시아끼 쯔쯔미
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

[목적] 고집적화에 적합한 소자분리막 및 MIS형 트랜지스터를 가진 반도체장치 및 그 제조방법을 구한다.
[구성] 기판(1)의 주면상에 형성되며, 소자형성을 에워싸는 소자분리막(2)는 실리콘산화막으로된 제1층(3)과, 다결정실리콘으로된 제2층(4)와, 실리콘산화막으로된 제3층(5)를 가지고 있다.
기판(1)의 소자형성영역에 형성되는 트랜지스터는 한쌍의 소스/드레인영역(10, 11)이 그 PN접합단을 제1층(3)과 접하며, 소자분리막(2)이 개구부(2a)내에 게이트전극(8)과 한쌍의 소스/드레인 전극(13, 14)이 형성된다.
게이트전극(8) 및 한쌍의 소스/드레인 전극(13, 14)의 상면은, 소자분리막(2)의 제3층(5)의 표면과 대략 동일한 면에 위치한다.

Description

반도체장치 및 그 제조방법
제1도는 이 발명의 실시예1를 표시하는 요부평면도.
제2도는 제1도의 A-A단면도.
제3도는 이 발명의 실시예1의 제조방법을 공정순으로 표시하는 요부단면도.
제4도는 이 발명의 실시예1의 제조방법을 공정순으로 표시하는 요부단면도.
제5도는 이 발명의 실시예1의 제조방법을 공정순으로 표시하는 요부단면도.
제6도는 이 발명의 실시예1의 제조방법을 공정순으로 표시하는 요부단면도.
제7도는 이 발명의 실시예1의 제조방법을 공정순으로 표시하는 요부단면도.
제8도는 이 발명의 실시예1의 제조방법을 공정순으로 표시하는 요부평면도.
제9도는 이 발명의 실시예1의 제조방법을 공정순으로 표시하는 요부단면도.
제10도는 이 발명의 실시예1의 제조방법을 공정순으로 표시하는 요부평면도.
제11도는 제10도의 A-A단면도.
제12도는 이 발명의 실시예1의 제조방법을 공정순으로 표시하는 요부단면도.
제13도는 이 발명의 실시예1의 제조방법을 공정순으로 표시하는 요부단면도.
제14도는 이 발명의 실시예1의 제조방법을 공정순으로 표시하는 요부단면도.
제15도는 이 발명의 실시예1의 제조방법을 공정순으로 표시하는 요부단면도.
제16도는 이 발명의 실시예1의 제조방법을 공정순으로 표시하는 요부단면도.
제17도는 이 발명의 실시예2를 표시하는 요부단면도.
제18도는 이 발명의 실시예3을 표시하는 요부단면도.
제19도는 이 발명의 실시예3의 제조방법을 공정순으로 표시하는 요부평면도.
제20도는 제19도의 A-A단면도.
제21도는 이 발명의 실시예3의 제조방법을 공정순으로 표시하는 요부평면도.
제22도는 제21도의 A-A단면도.
제23도는 이 발명의 실시예3의 제조방법을 공정순으로 표시하는 요부평면도.
제24도는 이 발명의 실시예3의 제조방법을 공정순으로 표시하는 요부평면도.
제25도는 이 발명의 실시예3의 제조방법을 공정순으로 표시하는 요부평면도.
제26도는 이 발명의 실시예4의 제조방법을 공정순으로 표시하는 요부평면도.
제27도는 이 발명의 실시예4의 제조방법을 공정순으로 표시하는 요부평면도.
제28도는 이 발명의 실시예5를 표시하는 요부단면도.
제29도는 이 발명의 실시예5의 제조방법을 공정순으로 표시하는 요부단면도.
제30도는 이 발명의 실시예5의 제조방법을 공정순으로 표시하는 요부단면도.
제31도는 이 발명의 실시예6을 표시하는 요부단면도.
제32도는 이 발명의 실시예6의 제조방법을 공정순으로 표시하는 요부단면도.
제33도는 이 발명의 실시예7를 표시하는 요부단면도.
제34도는 이 발명의 실시예7의 제조방법을 공정순으로 표시하는 요부단면도.
제35도는 이 발명의 실시예8를 표시하는 요부단면도.
제36도는 이 발명의 실시예8의 제조방법을 공정순으로 표시하는 요부단면도.
제37도는 이 발명의 실시예8의 제조방법을 공정순으로 표시하는 요부단면도.
제38도는 이 발명의 실시예9를 표시하는 요부단면도.
제39도는 이 발명의 실시예9의 제조방법을 공정순으로 표시하는 요부단면도.
제40도는 이 발명의 실시예9의 제조방법을 공정순으로 표시하는 요부단면도.
제41도는 이 발명의 실시예9의 제조방법을 공정순으로 표시하는 요부단면도.
제42도는 이 발명의 실시예9의 제조방법을 공정순으로 표시하는 요부평면도.
제43도는 제42도의 A-A단면도.
제44도는 이 발명의 실시예9의 제조방법을 공정순으로 표시하는 요부단면도.
제45도는 이 발명의 실시예10을 표시하는 요부단면도.
제46도는 이 발명의 실시예10의 제조방법을 공정순으로 표시하는 요부단면도.
제47도는 이 발명의 실시예10의 제조방법을 공정순으로 표시하는 요부단면도.
제48도는 이 발명의 실시예10의 제조방법을 공정순으로 표시하는 요부단면도.
제49도는 이 발명의 실시예10의 제조방법을 공정순으로 표시하는 요부평면도.
제50도는 제49도의 A-A단면도.
제51도는 이 발명의 실시예10의 제조방법을 공정순으로 표시하는 요부단면도.
제52도는 이 발명의 실시예11를 표시하는 요부단면도.
제53도는 이 발명의 실시예11의 제조방법을 공정순으로 표시하는 요부평면도.
제54도는 제53도의 A-A단면도.
제55도는 이 발명의 실시예11의 제조방법을 공정순으로 표시하는 요부단면도.
제56도는 이 발명의 실시예11의 제조방법을 공정순으로 표시하는 요부평면도.
제57도는 이 발명의 실시예11의 제조방법을 공정순으로 표시하는 요부평면도.
제58도는 제57도의 A-A단면도
제59도는 이 발명의 실시예12를 표시하는 요부단면도.
제60도는 이 발명의 실시예12의 제조방법을 공정순으로 표시하는 요부평면도.
제61도는 제60도의 A-A단면도
제62도는 이 발명의 실시예12의 제조방법을 공정순으로 표시하는 요부평면도.
제63도는 이 발명의 실시예12의 제조방법을 공정순으로 표시하는 요부평면도.
제64도는 제63도의 A-A단면도
제65도는 종전의 반도체장치를 표시하는 요부단면도.
제66도는 종전의 반도체장치를 표시하는 요부단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기관 2 : 소자분리막
3 : 제1층 4 : 제2층
5 : 제3층 8 : 게이트 전극
9 : 게이트 산화막 10, 11 : 소스/드레인 전극
13, 14 : 측벽절연막 17 : 게이트 전극용 배선층
18, 20 : 소스/드레인 전극용배선층 19 : 층간절연막
이 발명은 반도체장치 및 그 제조방법에 관련하여, 특히, 소자분리막 및 소자분리막에 의해 에워싸여진 반도체기판의 소자형성영역에 형성되는 MIS형 트랜지스터에 관한 것이다.
제65도 및 제66도는 일반적으로 알려지고 있는 LOCOS법에 의해 형성된 소자분리막 및 이 소자분리막에 의해 에워싸인 반도체기판의 하나의 주면에서의 소자형성영역에 형성된 MIS형 트랜지스터(이 예에서는 N형MOS트랜지스터)를 표시하는 도면이며, 도면에서, (101)은 제1도전형(이예에 있어서는 P형)의 실리콘 기판으로된 반도체기판, (102)는 이 반도체기판의 소자분리영역상에 소자형성영역을 에워싸도록 형성된 실리콘 산화막으로된 소자분리막으로, 소자형성영역을 덮도록 실리콘 질화막을 형성하며, 산화성분 위기에 노출시키므로서 실리콘 질화막으로 덮여져 있지 않는부분, 결국 소자분리영역만을 선택적으로 산화하여 형성한 것이다.
(103) 및 (104)는 상기 소자분리영역(102)에 에워싸여진 상기 반도체기판(101)의 소자형성영역에 채널영역(105)를 끼워서 이격하여 형성된 한쌍의 소스/드레인영역으로, 저농도불순물영역(103a, 104a)와 고농도 불순물영역(103b, 104b)로 구성되어 있다.
(106)은 상기 채널영역(105)상에 게이트 산화막을 통해서 형성된 게이트전극으로, 소자분리막(102)상에 형성되는 게이트전극용 배선층(111)과 일체로 형성되어있는 것이다.
(108, 108)은 각각 이 게이트전극(106)의 측면에 형성된 사이드윌(측벽절연막)으로, 상기 한쌍의 소스/드레인 영역(103) 및 (104)의 고농도불순물영역(103b) 및(104b)를 형성할 때에 마스크의 일부로서 이용되는 것이다.
(109)는 상기 소자분리막(102)와 항쌍의 소스/드레인 영역(103) 및 (104)와 게이트전극(106)과 측벽절연막(108)위에 형성되며, 한쌍의 소스/드레인영역(103) 및 (104)위에 콘택트홀(109a) 및 (109b)가 형성된 층간절연막, (110a)및 (110b)는 각각 이 층간절연막(109)의 콘택트홀(109a) 및 (109b)를 통해서 대응한 소스/드레인영역(103) 및 (104)에 전기적으로 접속된 한쌍의 소스/드레인전극으로, 상기 한쌍의 소스/드레인영역(103) 및 (104)와 게이트전극(106)에 의해 MOS트랜지스터를 구성하고 있는 것이다.
그런데, 이와같이 LOCOS법에 의해 형성된 소자분리막(102)에 있어서는, 그 반도체 기판(101)의 소자형성 영역과 접하는 부분이 완만한 경사로 테이퍼 형상으로 되있어서, 그 부분에서의 배선층, 예를 들면 도면에 표시하는거와 같이 전극(106)과 일체로 형성되는 게이트전극용배선층(111)의 형성이 단자의 영향을 고려하지 않고 용이하게 형성하는 것으로, 일반적으로 150nm정도의 버즈비크가 생겨, 이 버즈비크에 의해, 소자분리막(102)형성시의 사진제판 마스크 치수보다도, 반도체기판(101)의 소자형성영역이 좁고, 혹은 작게되고 마는것이였다.
한편, 도면에 표시하는 거와같이, 소자형성영역이 좁으면, 층간절연막(109)에 콘택트홀(109a) 및 (109b)를 형성할 때에, 마스크 어긋나므로, 콘택트홀(109a) 및 (109b)가 소망의 위치, 예를 들면 소스/드레인영역(103) 및 (104)의 중심위치에서 어긋나서, 한편의 콘택트홀(109b)가 소자분리막(102)의 끝부에 형성되고 마는 경우가 있고, 이때, 콘택트가 소자분리막(102)의 끝부에 형성되고 마는 경우가 있고 이때, 콘택트홀(109b)를 통해서 형성되는 소스/드레인전극(110b)에 의해 반도체기판(101)과 소스/드레인영역(109b)가 단락되어 MOS트랜지스터로서 기능하지 못하는 우려가 있다.
따라서, 이와같은 경우를 정하고, 사진제판을 행하는 노광장치의 성능에 의해 결정되는 어라이먼트 정도의 치수(유한의 값이다.), 결국, 제65도에 1a로서 표시하는 치수만, 소스/드레인영역(103) 및 (104)의 크기를 크게, 결국, 콘택트홀(109a) 및 (109b)와 소자분리막(102)의 끝부와의 거리를 충분하게 확보하는 것이 설계상 필요하게 되있는 것이다.
이것은 틀림없이, 반도체집적회로 장치의 고집적화, 바꿔말하면 소자형성영역의 미세화를 저해하고 있는 것이였다.
또, 게이트 전극(106)을 형성, 결국 패터닝하는 경우, 제66도에 표시하는거와같이 게이트전극(106)의 양끝은 소자분리막(102)상에 확실하게 늘어놓을 필요가 있는 것이다.
결국, 게이트전극(106)의 끝부와 소자분리막(102)와의 사이에 틈이 있으면, 게이트전극(106) 및 소자분리막(102)를 마스크로서 자기정합적인 한쌍의 소스/드레인 영역(103) 및 (104)를 형성하는 경우, 상기 틈에도 이온이 주입되고 말어, 한쌍의 소스/드레인영역(103) 및 (104)가 전기적으로 단락상태로 되어, 트랜지스터로서 기능하지 못하게 되는 것이다.
따라서, 한쌍의 소스/드레인영역(103) 및 (104)가 전기적으로 단락상태로 되지 않도록, 설계상, 제66도에 표시하는 거와같이, 소자분리막(102)의 끝부에서 소자분리막(102)상에 위치하는 게이트전극(106)의 끝부까지의 치수 1b를 설계마진으로 취할 필요가 있으며, 이점에 있어서도 고집적화를 저해하는 요인이었다.
이 발명은 상술한 점을 감안하여 이루어진 것으로, 고집적화에 알맞는 소자분리막을 가진 반도체장치 및 그 제조방법을 구하는 것을 목적으로 한다.
이 발명의 제2의 목적은, 소자분리막에 에워싸인 반도체기판의 소자형성영역에 형성되는 MIS형 트랜지스터의 한쌍의 소스/드레인 전극을 자기정합적으로 형성할 수 있고, 고집적화에 알맞는 소자분리막(102) 및 MIS형 트랜지스터를 가진 반도체 장치 및 그 제조방법을 얻는 일이다.
이 발명의 제3의 목적은, 소자분리막(102)에 에워싸인 반도체기판의 소자형성영역에 형성되는 MIS형 트랜지스터의 게이트 전극과 이 게이트전극에 접속되는 게이트전극용 배선과를 단차없이 접속할 수 있고, 고집적화에 알맞는 소자분리막(102) 및 MIS형 트랜지스터를 가진 반도체 장치 및 그 제조방법을 얻을수가 있다.
이 발명의 제1의 발명에 관련한 반도체 장치는, 반도체기판의 하나의 주변의 소자분리 영역상에 소자형성영역을 에워싸도록 형성되는 소자분리막을, 반도체기판의 하나의 주변상에 형성되는 절연막으로 된 제1층과, 이 제1층의 표면상에 형성되는 제1층과는 틀리는 재질로 된 제2층과, 이 제2층의 표면상에 형성되며, 제2층과는 틀리는 재질로된 동시에, 절연막인 제3층과를 가지는 것이다.
이 발명의 제2의 발명에 관련한 반도체장치는, 반도체기판의 하나의 주면에 소자분리영역상에 상기 소자형성영역을 에워싸는 개구부가 있어 형성되는 절연막으로된 제1층과, 제1층의 표면상에 소자형성영역을 에워싸는 개구부가 있어 형성되는 제1층과는 틀리는 재질로 된 제2층과, 이 제2층의 표면상에 소자형성영역을 에워싸는 개구부가 있어 형성되며, 제2층과는 틀리는 재질로 되는 동시에, 절연막인 제2층을 가지는 소자분리막을 구비하며, 이 소자분리막에 에워싸인 반도체기판의 소자형성영역에 채널영역을 끼고 격리하여 형성되며, 소자분리막의 제1층과 접하는 PN접합단이 있는 한쌍의 소스/드레인 영역과, 채널영역상에 게이트산화막을 통해서 형성된 게이트전극과, 각각이 게이트전극과 전기적으로 절연되는 동시에 대응한 한쌍의 소스/드레인영역과 전기적으로 접속되며, 소자분리막의 제1층 내지 제3층의 개구부내에 위치하여 형성되는 한쌍의 소스/드레인 전극을 가진 MIS형 트랜지스터를 설치한 것이다.
이 발명의 제3의 발명에 관련한 반도체장치는, 반도체기판의 하나의 주면의 소자분리영역상에 상기 소자형성영역을 에워싸는 개구부가 있어 형성되는 절연막으로 된 제1층과, 이 제1층의 표면상에 소자형성영역을 에워싸는 개구부가 있어 형성되는 제1층과는 틀리는 재질로 된 제2층과, 이 제2층의 표면상에 소자형성영역을 에워싸는 개구부가 있어 형성되는, 제2층과는 틀리는 재질로 되는 동시에, 절연막인 제3층과를 가지는 소자분리막을 구비하고, 이 소자분리막에 에워싸여진 반도체기판의 소자형성영역에 채널영역을 끼고 격리하여 형성되며, 소자분리 제1층과 접하는 PN접합단을 가지는 한쌍의 소스/드레인영역과, 채널영역상에 게이트산화막을 통해서 형성된 게이트전극과, 각각이 게이트전극과 전기적으로 절연되는 동시에 대응한 한쌍의 소스/드레인 영역과 전기적으로 접속되며, 소자분리막의 제1층 내지 제3층의 개구부내에 위치하여 형성되는 한쌍의 소스/드레인 전극을 가진 MIS형 트랜지스터를 설치하고, 소자분리막의 제1층 내지 제3층의 개구부는 평면형상이 사각형을 이루고, 게이트전극은 대향하는 한쌍의 측면과 대향하는 한쌍의 끝면을 가지며, 소자분리막의 개구부의 대향하는 2변에 위치하는 소자분리막의 2개의 측면간에 이들 2개의 끝면이 접하여 배치되며, 한쌍이 소스/드레인 전극각각과는 측면 각각에 접해서 설치된 측벽절연막에 의해 전기적으로 절연되어 있다.
이 발명의 제4의 발명에 관련한 반도체장치는, 반도체기판의 하나의 주면의 소자분리영역상에 소자형성영역을 에워싸는 개구부가 있어 형성되는 절연막으로 된 제1층과, 이 제1층의 표면상에 소자형성영역을 에워싸는 개구부가 있어 형성되는 제1층과는 틀리는 재질로된 제2층과, 이 제2의 표면상에 소자형성영역을 에워싸는 개구부가 있어 형성되며, 제2층과는 틀리는 재질로 되는 동시에, 절연막인 제3층과를 가지는 소자분리막을 구비하고, 이 소자분리막에 에워싸인 반도체기판의 소자형성영역에 채널영역을 끼고 격리하여 형성되며, 소자분리막의 제1층과 접하는 PN접합단을 가지는 한쌍의 소스/드레인영역과, 채널영역상에 게이트절연막을 통해서 형성된 게이트전극과, 각각이 게이트전극과 전기적으로 절연되는 동시에 대응한 한쌍의 소스/드레인영역과 전기적으로 접속되며, 소자분리막의 제1층 내지 제3층의 개구부내에 위치하여 형성되는 한쌍의 소스/드레인 전극을 가진 MIS형 트랜지스터를 설치하며, 또한, 소자분리막의 제3층의 표면상에 형성되며, 게이트전극에 전기적으로 접속되는 게이트전극용 배선층을 설치한 것이다.
이 발명의 제5의 발명에 관련한 반도체 장치는, 반도체기판의 하나의 주면의 소자분리 영역상에 소자형성영역을 에워싸는 개구부가 있어 형성되는 실리콘 산화막으로된 제1층과, 이 제1층의 표면상에 소자형성영역을 에워싸는 개구부가 있어서 형성되는 제1층과는 틀리는 재질로된 제2층과, 이 제2층의 표면상에 소자형성영역을 에워싸는 개구부를 가지고 형성되며, 실리콘 산화막을 가지는 절연막으로된 제3층과를 가지는 소자분리막을 구비하고, 이 소자분리막에 에워싸인 반도체기판의 소자형성영역에, 양측면이 이들 양측면과 대향한 소자분리막의 개구부측면에서 격리하여 형성되는 동시에 양끝면이 이들 양끝면과 대향한 소자분리막의 개구부측면에 접하고, 게이트 산화막을 통해서 형성되는 다결정 실리콘층에 의해 구성되는 게이트전극과, 각각이 이 게이트전극의 측면과 대향한 소자분리막의 개구부측면과의 사이에 위치하는 반도체기판의 소자형성영역에, 소자분리막의 제1층과 접하는 PN접합단과 게이트전극의 직하에 위치하는 PN접합단을 가지는 한쌍의 소스/드레인 영역과, 각각이 게이트전극과 전기적으로 절연되는 동시에 대응한 한쌍의 소스/드레인 영역과 전기적으로 접속되며, 소자분리막의 개구부내에 위치하여 형성되는, 텅스텐 실리사이드, 티탄실리사이드, 코발트 실리사이드, 탄타루 실리사이드, 모리브덴 실리사이드, 백금 실리사이드 등의 금속실리사이드층, 티탄 나이트라이드, 탄타루 나이트라이드등의 금속질화층, 텅스텐, 탄타루, 모리브덴 코발트등의 금속성, 혹은 이들의 층증의 2층이상의 적층체로부터 선택된 도전체층에 의해 구성되는 한쌍의 소스/드레인 전극을 가진 MIS형 트랜지스터를 설치하고, 또한 소자분리막, 게이트 전극 및 한쌍의 소스/드레인 전극에 대응한 위치에 콘택트홀을 가지는 층간절연막과, 이층간 절연막상에 형성되며, 콘택트홀을 통해서 소스/드레인 전극에 전기적으로 접속된다.
알루미늄 또는 알루미늄 합금으로된 도전체층에 의해 구성되는 소스/드레인 전극배선층을 설치한 것이다.
이 발명의 제6의 발명에 관련한 반도체 장치의 제조방법은, 반도체 기판이 하나의 주면상에, 절연막으로된 제1층과는 틀리는 재질로 된 제2층과 이 제2층과는 틀리는 재질로 되는 동시에, 절연막인 제3층을 순차형성하는 공정과, 제1층과 제2층과 제3층을, 반도체 기판의 소자분리영역상에 잔존시켜, 소자형성영역상에 개구부를 형성하는 에칭을 순차행하고, 제1층-3층이 있는 소자분리막을 형성하는 공정과, 소자분리막에 의해 에워싸인 반도체기판의 소자형성영역에 소자를 형성하는 공정을 설치한 것이다.
이 발명의 제7의 발명에 관련한 반도체 장치의 제조방법은, 반도체기판의 하나의 주면상에, 소자형성영역을 에워싸도록 소자분리층영역상에 차례로, 절연막으로 된 제1층과, 이 제1층과는 틀리는 재질로 된 제2층과, 이 제2층과의 틀리는 재질로 이루는 동시에, 잘연막인 제3층을 가지며, 소자형성영역상에 개구부가 형성되는 소자분리막을 형성하는 공정과, 소자분리막의 개구부내에 위치하고, 게이트 절연막상에 게이트전극을 형성하는 공정과 소자분리막에 의해 에워싸여진 반도체기판의 소자형성영역에, 게이트전극 및 소자분리막을 마스크의 최소한 일부로서 한쌍의 소스/드레인 영역을 형성하는 공정과, 소스/드레인의 개구부내에 위치하며, 한쌍의 소스/드레인 영역의 각각에 대해서, 대응한 소스/드레인 영역에 전기적으로 접속되는 한쌍의 소스/드레인 전극을 형성하는 공정과를 설치한 것이다.
이 발명의 제8의 발명에 관련한 반도체 장치의 제조공법은, 반도체기판의 하나의 주면상에, 소자형성영역을 에워싸도록 소자분리영역상에 차례로, 절연막으로 된 제1층과, 이 제1층과는 틀리는 재질로 된 제2층과, 이 제2층과는 틀리는 재질로 이루는 동시에, 절연막인 제3층과를 가지며, 소자형성영역상에 개구부가 형성되는 소자분리막을 형성하는 공정과, 소자분리막의 표면상 및 반도체기판의 소자형성영역상의 게이트 절연막상에 도전층을 형성하며, 소자분리막의 표면상의 도저층을 제거하며, 소자분리막의 개구부내에 매립도전층을 형성하며, 이 매립도전층을 에칭하여 게이트전극을 형성하는 공정과, 소자분리막에 의해 에워싸여진 반도체기판의 소자형성영역에, 게이트전극 및 소자분리막을 마스크의 최소한 일부로서 한쌍의 소스/드레인 영역을 형성하는 공정과, 소자분리막의 개구부내에 위치하고, 한쌍의 소스/드레인 영역의 각각에 대해, 대응한 소스/드레인 영역에 전기적으로 접속되는 한쌍의 소스/드레인 전극을 형성하는 공정과를 설치한 것이다.
이 발명의 제9의 발명에 관련한 반도체 장치의 제조공법은, 반도체기판의 하나의 주면상에, 소자형성영역을 에워싸도록 소자분리영역상에 차례로, 절연막으로된 제1층과, 이 제1층과는 틀리는 재질로 된 제2층과 이 제2층과는 틀리는 재질로 이루는 동시에, 절연막인 제3층을 가지며, 소자형성영역상에 개구부가 형성되는 소자분리막을 형성하는 공정과, 소자분리막의 개구부내에 위치하며, 게이트 절연막상에 게이트전극을 형성하는 공정과, 소자분리막에 의해 에워싸여진 반도체기판의 소자형성영역에 게이트전극 및 소자분리막을 마스크로서 불순물을 주입하고, 저농도 불순물 영역을 형성하는 동시에 소자분리막의 개구부측면 및 게이트전극측면에 측벽절연막을 형성하며, 게이트전극과 소자분리영역을 형성하며, 저농도 불순물 영역과 고농도 불순물 영역에 의해 소스/드레인 영역을 구성하는 공정과, 한쌍의 소스/드레인 영역상과 측벽절연막상과 소자분리막의 표면상에 도전층을 형성하며, 소자분리막의 표면상의 도전층을 제거하여, 소자분리막의 개구부내의, 소자분리막의 개구부측면상에 형성된 측벽절연막과 게이트전극 측면상에 형성된 측벽절연막과의 사이에 매립도전층을 형성하여 소스/드레인 전극을 이루는 공정을 설치한 것이다.
이 발명의 제10의 발명에 관련한 반도체 장치의 제조방법은, 반도체기판의 하나의 주면상에, 소자형성영역을 에워싸도록 소자분리영역상에 차례로, 절연막으로된 제1층과, 이 제1층과는 틀리는 절연막으로 된 제2층과 이 제2층과는 틀리는 절연막으로 된 제3층을 가지며, 소자형성상에 개구부가 형성되는 소자분리막을 형성하는 공정과, 소자분리막의 개구부내에 위치하며, 게이트 절연막상에 MIS형 트랜지스터의 게이트전극을 형성하는 공정과, 소자분리막에 의해 에워싸여진 반도체기판의 소자형성영역에, 게이트전극 및 소자분리막을 마스크가 최소한 일부로서 MIS형 트랜지스터의 한쌍의 소스/드레인 영역을 형성하는 공정과, 소자분리막의 개구부측면 및 게이트전극의 측면에 소자분리막의 제2층과 같은 절연막으로 이룬 측벽절연막을 형성하는 공정과, 소자분리막의 개구부의 측벽절연막에 에워싸여, 한쌍의 소스/드레인 영역이 각각에 대해, 대응한 소스/드레인 영역에 전기적으로 접속되는 MIS형 트랜지스터의 한쌍의 소스/드레인 전극을 형성하는 공정과 측벽절연막의 상부를 제거하는 공정과, 소자분리막의 제3층의 소정영역을, 제2층 및 측벽절연막을 에칭스토퍼로서 에칭하며, 게이트전극의 끝면의 일부가 노출한 게이트전극용 배선홈을 형성하는 공정과, 이 게이트전극용 배선홈에, 게이트전극의 끝면과 전기적으로 접속되는 게이트전극용 배선층을 형성하는 공정과를 설치한 것이다.
이 발명의 제11의 발명에 관련한 반도체 장치의 제조방법은, 반도체기판의 하나의 주면상에, 소자형성영역을 에워싸도록 소자분리영역상에 차례로, 절연막으로된 제1층과, 도전체층으로된 제2층과, 제1절연막과 이 제1절연막과는 틀리는 재질로 된 제2절연막을 이룬 제3층을 가지며, 소자형성영역상에 개구부가 형성되는 소자분리막을 형성하는 공정과, 소자분리막의 개구부내에 위치하며, 게이트 절연막상에 MIS형 트랜지스터의 게이트전극을 형성하는 공정과, 소스/드레인에 의해 에워싸여진 반도체기판의 소자형성영역에, 게이트 전극 및 소자분리막을 마스크의 최소한 일부로서 MIS형 트랜지스터의 한쌍의 소스/드레인 영역을 형성하는 공정과, 소자분리막의 개구부측면 및 게이트전극의 측면에 소자분리막의 제3층의 제1절연막과 같은 절연막으로 된 측벽절연막을 형성하는 공정과, 소자분리막의 개구부의 측벽절연막에 에워싸여, 한쌍의 소스/드레인 영역의 각각에 대해, 대응한 소스/드레인 영역에 전기적으로 접속되는 MIS형 트랜지스터의 한쌍의 소스/드레인 전극을 형성하는 공정과, 측벽절연막의 상부를 제거하는 공정과, 소자분리막의 제3층의 제2절연막의 소정영역을, 제1절연막 및 측벽절연막을 에칭스토퍼로서 에칭하며, 게이트전극의 끝면의 일부가 노출한 게이트전극용 배선홈을 형성하는 공정과, 이 게이트전극용 배선홈에, 게이트전극의 끝면과 전기적으로 접속되는 게이트전극용 배선층을 형성하는 공정관을 설치한 것이다.
[작용]
이 발명의 제1의 발명에 있어서는, 소자분리막의 제1층~제3층이, 그 형성에 있어서, 반도체 기판의 소자형성영역의 표면에 악영향을 주지 않으며, 소자형성영역을 정도(精度)좋게 규정시킨다.
이 발명의 제2의 실시예에 있어서는, 소자분리막의 제1층 내지 제3층이, 그 형성에 있어서, 반도체기판의 소자형성영역의 표면에 악영향을 주지 않고, 소자형성영역을 정도좋게 규정시켜, 소자분리막과 게이트전극이 한쌍의 소스/드레인 영역을 자기정합적으로 형성가능하게 하는 동시에, 한쌍의 소스/드레인 전극을 자기정합적으로 형성능하게 한다.
이 발명의 제3의 발명에 있어서는, 소자분리막의 제1층 ~ 제3층이, 그 형성에 있어서, 반도체기판의 소자형성영역의 표면에 악영향을 주지 않고, 소자형성영역을 정도좋게 규정하여, 소자분리막과 게이트전극이 한쌍의 소스/드레인 전극을 자기정합적으로 형성가능케 한다.
이 발명의 제4의 발명에 있어서는, 소자분리막의 제1층~제3층이, 그 형성에 있어서, 반도체기판의 소자형성영역의 표면에 악영향을 주지 않고, 소자형성영역을 정도좋게 규정하는 동시에, 게이트전극용 배선층과 게이트전극과의 접속을 단차없이 확실하게 접속가능하게 하고, 소자분리막과 게이트전극이 한쌍의 소스/드레인 영역을 자기 정합적으로 형성 가능하게 하는 동시에, 한쌍의 소스/드레인 전극을 자기 정합적으로 형성가능하게 된다.
이 발명의 제5의 발명에 있어서는, 소자분리막의 제1층 내지 제3층이, 그 형성에 있어서는, 반도체기판의 소자형성영역의 표면에 악영향을 주지 않고, 소자형성영역을 정도좋게 규정시키는 동시에, 소자분리막과 게이트전극이 한쌍의 소스/드레인 영역을 자기 정합적으로 형성가능케 하는 동시에, 한쌍의 소스/드레인 전극을 자기 정합적으로 형성가능케하며, 소스/드레인 전극이 소스/드레인 전극배선층에서 소스/드레인 영역에의 확산의 배리어 층으로 기능한다.
이 발명의 제6의 발명에 있어서는, 제1층 내지 제3층을 차례로 형성하며, 소자형성영역상에 개구부를 형성하는 에칭을 차례로 행하는, 제1층~제3층을 가지는 소자분리막의 형성이, 반도체기판의 소자형성영역의 표면에 악영향을 주지않고, 소자형성영역을 정도좋게 규정시킨다.
이 발명의 제7의 발명에 있어서는, 제1층~제3층을 차례로 형성하며, 소자형성영역상에 개구부를 형성하는 에칭을 순차 행하는, 제1층~제3층을 가지는 소자분리막의 형성이, 반도체기판의 소자형성영역의 표면에 악영향을 주지않고, 소자형형성영역을 정도좋게 규정시켜, 게이트전극 및 소자분리막을 마스크의 최소한 일부로하는 한쌍의 소스/드레인 영역의 형성이 자기정합적인 형성을 행하게 하는 동시에, 소자분리막의 개구내에 위치한 한쌍의 소스/드레인 전극의 형성이 자기 정합정적으로 형성가능케 한다.
이 발명의 제8의 발명에 있어서는, 제1층~제3층을 차례로 형성하며, 소자형성영역상에 개구부를 형성하는 에칭을 차례로 행하는, 제1층~제3층을 가지는 소자분리막의 형성이, 반도체기판의 소자형성영역의 표면에 악영향을 주지않고, 소자형성영역을 정도좋게 규정시켜, 게이트전극의 형성이 정도좋게 소자분리막의 개구부내에 형성시켜, 게이트전극 및 소자분리막을 마스크의 최소한 일부로하는 한쌍의 소스/드레인 영역의 형성이 자기 정합적인 형성을 행하는 동시에, 소자분리막의 개구부내에 위치하여 한쌍의 소스/드레인 전극의 형성이 자기 정합적으로 형성가능하게 한다.
이 발명의 제9의 발명에 있어서는, 제1층~제3층을 가지는 소자분리막의 형성이, 반도체기판의 소자형성영역의 표면에 악영향을 주지않고, 소자형성영역을 정도좋게 규정시켜, 게이트전극 및 소자분리막을 마스크의 최소한 일부로하는 한쌍의 소스/드레인 영역의 형성이 자기 정합적으로 형성을 행하는 동시에, 측벽절연막을 마스크의 일부로서, 소자분리막이 개구부내에 위치하여 한쌍의 소스/드레인 전극의 형성이 자기 정합적인 형성을 행하게 한다.
이 발명의 제10의 발명에 있어서는, 제1층~제3층을 차례로 형성하며, 소자형성영역상에 개구부를 형성하는 에칭을 차례로 행하는, 제1층 내지 제3층을 가지는 소자분리막의 형성이, 반도체기판의 소자형성영역의 표면에 악영향을 일으키는, 소자형형성영역을 정도좋게 규정시켜, 게이트전극용 배선홈의 형성이 정도좋게 행하여 이 게이트전극용 배선홈내에 매립되는 게이트전극용 배선층을 확실하게 한쌍의 소스/드레인 전극과 절연시켜서 게이트전극의 끝면과 전기적으로 접속시킨다.
이 발명의 제11의 발명에 있어서는, 제1층~제3층을 차례로 형성하고, 소자형성영역상에 개구부를 형성하는 에칭을 순차 행하는, 제1층~제3층을 가지는 소자분리막의 형성이, 반도체기판의 소자형성영역의 표면에 악영향을 주지않고, 소자형성영역을 정도좋게 규정시켜, 게이트전극용 배선홈의 형성이 정도좋게 행하게하여 이 게이트전극용 배선홈내에 매립되는 게이트전극용 배선층을 확실하게 한쌍의 소스/드레인 전극과 절연시켜서 게이트전극의 끝면과 전기적으로 접속시키고 있다.
[실시예]
[실시예 1]
제1도 및 제2도는 이 발명의 실시예 1를 표시하는 것이며, 각각 소자분리막 및 이 소자분리막에 의해 에워싸여진 반도체기판의 하나의 주변에서의 소자형성영역에 형성된 MIS형 트랜지스터(이예에서는, N형MOS트랜지스터)를 표시하는 평면투영도 및 단면도이며, 도면에 있어서, (1)은 제1도전형(이 예에 있어서는 P형)의 실리콘 기판으로 된 반도체기판이다.
(2)는 반도체기판(1)의 소자분리영역상에 소자형성영역을 에워싸는 평면형상이 사각형의 개구부(2a)를 가지고 형성된 소자분리막으로, 상기 반도체기판(1)의 하나의 주면의 소자분리영역상에 소자형성영역을 에워싸는 평면형상이 사각형의 개구부(3a)를 가지며, 열산화법 또는 CVD법에 의해 형성되는 예를들면 두께 20nm의 실리콘산화막의 절연막으로된 제1층(3)과, 이 제1층(3)의 표면상에 소자형성영역을 에워싸는 평명형상이 사각형의 개구부(4a)를 가지며, CVD법에 의해 형성되는 예를 들면 두께100nm의 다결정 실리콘막(4b)와 그 다결정 실리콘막(4b)의 소자형성영역측의 측면에 다결정 실리콘막(4b)를 열산화하므로서 형성되는 실리콘산화막(4c)로 된, 상기 제1층(3)과는 틀리는 재질로 된 제2층(4)와, 이 제2층(4)의 표면상에 소자형성영역을 에워싸는 평면형상이 사각형의 개구부(5a)를 가지며, CVD법에 의해 형성되는 예를 들면 두께 400nm의 실리콘산화막으로된, 상기 제2층(4)과는 틀리는 재질의 절연막으로된 제3층(5)으로 구성되어 있는 것이다.
또한, 상기 제2층(4)을 구성하는 다결정 실리콘층(4b)는, 소정 전위, 예를 들면 접지전위가 인가되므로서 필드실드분리로서의 기능을 수행하는 것이며, 예를들면 반도체기판(1)이 접지전위로 되는 것이라면, 제1층(3)에 반도체기판(1)의 주면에 통하는 콘택트홀을 형성해두고, 이 콘택트홀을 통해서 반도체기판(1)(소정전위배선층을 겸함)에 전기적으로 접속하며는 좋은 것이다.
제2층(4)는 다결정 실리콘의 타금속 실리사이드일지라도 좋다.
(6)은 상기 반도체기판(1)의 소자분리영역표면에 형성되며, 상기 반도체기판(1)과 동일도전형으로 또한 상기 반도체기판(1)의 불순물농도보다 고농도의 제1의 불순물영역으로, 채널 스토퍼영역으로서 기능하는 것이다.
(7)는, 상기 반도체기판(1)의 소자형성영역 표면에서 소정 깊이의 위치, 예를 들면 수백 nm의 깊이에 위치에 형성되며, 상기 반도체기판(1)과 동일도전형으로 또한 상기 반도체기판(1)의 불순물농도보다 고농도의 제2의 불순물영역으로, 상기 제1의 불순물영역(6)과 동시에 형성되는 것이다.
(8)은 상기 소자분리막(2)에 에워싸여진 상기 반도체기판(1)의 소자형성영역에 양측면(8a, 8b)가 이들 양측면(8a, 8b)와 대향한 상기 소자분리막(2)의 개구부(2a)측면에서 격리하여 형성되는 동시에 양끝면(8c, 8d)가 이들 양끝면(8c, 8d)와 대향한 상기 소자분리막(2)의 개구부(2a) 측면에 접하며, 실리콘산화막으로된 게이트산화막(9)를 통해서 형성되는 다결정 실리콘층 또는 인이나 보론등의 불순물이 도프된 다결정 실리콘층에 의해 구성되는 게이트전극으로, 그 두께는 상기 소자분리막(2)의 깊이, 결국, 제1층(3)~제3층(5)의 두께와 총화와 같으며, 그 상면은 상기 소자분리막(2)의 제3층(5)의 표면과 거의 동일면에 위치하고 있는 것이며, 이 실시예에 있어서는, 양단면(8c, 8d)가 대향한 상기 소자분리막(2)의 개구부(2a)측면에 접하고 있어서, 후술하는 한쌍의 소스/드레인 영역의 형성에 있어서 마스크의 일부로서 이용해도, 한쌍의 소스/드레인영역간이 단락되는 일없이, 제66도에 표시한 종전예와 같이, 소자분리막(102)의 끝부에서 소자분리막(102)상에 위치하는 게이트전극(106)의 끝부까지의 치수(1b)를 고려할 필요는 없고, 고집적화가 도모된다.
(10) 및 (11)은 각각이 이 게이트 전극(8)의 측면(8a, 8b)와 대향한 소자분리막(2)의 제1층(3)과 접하는 PN접합단과 상기 게이트전극(8)의 직하에 위치하는 PN접합단을 가지는 한쌍의 소스/드레인 영역에서, 상기 반도체기판(1)과 역도전형의 불순물, 이 실시예에 있어서는 비소(As)가 주입된 저농도 불순물영역(10a, 11a)와 고농도 불순물영역(10b, 11b)에 의해 구성되어 있고, 이들 한쌍의 소스/드레인 영역(10) 및 (11)로 끼워진 영역이 채널영역(12)으로 되는 것이다.
(13), (13)은 각각 상기 게이트전극(8)의 측면(8a, 8b)에 형성된 제1의 측벽절연막(사이드월)로, 예들들면 반도체기판(1)과의 접촉면에서의 폭이 50~100nm이며, CVD법에 의해 형성된 실리콘 산화막으로된 절연막이며, 상기 한쌍의 소스/드레인 영역(10) 및 (11)의 고농도 불순물 영역(10b) 및 (11b)를 형성할 때에 마스크의 일부로서 이용되는 것인 동시에, 후술하는 소스/드레인 전극을 자기 정합적으로 형성시켜, 소스/드레인 전극과 상기 게이트전극(8)과의 전기적 절연을 행하는 기능을 가지는 것이다.
(14,14)는 각각 상기 소자분리막(2)의 개구부(2a)에서의 상기 게이트전극(8)이 접하고 있는 이외의 측면에 형성된 제2의 측벽절연막으로; 예를들면 반도체기판(1)과의 접촉면에서의 폭이 50~100nm이며, CVD법에 의해 형성된 실리콘 산화막으로된 절연막이며, 상기 제1의 측벽절연막(13)과 동시에 형성되는 것이다.
(15) 및 (16)은 각각 게이트전극과 제1의 측벽절연막에 의해 전기적으로 절연되는 동시에 대응한 한쌍의 소스/드레인 영역(10) 및 (11)과 전기적으로 접속되는 다결정 실리콘층 또는 인이나 보론등의 불순물이 도프된 다결정 실리콘층에 의해 구성되는 한쌍의 소스/드레인 전극으로, 그 두께는 상기 소자분리막(2)의 깊이, 결국, 제1층(3)~제3층(5)의 두께의 총화와 같으며, 그 상면은 상기 소자분리막(2)의 제3층(5)의 표면과 거의 동일면에 위치하고 있는 것이며, 이 실시예의 있어서는 측벽절연막(13) 및 (14)는 마스크의 일부로서 형성되므로, 제65도에 표시한 종전예의 거와 같이 콘택트홀(19a)와 소자분리막(2)의 끝부와의 거리(치수1a)를 고려하는 필요는 없고, 상기 반도체기판(1)의 소자형성영역이 미세화되는 것이다.
또한, 소스/드레인 전극(15) 및 (16)을 특히 소스/드레인 영역(10) 및 (11)에 접한 티탄나이트 라이드충을 가진 것으로 하는 경우, 소스/드레인 영역(10) 및 (11)의 불순물이 소스/드레인 전극(15) 및 (16)에 확산되어 소스/드레인 영역(10) 및 (11)의 불순물농도가 저하한다는 일이 없고, 불순물의 확산에 대한 배리어층으로서 기능하는 것이다.
또한, 상기 게이트 전극(8), 한쌍의 소스/드레인 영역(10) 및 (11)과 한쌍의 소스/드레인 전극(15) 및 (16)에 의해, 소자분리막(2)에 의해 에워싸인, 결국 개구부(2a)에 의해 노출되는 상기 반도체기판(1)의 소자형성영역에 설치되는 N형MOS트랜지스터를 구성하고 있는 것이다.
(17)은 상기 소자분리막(2)의 제3층(5)의 표면상에 형성되어, 상기 게이트전극(8)의 상면에서 전기적으로 접속되는 게이트전극용 배선층으로, 스패터법이나 CVD법에 의해 형성되는, 예를 들면 두께가 50nm의 다결정 실리콘, 텅스텐 실리사이드, 티탄 실리사이드, 코발트 실리사이드, 탄타루 실리사이드, 모리브덴 실리사이드, 백금 실리사이드 등의 금속 실리사이드층, 티탄나이트라이드, 탄타루 나이트라이드 등의 금속질화막층, 텅스텐, 탄타루, 모리브덴, 코발트 등의 금속층, 알루미늄등의 금속층 혹은 이들층 중의 2층이상의 적층체에서 선택된 도전체층에 의해 구성되는 것이며, 이 실시예에 있어서는, 도시하는거와 같이, 게이트전극(8)의 상면과 소자분리막(2)의 제3층(5)의 표면이 동일면이기 때문에, 형성이 용이하다.
(18)은 상기 소자분리막(2)의 제3층(5)의 표면상에 형성되며, 상기 한쌍의 소스/드레인 전극(15) 및 (16)의 한편의 소스/드레인 전극(16)의 상면으로 전기적으로 접속되는 한편의 소스/드레인 전극배선층으로, 스패터법이나 CVD법에 의해 형성되는, 예를 들면 두께가 50nm의 다결정 실리콘, 텅스텐 실리사이드, 티탄 실리사이드, 코발트 실리사이드, 탄타루 실리사이드, 모리브덴 실리사이드, 백금 실리사이드등의 금속 실리사이드층, 티탄나이트라이드, 탄타루 나이트라이드등의 금속질화막층, 텅스텐, 탄타루, 모리브덴 코발트 등의 금속층, 알루미늄 등의 금속층 혹은 이들의 층중 2층 이상의 적층체에서 선택된 도전체층에 의해 구성되는 것이며, 상기 게이트 전극용 배선층(17)과 동시에 형성되는 것이며, 이 실시예에 있어서는, 도시한거와 같이, 한편의 소스/드레인 전극(16)의 상면과 소자분리막(2)의 제3층(5)의 표면이 동일면에 있으므로, 형성이 용이한 동시에, 제65도에 표시한 종전예의 것과 같이 콘택트홀(19a)와 소자분리막(2)이 끝부와의 거리(치부(1a)를 취할 필요가 전혀없기 때문에, 상기 반도체기판(1)의 소자형성영역이 미세화되는 것이다.
(19)는 상기 소자분리막(2)와 게이트전극(8)와 게이트전극(8)과 한쌍의 소스/드레인 전극(15) 및 (16)과 측벽절연막(13) 및 (14)와 게이트 전극용 배선층(17)과 한편의 소스/드레인 전극(18)상에 형성되며, 한쌍의 소스/드레인 전극(15) 및 (16)의 다른면의 소스/드레인 영역(10) 상에 콘택트홀(19a)가 형성된 층간 절연막, 예를들면 CVD법에 의해 두께 800nm에 적층된 실리콘산화막으로 되며, 이 실시예에 있어서는, 콘택트홀(19a)의 위치는, 소자분리막(2)의 표면상에 일부가 위치하는 것으로도 좋고(물론, 콘택트홀(19)가 모두 다른편의 소스/드레인 영역(10) 상에 위치하는 것이라도 좋다). 제65도에 표시한 종전예의 거와 같이 콘택트홀(19a)와 소자분리막(2)의 끝부와의 거리(치수(1a))를 취할 필요가 전혀 없기 때문에, 상기 반도체기판(1)의 소자형성영역이 미세화되는 것이다.
(20)은 이층간 절연막의 콘택트홀(19a)를 통해서 다른편의 소스/드레인 전극(15)가 다결정 실리콘막으로 되는 경우는, 밑바닥층에 티탄 나이트라이드등의 금속질화막으로된 배리어층을 설치하고, 그 위에 예를들면 두께500nm의 알루미늄 층 또는 알루미늄 합금층 또는 동으로 된 도체층으로서 형성되며, 다른편의 소스/드레인 전극(15)가 고융점금속 질화막층, 고융점 금속층 혹은 이들 층의 적층제로 되는 경우, 특히 소스/드레인영역(10)에 접하여 티탄 나이트라이드층을 가지는 것으로 되는 경우는, 다른편의 소스/드레인 전극(15)가 배리어층으로서 기능하기 때문에, 예를들면 두께500nm의 알루미늄층 또는 알루미늄 합금층 또는 동의 단독층으로 형성된 것이다.
다음에 이와같이 구성된 반도체장치의 제조방법, 특히, 소자분리막(2) 및 MOS트랜지스터의 제조방법을 중심으로 하여 이하에 제3도~제16도를 사용하여 설명한다.
먼저, 제3도에 표시하는 거와같이, 제1도전형(이 예에 있어서는 P형)의 실리콘 기판으로된 반도체기판(1)의 하나에 주면상에, 열산화막 또는 CVD법에 의해, 예를들면 두께20nm의 실리콘산화막(300)을, 그 표면상에 CVD법에 의해 형성되는 예를 들면 두께 100nm의 다결정 실리콘 막(400), 그 표면상에 CVD법에 의해 형성되는 예를 들면 두께400nm의 실리콘 산화막(500)를 차례로 형성한다.
또한, 다결정 실리콘층(400)은, 필드실드분리를 위해서, 접지전위가 인가되기 때문에, 반도체기판(1)이 접지전위로 되는 것이라면, 다결정 실리콘(400)형성전에 실리콘산화막(300)의 소정위치에 일반적으로 알려져 있는 사진제판기술 및 에칭기술을 사용하여 반도체기판(1)의 하나의 주면에 달하는 콘택트홀을 형성해두면, 다결정 실리콘층(400)은 반도체기판(1)과 전기적으로 접속되는 것이 된다.
다음에, 제4도에 표시하는거와 같이, 상기 실리콘산화막(500)의 표면상에 포토레지스터를 도포하고, 평면형상이 사각형인 소자형성영역에 대응한 개구부(21a)를 에칭하여 레지스트층(21)을 형성하며, 이 레지스트층(21)를 마스크로서, 다결정 실리콘 막(400)을 에칭스토퍼로 하여 예를 들면 CF4, CHF등의 에칭가스에 의해 실리콘산화막(500)을 에칭하며, 다음에, 실리콘 산화막(300)을 에칭스토퍼로 하여 예를들면 Cl2, SF6등의 에칭가스에 의해 다결정 실리콘막(400)을 에칭하며, 끝으로, 예를들면 CF4, CHF3등의 에칭가스에 의해 실리콘 산화막(300)을 에칭하여, 반도체기판(1)의 소자형성영역에 대응한 개구부(3a, 4a, 5a)를 가진 제1층(3), 제2층(4), 제3층(5)에 의해 구성된 소자분리막(2)를 형성한다.
또한, 실리콘 산화막(500), 다결정 실리콘막(400), 실리콘 산화막(300)의 에칭에 있어서는, 에칭 레이트의 균일성을 고려하여 통상10%정도의 오버에칭을 한다.
이 실시예에 있어서는, 에칭레이트의 틀리는 다결정 실리콘층(400)을 통하고 있어, 이 다결정 실리콘층(400)에 의한 반도체기판(1)의 하나의 주면에 접하여 형성되는 제1층(3)의 실리콘 산화막의 두께를 예를들면 20nm의 극히 얇게 된다.
그결과, 제1층(3) 형성인때의 실리콘 산화막(300)의 오버에칭량이 적게할수 있고, 반도체기판의 소자형성영역의 표면을, C 나 F 등의 프라스에 쬐이는 시간을 극력으로 짧게할 수가 있어서, 반도체기판(1)중에의 C 나 F 등의 불순물의 혼입을 방지할 수 있고, 소자형성영역에 형성되는 소자(MOS 트랜지스터)의 특성열화가 없다.
결국, MOS트랜지스터를 형성하는 경우에는, 반도체기판(1)의 표면에 C 나 F 등의 불순물이 혼입되고 있으며, MOS트랜지스터의 게이트 산화막의 막두께의 균일성이 열화되거나, 게이트 산화막에 C 나 F 등의 불순물이 혼입하여 막질을 열화시키는데, 이것을 막고, 특성열화가 되지 않게 하는 것이다.
또, 이 실시예에 있어서는, 제1층(3)의 실리콘 산화막의 두께를 예를들면 20nm를 대단히 얇게 할 수가 있어서, 오버에칭을 시키지 않고, 에칭레이트등이 일정치 않아서, 발생하는 수nm정도의 잔존하는 실리콘 산화막을 희HF의 수용액으로 제거하는 일도 가능하며, 이렇게 하면, 더욱이 저대미지로 제1층(3)의 개구부(3a)를 형성할수 있는 것이다.
다음에, 제5도에 표시하는거와 같이, 제회(除灰)등에 의해 레지스트층(21)을 제거한후, 반도체기판(1)과 동일도전형, 이 실시예에 있어서는 P형의 불순물, 예를들면 보론을, 수백 KeV, 1012~1013em-2의 조건으로 주입하며, 반도체기판(1)의 소자분리영역표면, 결국 소자분리막(2) 직하의 표면에 채널스토퍼 영역으로서 기능하는, 반도체기판(1)의 불순물 농도보다 고농도의 제1의 불순물영역(6)을 소자분리막(2)에 대해서 자기정합적으로 형성하는 동시에, 반도체기판(1)의 소자형성영역 표면에서 소정 깊이의 위치, 예를들면 수백 nm의 깊이위치에 반도체기판(1)의 불순물 농도보다 고농도의 제2의 불순물영역(7)을 형성한다.
그 후에, 제6도 표시하는거와 같이, 먼저, 열산화법에 의해, 반도체기판(1)의 소자형성 영역표면 및 제2층(4)의 다결정 실리콘막(4)의 개구부(4a)측면을 산화하며, 각각에 실리콘 산화막을 형성한다.
이때 형성되는, 반도체 기판(1)의 소자형성영역표면상에 실리콘 산화막은 게이트 절연막(9)로서 사용되며, 제2층(4)의 다결정 실리콘막(4)의 개구부(4a)측면의 실리콘 산화막은 게이트 전극(8)과 제2층(4)를 구성하는 다결정 실리콘(4b)과의 전기적 절연을 위한 실리콘 산화막(4c)로서 사용되는 것이다. 그리고 반도체기판(1)의 하나의 주면전면상, 결국, 소자형성영역상 및 소자분리막(2)상에 CVD기법에 의한 게이트전극(8)을 형성하기 위한 다결정 실리콘층(인이나 보론등의) 불순물이 도프되어 있어도 좋다.) (800)을 형성한다. 그후, 제7도에 표시하는거와 같이 연마법이나 드라이에칭법에 의해, 다결정 실리콘층(800)의 막두께를 소자분리막(2)의 제3층(5)의 표면이 노출할때까지 감하여, 소자분리막(2)의 개구부(2a)만이 형성되는 매립다결정 실리콘층(810)을 형성한다.
이 매립다결정 실리콘층(810)의 막두께는, 소자분리막(2)의 막두께와 같게되며, 그 상면은 제3층(5)의 표면과 동일면에 위치하며, 연속적으로 평탄한 면을 형성하게 된다.
그리고, 제8도의 평면도에 표시하는거와 같이 일반적으로 알려져 있는 사진제판기술 및 에칭기술을 사용하여, 게이트전극이 위치하는 부분을 남긴 레지스트층(22)을 형성한다.
이 레지스트층(22)은 얼라이먼트 정도(情度)를 고려하여 도시한 (1b)로서 표시하는 겹치기량을 가지고 형성된다.
그후, 이 레지스트층(22)을 마스크로서 일반적으로 알려져 있는 에칭기술에 의해, 매입다결정 실리콘층(810)을 에칭하며, 제9도 내지 제11도에 표시하는거와 같이 게이트전극(8)을 형성한다.
이때 매립 다결정 실리콘층(810)의 에칭은 메립다결정 실리콘층(810)만의 에칭이며, 막두께가 소자분리막(2)의 분리막(2)의 막두께에 의해 결정된 일정치로 되있어서, 용이하게 행하여지는 것이며, 또한, 게이트 전극(8)의 양측면(8a, 8b)는 소자분리막(2)에 의해 자기 정합적으로 형성되는 것이다.
이렇게해서 형성된 게이트전극(8)은, 제9도 및 제10도에서 분명한거와 같이 양측면(8a, 8b)가 이들 양측면(8a, 8b)와 대향한 소자분리막(2)의 개구부(2a)측면에서 격리하여 형성되는 동시에, 제10도 및 제11도에서 명확하듯이 양단면(8c, 9d)가 대향한 소자분리막(2)의 개구부(2a) 측면에 접하여 형성되어 있으며, 한쌍의 소스/드레인 영역의 형성에 있어서 마스크의 일부로서 이용해도, 한쌍의 소스/드레인 영역간이 단축되는 일은 없고, 게이트전극(8)형성을 위한 레지스트층(22)에 겹치기량(마진치수)(1b)가 필요한 것으로, 제66도에 표시한 종전 예와 같이, 소자분리막(102)의 끝부로부터 소자분리막(102)상에 위치하는 게이트전극(106)의 끝부까지의 치수(1b)를 고려할 필요는 없고, 요컨데, 게이트전극(8)의 양단면(8c,8d)와 소자분리막(2)과의 마진치수는 0로 할수 있고, 고집적화가 도모되는 것이다.
다음에, 제12도에 표시하는 거와같이 게이트전극(8) 및 소자분리막(2)를 마스크로서 반도체기판(1)과 역도전형, 이 실시예에서는 n형, 예를 들면 비소(As)의 불순은 20KeV~50Kev로 이온주입하며, 한쌍의 소스/드레인 영역을 구성하는 예를들면 1013~1014cm-2의 저농도 불순물영역(10a) 및 (11a)를 자기정합적으로 형성한다.
그리고, 제13도에 표시하는 거와같이, CVD법에 의해 실리콘 산화막으로 된 절연막을. 반도체기판(1)의 하나의 주면전면, 요컨데, 소자분리막(2)의 표면 및 개구부(2a)측면, 한쌍의 저농도 불순물 영역(10a) 및 (11a)와 게이트전극(8)의 상면 및 양측면(8a) 및 (8b)에 형성하고, 그후, 이방성 에칭인 드라이 에칭에 의해, 게이트 전극(8)의 상면이 노출할때까지 에칭한다.
그렇게 하면, 게이트전극(8)의 양측면(8a) 및 (8b)에 사이드월(제1의 측벽절연막)(13,13)이 형성되는 동시에, 게이트전극(8)의 양단면이 접하고 있는 부분을 제외한 소자분리막(2) 개구부(2a)측면에도 제2의 측벽절연막(14)가 형성된다.
이때의 제1및 제2의 측벽절연막(13) 및 (14)의 반도체기판(1)의 하나의 주면과 접하는 접촉면의 폭은 CVD법에 의해 형성된 실리콘 산화막의 막두께에 의해 규제되는 것을, 예를들면, 50~100nm이다.
이와같이 제1및 제2의 측벽절연막(13) 및 (14), 게이트전극(8), 소자분리막(2)를 마스크로서 반도체기판(1)과 역도전형, 이 실시예에서는 n형, 예를 들면 비소(As)의 불순물을 50KeV~100KeV로 이온주입하여, 한쌍의 소스/드레인 영역을 구성하는 예를 들면 1015~1016cm-2의 고농도불순물영역(10b)및 (11b)를 자기 정합적으로 형성하며, 열처리를 실시하여 저농도 불순물 영역(10a) 및 (11a)와 고농도 불순물 영역(10b) 및 (11b)와 고농도 불순물 영역(10b) 및 (11b)를 가진 한쌍의 소스/드레인 영역(10) 및 (11)를 형성한다.
또한, 이들 한쌍의 소스/드레인 영역(10) 및 (11)에로 끼워진 영역이 채널영역(12)이 되는 것이다. 그후 제14도에 표시하는거와 같이, 반도체기판(1)의 하나의 주면상 전면, 요컨데 소자형성영역상, 소자분리막(2)상, 게이트 소스/드레인 전극(15)및 (16)을 형성하기 위한 다결정 실리콘층(인이나 보론등의 불순물이 도포되어도 좋다)을 형성한 후, 연마법이나 드라이에칭법에 의해, 다결정 실리콘층의 막두께를 소자분리막(2)의 제3층(5)의 표면이 노출할때까지 감하고, 제1및 제2의 측벽절연막(13) 및 (14)에 의해 에워싸여진 반도체기판(1)의 소자형성영역상, 요컨데, 한쌍의 소스/드레인 영역(10) 및 (11)소스/드레인 영역(10) 및 (11) 상에게만 형성되는 매립다결정 실리콘층을 형성한다.
이 매립다결정 실리콘층이 한쌍의 소스/드레인 전극(15) 및 (5)의 표면과 동일면에 위치하며, 연속적으로 평탄한 면을 형성하게 된다.
이와같이 한쌍의 소스/드레인 전극(15) 및 (16)은 자기 정합적으로 형성할수 있어서, 사진제판으로 형성했을 경우와 같이, 위치맞추기를 위한 마진을 취할 필요가 없고, 미세화가 도모되는 것이다.
요컨데, 제65도에 표시한 종래예의 것과같이 콘택트홀(19a)와 소자분리막(2)의 끝부와의 거리(치부1a)를 고려할 필요가 없고, 상기 반도체기판(1)의 소자형성영역이 미세화되는 것이다.
이렇게 해서, 소자분리막(2)으로 에워싸여진, 요컨데 개구부(2a)에 의해 노출되는 반도체기판(1)의 소자형성영역에, 게이트전극(8), 한쌍의 소스/드레인 영역(10) 및 (11)과 한쌍의 소스/드레인 전극(15) 및 (16)을 가진 N형 MOS트랜지스터가 구하여지는 것이며, 제15도에 사시도로 표시하는 거와같이, 게이트전극(8)의 상면 및 한쌍의 소스/드레인 전극(15) 및 (16)의 상면은 공히 소자분리막(2)의 제3층(5)의 표면과 동일면에 위치하며, 평탄화되어 있고, 또한 소자분리막(2)의 제3층(5)에 의해 그 주위를 완전히 에워싸여져 있는 것이다.
다음에, 제16도에 표시하는 거와같이, 반도체기판(1)의 하나의 주면상전면에, 요컨데, 소자분리막(2)의 표면상, 게이트 전극(8)의 상면상, 한쌍의 소스/드레인 전극(15) 및 (16)의 상면상, 제1및 제2의 측벽절연막(13) 및(14)의 위에, 스패터법이나 CVD법에 의해 예를들면 두께가 50nm의 다결정 실리콘텅스텐 실리사이드, 티탄 실리사이드, 코발트 실리사이드, 탄타루 실리사이드, 모리브덴 실리사이드, 백금 실리사이드 등의 금속 실리사이드층, 티탄나이트라이드, 탄타루 나이트라이드 등의 금속 질화막층, 텅스텐, 탄타루, 모리브덴, 코발트 등의 금속층, 알루미늄 등의 금속층 혹은 이들의 층중 2층이상의 적층체에서 선택된 도전체층을 형성하고, 그 위에 패터닝된 레지스터층을 형성한다.
이 레지스트 층을 마스크로서 에칭하며, 소자분리막(2)의 제3층(5)의 표면상에 형성되며, 게이트전극(8)의 상면으로 전기적으로 접속되는 게이트전극용 배선층(17)과 한쌍의 소스/드레인 전극의 한편의 소스/드레인 전극(16)의 상면에서 전기적으로 접속되는 한편의 소스/드레인 전극배선층(18)을 형성한다.
이때의 도전체층의 에칭은,평탄화된 면의 위에 형성되 있어서, 용이하게 또한 정도좋게 행하여 지는 것이다.
또한, 소스/드레인 전극배선층(18)은 소스/드레인 전극(16)의 상면에서 전기적으로 접속되기 때문에, 소자분리막(2)의 밑의 제1의 불순물 영역(6)과 전기적으로 접속되는 일없이, 제65도에 표시한 종래예의 거와같이, 콘택트홀(19a)와 소자분리막(2)의 끝부와의 거리(치수1a)를 취할 필요가 전혀없고, 반도체 기판(1)의 소자형성영역이 미세화되는 것이다.
다음에, 예를들면 (800nm)실리콘 산화으로된 층간 절연막(19)를, 반도체기판(1)의 하나의 주면상 전면, 요컨데, 소자분리막(2)의 표면상, 게이트전극(8)의 상면상, 한쌍의 소스/드레인 전극(15) 및 (16)의 상면상, 제1및 제2의 측벽절연막(13) 및 (14)의 위, 게이트전극용 배선층(17)의 표면상, 소스/드레인 전극배선층(18)의 표면상에 CVD법에 의해 형성하고, 한쌍의 소스/드레인 전극의 다른편의 소스/드레인 전극(15)의 위치에 대응하여 콘택트홀(19a)를 일반적으로 알려져 있는 사진제판기술 및 드라이 에칭기술을 사용하여 형성한다.
이때의 콘택트홀(19a)의 형성은, 소스/드레인 전극(15)의 위에 최소한 일부가 노츨하며는 좋고, 제65도에 표시한 종래예의 거와같이 콘택트홀(19a)와 소자분리(2)의 끝부와의 거리(치수1a)를 취할 필요가 전혀없기 때문에, 상기 반도체기판(1)의 소자형성영역이 미세화되는 것이다.
그후에, 층간절연막(19)의 표면전면에, 스패터법이나 CVD법에 의해 예를들면 두께가 500nm의 알루미늄 또는 알루미늄합금 또는 동이 도전층을 형성하며, 그위에 패터닝된 레지스트층을 형성한다.
이 레지스트층을 마스크로서 에칭하며, 층간절연막(19)의 콘택트홀(19a)를 통해서 소스/드레인 전극(15)에 전기적으로 접속된 다른편의 소스/드레인 전극배선층(20)을 형성한다.
만약에, 소스/드레인 전극(15)가 다결정 실리콘에 의해 형성되어 있는 경우는, 알루미늄, 알루미늄합금 또는 동의 바탕층으로서 티탄나이트라이드 등의 금속질화막으로 된 배리어층 설치하며는 되며, 소스/드레인 전극(15)가 금속질화막층, 금속층 혹은 이들층의 적층체로 되는 경우, 특히, 소스/드레인 영역(10)에 접하여 티탄 나이트라이드 층을 가지므로서 되는 경우는 다른편의 소스/드레인 전극(15)가 배리어층으로서 기능하기 때문에, 바탕층은 불요하다.
또한, 소스/드레인 전극에의 접속은, 전극배선층(18) 또는 (20)의 어느것을 사용해도 되며, 소스/드레인 양전극에 전극배선(18) 또는 전극배선(20)을 접속해도 된다.
또, 개구부(2a)의 형상은 임의이며 사각형에 한정되는 것은 아니다.
이렇게 해서 제1도 및 제2도에 표시한 반도체장치가 형성할 수 있는 것이며, 다음과 같은 이점을 가지고 있는 것이다.
(1)소자분리막(2)를 실리콘 산화막(500), 다결정 실리콘막(400), 실리콘 산화막(300)을 사용하여 차례로 하층막을 에칭스토퍼로서 에칭을 행하여 형성하고 있어서, 절연막으로서 필요한 두께를 상층의 제3층(5)를 구성하는 실리콘 산화막(500)에 의해 제어할수 있으며, 반도체기판(1) 하나의 주면에 접하여 형성되는 제1층(3)의 실리콘 산화막의 두께를 대단히 얇게 할수 있어서, 반도체기판의 소자형성영역의 표면을, C 나 F 등의 플라스자에 쬐이는 시간을 극력 짧게할 수 있고, 반도체기판(1)중에의 C나 F 등의 불순물의 혼입에 의한 소자(MOS트랜지스터)의 특성 열화를 억제할 수 있다.
(2)게이트 전극(8)을, 그 상면이 소자분리막(2)의 제3층(5)의 표면과 동일면에 위치하며, 연속적으로 평탄한 면을 가지며, 또한 양단면(8c, 8d)가 대향한 소자분리막(2)의 개구부(2a) 측면에 접하여 소자분리막(2)의 개구부(2a)에 매립되어서 형성하고 있어, 게이트 전극(8)로서의 점유면적을 작게할수 있고, 한쌍의 소스/드레인 영역의 형성에 있어서 마스크의 일부로서 이용해도, 한쌍의 소스/드레인 영역간이 단락되는 일없이, 게이트전극(8)양단면(8c, 8d)와 소자분리막(2)와의 마진치수는 0으로 할수있고, 고집적화가 도모된다.
(3)한쌍의 소스/드레인 전극(15) 및 (16)을, 그 상면이 소자분리막(2)의 제3층(5)의 표면과 동일면에 위치하며, 연속적으로 평탄한 면을 가지며 자기정합적으로 형성할 수 있어, 위치맞치기를 위한 마진을 취할 필요가 없고, 미세화를 도모하는 것이다.
(4) 소자분리막(2)에 의해 에워싸인, 결국 개구부(2a)에 의해 노출되는 반도체기판(1)의 소자형성영역에 , 게이트전극(8), 한쌍의 소스/드레인 영역(10) 및 (11)과 한쌍의 소스/드레인 전극(15) 및 (16)을 가진 N극의 MOS 트랜지스터가 구해지며, 또한, 게이트전극(8)의 상면 및 한쌍의 소스/드레인 전극(15) 및 (16)의 상면은 공히 소자분리막(2)의 제3층(5)의 표면과 동일면에 위치하며, 평탄화되어 있고, 또한, 소자분리막(2)의 제3층(5)에 의해 그 주위를 완전히 에워싸져 있어서, 고집적화에 적합하고, 배선의 패터닝이 용이한 소자분리막(2) 및 MOS 트랜지스터가 구하여진다.
(5)게이트 전극용 배선층(17)과 한편의 소스/드레인 전극배선층(18)을, 소자분리막(2)의 제3층(5)의 표면상에 형성되며, 각각 게이트전극(8)의 상면, 한편의 소스/드레인 전극(16)의 상면에서 전기적으로 접속하여 형성하고 있어서, 형성인 때의 에칭은 용이하게 또한 정도좋게 행하여져, 또한, 소스/드레인 전극배선층(18)에서의 소자분리막(2)의 끝부와의 거리를 취할 필요가 전혀없고, 미세화가 도모된다.
(6)소스/드레인 전극(15)가 고융점 금속지로하막층, 고융점 금속층 혹은 이들들의 적층체로 되는 경우, 특히 소스/드레인 영역(10)에 접하여 티탄 나이트라이드층을 가진 것으로 되는 경우는, 알루미늄 또는 알루미늄합금 또는 동의 도전층으로된 다른편의 소스/드레인 전극 배선층(20)에 대해서 다른편의 소스/드레인 전극(15)가 배리어층으로서 기능한다.
또한, 상기 실시예1에서와 제조방법의 설명에 있어서는, 게이트전극(8)을 다결정 실리콘(인이나 보론등의 불순물이 되어도 된다)에 의해 구성한 것을 표시하고 있지만, 다른 도전체, 예를들면 텅스텐 실리사이드, 티탄 실리사이드, 코발트 실리사이드, 모리브덴 실리사이드, 니켈 실리사이드, 백금 실리사이드 등의 금속실리사이드층, 티탄 나이트라이드, 탄타루 나이트라이드 등의 금속질화막층, 텅스텐, 탄마루, 모리브덴, 코발트등의 금속층, 알루미늄등의 금속층 혹은 이층들 중의 2층이상의 적층체에서 선택된 도전체층에 의해 구성해도 된다.
또, 한쌍의 소스/드레인 영역(10) 및 (11)의 저농도 불순물 영역(10a) 및 (11a)를 이온주입에 의해 형성한 것을 표시했지만, 이온주입에 의해 형성하는 일없이, 제1및 제2의 측벽절연막(13) 및 (14)로서 인이 도프된 실리콘산화막(소위PSG막)을 사용하여, 열확산의 열처리에 의해 제1및 제2의 측벽절연막(13) 및 (14)증의 인을 반도체기판(1)의 하나의 주면에 확산시켜서 저농도 불순물 영역을 형성시켜도 되는 것이다.
또한, 한쌍의 소스/드레인 전극(15) 및 (16)을 다결정 실리콘(인이나 보론등의 불순물이 도프되어도 된다)이나 티탄 나이트라이드층을 가지므로서, 구성한 것을 표시했지만, 타의 도전체, 예를들면 텅스텐 실리사이드, 티탄 실리사이드, 코발트 실리사이드, 모리브덴 실리사이드, 니켈 실리사이드, 백금 실리사이드 등이 금속실리사이드층, 티탄 나이트라이드, 탄타루 나이트라이드등의 금속질화막층, 텅스텐, 탄타루, 모리브덴, 코발트등의 금속층, 알루미늄등의 금속층, 어머퍼스 실리콘층 혹은 이층들 중의 2층이상의 적층체에서 선택된 도전체층에 의해 구성해도 되는 것이다. 또 한쌍의 소스/드레인 전극(15) 및 (16)을 인이나 보론이 도프된 도전체층(CVD)법에 의해 성막시에 PH3, B2H6등의 가스를 혼합하여 도프, 또는 성막후에 이온주입에 의해 도프)를 사용했을 경우, 한쌍의 소스/드레인 영역(10) 및 (11)의 고농도 불순물영역(10b) 및 (11b)를 이온주입에 의해 형성하지 않고, 이 도전체층을 열처리하므로서 인이나 보론을 반도체기판(1)의 하나의 주면에 열확산시켜서 고농도 불순물(10b) 및 (11b)를 형성해도 되는 것이다.
또, 채널스토퍼 영역으로서 기능하는 제1의 불순물영역(6)을 소자분리막(2)을 형성한 후, 이온주입에 의해 형성한 것을 표시했지만, 소자분리막(2)을 형성하기전에 예를들면, IDEM'88의 p246에 표시된 방법에 의해 형성해도 된다.
또, MOS 트랜지스터의 한계치전압 V+u를 제어하기 위해서, 소자분리막(2)형성후 게이트산화막(9)형성전에, 소자분리막(2)의 개구부(2a)에 노출되는 반도체기판(1)의 소자형성영역에, 예를들면 보론을 10~30KeV로 1012~1013cm-2로 이온주입해도 되는 것이다.
또한, 상기 실시예1에 있어서는, 반도체기판(1)로서 실리콘 기판을 사용한 것을 표시했지만, 반도체기판(1)의 하나의 주면에 웰영역을 형성한 실리콘 기판을 사용해도 되며(이경우, 편의상 웰영역이 반도체기판에 상당하는), 또, SIO(Silicon on Insulator)기판을 사용한 것이라도 되는 것이다.
또, N형의 MOS 트랜지스터에 대해서 설명했지만, P형의 MOS 트랜지스터라도 좋고, 이 경우는 상기 실시예에 대해서 도전형을 역으로 하면 된다.
또, 소자분리막(2)의 제3층(5)와 측벽절연막(13) 및 (14)를 각각 실리콘 산화막으로 형성한 것을 표시했지만, 각각 실리콘 지로하막으로 형성한 것이라도 된다.
이 경우, 층간절연막(19)를 구성하는 실리콘 산화막을 에칭하여 콘택트홀(19a)를 형성하는 경우에, 제3층(5)와 측벽절연막(13) 및 (14)가 각각 에칭스토퍼로서 기능하기 때문에, 층간절연막(19)의 콘택트홀 형성에 있어서, 오버에칭해도 소자분리막(2)를 구성하는 제2층(4)(다결정 실리콘에 의해 구성되어 있다)와 전기적으로 접속되는 일은 거의 없는 것이다.
[실시예 2]
제17도는 이 발명의 실시예2를 표시하는 것이며, 상술한 실시예1의 것이, 다른편의 소스/드레인 전극배선층(20)을 다른편의 소스/드레인 전극(13)의 상면만을 전기적으로 접속한 것으로 한것에 대해서, 이 실시예2에 있어서는, 다른편의 소스/드레인 전극 배선층(20)을 다른편의 소스/드레인 전극(13)의 상면 및 측면과 전기적으로 접속하는 것으로 한점만 상위 한것으로, 기타의 점에 대해서는 실시예1과 마찬가지다.
이 실시예2에 있어서도, 상술한 실시예1과 마찬가지로 층간절연막(19)를 형성할때까지는 전혀 같으며, 이층간 절연막(19)에 다른 편의 소스/드레인 전극(15)의 위치에 대응하여 콘택트홀(19a)를 형성할때에, 더욱이 소자분리막(2)의 제3층(5)및 측벽절연막(19), 소자분리막(2)의 제3층(5)및 측벽절연막(14)는 모두 실리콘 산화막으로 형성되어 있으므로, 층간절연막(19)를 오버에칭하므로서 소자분리막(2)의 제3층(5) 및 측벽절연막(14)도 에칭할수 있는 것이며, 다른 편의 소스/드레인 전극(15)은 실리콘산화막과는 에칭레이트의 틀리는 재질로 구성되어 있어서, 에칭되지 않고 그대로 남아 있게되는 것이다.
그후, 실시예1과 마찬가지로, 층간절연막(19)의 표면 전면에, 스패터법이나 CVD법에 의해 예를들면 두께가 500nm의 알루미늄 또는 알루미늄합급의 도전층을 형성하며, 그 위에 패터닝된 레지스트층을 형성한다.
이 레지스트 층을 마스크로서 에칭하며는, 제17도에 표시한거와 같이, 층간 절연막(19)의 콘택트홀(19a)을 통해서 다른편의 소스/드레인 전극(15)의 상면 및 측면에 전기적으로 접속된 다른편의 소스/드레인 전극배선층(20)이 형성할 수 있는 것이다.
[실시예 3]
제18도는 이 발명의 실시예3을 표시하는 것이며, 상술한 실시예1의 것이, 게이트전극용 배선층(17)을 소자분리막(3)의 제3층(5)표면에 형성하며, 게이트전극(8)의 상면과 전기적으로 접속한 것에 대해서, 이 실시예3은, 소자분리막(2)의 제3층(5)표면에 게이트전극(8)의 끝면(8c)의 일부를 노출시키는 게이트전극 배선용 홈(5a)내에 게이트전극용 배선층(17)을 매립하고, 게이트전극용 배선층(17)을 게이트 전극(8)의 끝면(8c)의 노출면에 전기적으로 접속한 점만이 상위한 것이며, 기타점에 대해서는 실시예1과 마찬가지이다.
이 실시예3에 있어서도, 상술한 실시예1과 마찬가지로 제7도에 표시하는 소자분리막(2)의 개구부(2a)에게만 형성되는 매립다결정 실리콘층(810)을 형성할때 까지는 같으며, 그후, 제19도 및 제20도에 표시하는 거와같이, 게이트 전자용 배선층(17)을 형성하는 위치에 소자분리막(2)의 제3층(5)의 표면을 일반적으로 알려져 있는 사진제판기술 및 에칭기술에 의해 예를들면 깊이가 100~200nm의 게이트전극 배선용홈(5a)를 형성한다.
이 게이트전극배선용홈(5a)는 도시한 것에서 분명한거와 같이, 게이트전극(8)의 끝면(8c)와의 전기적 접속이 확실하게 하얘지도록, 결국, 게이트전극(8)을 형성할때의 얼라이먼트 정도를 고려하여 게이트 전극(8)의 끝면(8c)와의 접촉부가 되는 위치에 폭광부(5b)를 설치한다.
다음에, 제21도 및 제22도에 표시하는 거와같이, 반도체기판(1)의 하나의 주면상전면, 요컨데, 소자분리막(2)의 표면상, 매립다결정 실리콘층(810) 상면위에, 스패터법이나 CVD법에 의해 다결정 실리콘층(인이나 보론등의 불순물이 도프되어도 된다)를 형성하며, 이 다결정 실리콘층을 에치백이나 연마법에 의해 게이트전극 배선용홈(5a)내 이외의 다결정 실리콘층을 제거하며, 다결정 실리콘층(810)의 단면과 전기적으로 접속된 게이트 전극용 배선층용 다결정 실리콘층(170)을 형성한다.
그리고, 제23도에 표시하는 거와같이 일반적으로 알려져 있는 사진제판기술 및 에칭기술을 사용하여, 게이트전극(8)이 위치한 부분 및 게이트전극용 배선층(17)이 위치하는 부분을 남긴 레지스트층(23)을 형성한다.
이 레지스트층(23)은 얼라이먼트정도를 고려하여, 다결정 실리콘층(810)의 양단면측에, 요컨데, 도시에(1b)로서 표시하는 위치는 매입된 게이트전극용 배선층용 도체층(170)의 폭보다 굵게 했다.
그후, 이 레지스트층(23)을 마스크로서 일반적으로 알려져 있는 에칭기술에 의해, 매립다결정 실리콘층(810)을 에칭하며, 제24도에 표시하는 거와같이 게이트전극(8) 및 게이트전극용 배선층(17)을 형성한다.
이때의 매립다결정 실리콘층(810)의 에칭은, 매립다결정 실리콘층(810)만의 에칭이며, 막두께가 소자분리막(2)의 막두께에 의해 결정된 일정치로 되있어서, 용이하게 행하여지는 것이며, 도한 게이트전극(8)의 양단면(8c,8d)는 소자분리막(2)에 의해 자기 정합적으로 형성되는 것이다.
또한, 게이트전극용 배선층(17)의 재질을 게이트 전극(8)과 같은 재질로 하고 있어서, 제24도에 표시하는 거와같이, 게이트전극용 배선층(17)에서의 게이트전극(8)의 끝면(8c)와 접촉하는 부분이 일부 에칭되는 것으로, 폭광부로 하고 있어서, 하등의 문제가 없다.
또한, 이렇게 해서 형성된 게이트 전극은, 실시예1과 같은 효과를 나타내고 있는 것이다.
그후, 상기 실시예1과 마찬가지로, 제2도~제18도에 표시하도록하고, 다음의 것을 차례로 형성한다.
즉, 게이트전극(8)및 소자분리막(2)를 마스크로써 한쌍의 소스/드레인 영역을 구성하는 저농도 불순물 영역(10a) 및 (11a)를 자기 정합적으로 형성한다.
게이트 전극(8)의 양측면(8a)및 (8b)에 사이드월(제1의 측벽절연막) (13,13)을 형성하는 동시에, 게이트 전극(8)의 양단면(8c) 및 (8d)가 접하여 있는 부분을 제외한 소자분리막(2) 개구부(2a) 측면에도 제2의 측벽절연막(14)를 형성한다.
제1및 제2의 측벽절연막(13) 및 (14), 게이트전극(8), 소자분리막(2)를 마스크로서 한쌍의 소스/드레인 영역을 구성하는 고농도불순물영역(10b)및 (11b)를 자기정합적으로 형성하며, 열처리를 실시하여 저농도 불순물영역(10a) 및 (11a)와 고농도 불순물 영역(10b) 및 (11b)를 열확산시켜, 안정된 저농도 불순물 영역(10a) 및 (11a)와 고농도 불순물 영역(10b) 및 (11b)를 가진 한쌍의 소스/드레인 영역(10) 및 (11)를 형성한다.
제 1및 제2의 측벽절연막(13) 및 (14)에 의해 에워싸인 반도체기판(1)의 소자형성영역상, 요컨데, 한쌍의 소스/드레인 영역(10) 및 (11)상에게만 형성되는 한쌍의 소스/드레인 전극(15) 및 (16)을 형성한다.
소자분리막(2)의 제3층(5)의 표면상에 한쌍의 소스/드레인 전극의 한편의 소스/드레인 전극(16)의 상면에서 전기적으로 접속되는 소스/드레인 전극배선층(18)을 형성한다.
층간절연막(19)를 형성하며, 한쌍의 소스/드레인 전극의 다른편의 소스/드레인 전극(15)의 위치에 대응하여 콘택트홀(19a)를 형성한다.
층간절연막(19)의 콘택트홀(19a)를 통해서 소스/드레인 전극(15)에 전기적으로 접속된 다른 편의 소스/드레인 전극배선층(20)을 형성한다.
이렇게 해서 제18도에 표시한 반도체장치가 형성할수 있으며, 상기 실시예 1과 똑같은 효과를 나타내는외에, 게이트전극용 배선층(17)이 게이트전극(8)의 끝면과 전기적으로 접속되는 구성을 취하고 있으므로, 반드시, 게이트전극용 배선층(17)의 끝면과 한쌍의 소스/드레인 전극(15) 및 (16)의 끝면과의 사이에는 제25도에 표시하는 거와같이 측벽절연막(14)가 개재하게 되므로, 게이트전극배선용홈(5a)와 게이트전극() 형성인 때의 얼라이먼트 어긋남이 생겼다고 해도, 게이트전극용 배선층(17)과 한쌍의 소스/드레인 전극(15) 및 (16)이 전기적으로 단락되는 일은 없다 라는 이점을 겸해서 가지고 있는 것이다.
[실시예 4]
제26도 및 제27도는 이 발명의 실시예4를 표시하는 것이며, 상술한 실시예3이 게이트 전극용 배선층(17)과 게이트전극(8)을 같은 재질의 것으로 구성한 것에 대하여, 이 실시예4에 있어서는 게이트전극용배선층(17)과 게이트전극(8)과는 틀리는 재질인 것으로 구성하고 있는 점에서 상위할 뿐이며, 그 외의 점에 대해서는 실시예3과 마찬가지다.
예를들면, 게이트전극(8) 및 게이트전극용 배선층(17)로서 다결정 실리콘층(인이나 보론 등의 불순물이 도프되어도 좋다), 텅스텐 실리사이드, 티탄 실리사이드, 코발트 실리사이드, 모리브덴 실리사이드, 백금 실리사이드 등의 금속실리사이드층, 티탄 나이트라이드, 탄타루 나이트라이드 등의 금속질확막층, 텅스텐, 탄타루, 모리브덴, 코발트등의 금속층, 알루미늄등의 금속층 혹은 이층들 중의 2층이상의 적층체에서 선택된 틀리는 2조의 도전체층에 의해 구성해도 되는 것이다.
그리고, 이 실시예4에 있어서는, 게이트전극(8)의 형성공정, 요컨데, 제26도에 표시한 공정(상기 실시예3에서의 제23도에 표시한 공정)과 제27도에 표시한 공정(상기 실시예3에서의 제24도에 표시한 공정)이 상술한 실시예3에 표시한 것과 상위할뿐으로 다른 제조공정에 대해서 똑같다.
즉, 제26도에 표시하는 거와같이, 게이트전극배선용홈(5a)내에 다결정 실리콘층(810)의 끝면과 전기적으로 접속된예를 들면 코발트 실리사이드로된 게이트전극용 배선층(17)를 매립형성된후, 일반적으로 알져져 있는 사진제판기술 및 에칭기술을 사용하여, 게이트전극이 위치하는 부분을 남기 레지스트 층(24)을 형성한다.
이 레지스트층(24)은 얼라이먼트 정도를 고려하여, 다결정 실리콘층(810)의 양단면측에 게이트전극에 대한 겹치기량을 가지고 형성되어 있다.
그후, 이 레지스트층(23)을 마스크로서 일반적으로 알져져 있는 에칭기술에 의해, 매립다결정 실리콘층(810)을 Cl2나 BCl3로 에칭하고, 제27도에 표시하는 거와 같이 게이트전극(8)를 형성한다.
이때의 매립다결정 실리콘층(810)의 에칭은, 매립다결정 실리콘층(81)만의 에칭이며, 상기 에칭가스에 의해서는 게이트 전극용 배선층(17)은 에칭되지 않고, 제26도에 표시한 거와같이 게이트전극용 배선층(17)은 에칭되지 않고, 제26도에 표시한거와 같이 게이트전극 배선층(17)를 레지스트층(24)로 덮을 필요는 없고, 또한, 막두께가 소자분리막(2)의 막두께에 의해 결정된 일청지로 되 있어서, 용이하게 행하여지므로서, 또한, 게이트전극(8)의 양측면(8a, 8b)는 소자분리막(2)에 의해 자기 정합적으로 형성되는 것이다.
그후는 실시예3에 표시한 것과 마찬가지로 제조하는 것으로, 이와같은 구성된 것에서도 실시예3과 같은 효과를 나타내는 것이다.
[실시예 5]
제28도는 이 발명의 실시예5를 표시하는 것이며, 상술한 실시예1에 표시한 것에 대해서도, 이 실시예5의 것은 게이트전극(8) 및 한쌍의 소스/드레인 전극(15) 및 (16)을 각각 다결정 실리콘층(인이나 보론의 불순물이 도포되어도 좋다)로 된 하부층(8a, 15a, 16a)와 이하부층에 접하여 형성된 코발트실리사이드등의 금속 실리사이드로 된 상부층(8b, 15b, 16b)에 의해 구성한 점만이 상위하며, 기타점은 실시예1과 마찬가지다.
그리고, 그 제조방법은, 상술한 실시예1과 마찬가지로 제14도에 표시하는, 소자분리막(2)에 의해 에워싸인, 결국 개구부(2a)에 의해 노출되는 반도체기판(1)의 소자형성영역에, 게이트전극(8)을 위한 다결정 실리콘층과 한쌍의 소스/드레인 전극(15) 및 (16)을 위한 다결정 실리콘층을 형성할 때까지는, 전혀 똑같다.
그후, 제20도에 표시하는 거와같이, 에창가스로서 예를들면, Cl2또는 SF6를 사용하여, 게이트전극(8)을 위한 다결정 실리콘층과 한쌍의 소스/드레인 전극(15) 및 (16)을 위한 다결정 실리콘층의 상부를, 예를들면 100nm~20nm에칭하여, 각각 다결정 실리콘층으로된 게이트전극(8)과 한쌍의 소스/드레인 전극(15) 및 (16)의 하부층(8a, 15a, 16a)를 형성한다.
이때, 소자분리막(2)의 제3층(5)와 측벽절연막(13) 및 (14)는 다결정 실리콘 과는 에칭그레이트가 틀리는 실리콘 산화막 등의 절연막에 의해 형성되어 있어서, 에칭되지 않는다.
따라서, 게이트전극(8)을 위한 다결정 실리콘 층과 한쌍의 소스/드레인 전극(15) 및 (16)을 위한 다결정 실리콘층의 상부에 측벽절연막(13) 및 (14)에 의해 에워싸여진 凹부가 형성한 것으로 된다.
다음에, 제30도에 표시하는거와 같이, 반도체기판(1)의 하나의 주면전면, 요컨데, 소자분리막(2)의 제3층(5)표면상, 게이트전극(8)과 한쌍의 소스/드레인 전극(15) 및 (16)의 하부층(8a, 15a, 16a)상, 및 측벽절연막(13) 및 (14)의 위에 CVD법에 의해 티탄 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드등의 금속 실리사이드층을 형성한 후, 에치백 또는 소자분리막(2)의 제3층(5)표면 및 측벽절연막(13)과 및 (14)의 선단면이 노출할때까지, 금속 실리사이드 층을 제거하고, 게이트전극(8)과 한쌍의 소스/드레인 전극(15) 및 (16)의 하부층(8a, 15a, 16a)의 상부에 위치하는 측벽절연막(13) 및 (14)에 의해 에워싸여진 凹부내에 매립된 금속 실리사이드로된 상부층(8b, 15b, 16b)를 형성한다.
이렇게 해서, 소자분리막(2)에 의해 에워싸여진, 요컨데 개구부(2a)에 의해 노출되는 반도체기판(1)의 소자형성영역에, 게이트전극(8), 한쌍의 소스/드레인 영역(10) 및 (11)과 한쌍의 소스/드레인 전극(15) 및 (16) 가진 N극 MOS 트랜지스터가 얻어지는 것이며, 게이트전극(8)의 상면 및 한쌍의 소스/드레인 전극(15) 및 (16)의 상면은 공히 소자분리막(2)의 제3층(5)의 표면과 동일면에 위치하며, 평탄화되어 있고, 또한, 소자분리막(2)의 제3층(5)에 의해 그 주위를 완전하게 에워싸여 있는 것이다.
이후, 상술한 실시예1과 마찬가지로 하여, 게이트전극용배선층(17)한쌍의 소스/드레인 전극배선층(18) 및 (20), 층간절연막(19)가 형성되며, 제28도에 표시하는 반도체 장치가 구하여지는 것이다.
이와같이 구성된 반도체장치에 있어서도 상술한 실시예1과 마찬가지로 효과를 나타내는 것이다.
또한, 이 실시예 5에 표시한 것에 있어서는, 게이트전극(8)과 한쌍의 소스/드레인 전극(15) 및 (16)양자를 하부층(8a, 15a, 16a) 및 상부층(8b, 15b, 16b)가진것으로 했지만, 게이트 전극(8)과 한쌍의 소스/드레인 전극(15) 및 (16)의 어느한편만을 하부층 및 상부층을 가진 것으로서 좋은 것이다.
[실시예 6]
제31도는 이 발명의 실시예6을 표시하는 것이며, 상술한 실시예1에 표시한 것에 대해서, 이 실시예 6의 것은 게이트전극(8)의 상면과 한쌍의 소스/드레인 전극(15) 및 (16)의 상면을, 소자분리막(2)의 제3층(5)의 표면과는 틀리는 평면에 위치시킨, 요컨데, 소자분리막(2)의 제3층(5)의 표면보다 아래에 위치시킨점만 상위한 것이며, 기타는 실시예1과 마찬가지다.
이 실시예6에 있어서도, 상술한 실시예1과 마찬가지로 제14도에 표시하는, 소자분리막(2)에 의해 에워싸인, 요컨데 개구부(2a)에 의해 노출되는 반도체기판(1)의 소자형성영역에 게이트전극(8)을 위한 다결정 실리콘층과 한쌍의 소스/드레인 전극(15) 및 (16)을 위한 다결정 실리콘층을 형성할때까지는, 전혀 같다.
그후, 제32도에 표시하는 거와같이, 드라이에칭에 의해 게이트 전극(8)을 위한 다결정 실리콘층과 한쌍의 소스/드레인 전극(15) 및 (16)을 위한 다결정 실리콘층의 상부를, 예를 들면 측벽절연막(13) 및 (14)의 반도체기판(1)의 하나의 주면에 접한 부분의 폭과같은 정도의 량을 에칭하여, 게이트전극(8)과 한쌍의 소스/드레인 전극(15) 및 (16)을 형성한다.
이때, 소자분리막(2)의 제3층(5)와 측벽절연막(13) 및 (14)는 에칭되지 않고, 게이트전극(8)과 한쌍의 소스/드레인 전극(15) 및 (16)의 상면은, 측벽절연막(13) 및 (14)의 선단부에 위치하는 폭이 좁은 부분보다 아래에 위치하며, 게이트전극(8)과 한쌍의 소스/드레인 전극(15) 및 (16)과는, 측벽절연막(13) 및 (14)의 폭이 넓은 부분에 의해 확실하게 전기적으로 절연되는 것이다.
이후, 상술한 실시예1과 같게하여, 게이트전극용배선층(17), 소스/드레인 전극 배선층(18) 및 (20), 층간절연막(19)가 형성되며, 제31도에 표시하는 반도체장치가 구하여지는 것이다.
이와같이 구성된 반도체장치에 있어서도 상술한 실시예 1과 같은 효과를 나타내는 외에, 게이트전극(8)과 한쌍의 소스/드레인 전극(15) 및 (16)과의 전기적으로 절연이 확실하게 행하여지는 것이다.
또한, 상기 실시예6에 있어서는, 게이트전극(8)과 한쌍의 소스/드레인 전극(15) 및 (16)을 같은 재질의 것으로 구성한 것을 표시했지만, 예를들면, 게이트전극(8)을 다결정 실리콘, 한쌍의 소스/드레인 전극(15) 및 (16)을 코발트 실리사이드로서, Cl2가스에 의해 에칭하며는, 게이트 전극(8)만이 에칭되는 것으로, 게이트전극(8)과 한쌍의 소스/드레인 전극(15) 및(16)과는, 측벽절연막(13) 및 (14)의 폭이 넓은 부분에 의해 확실하게 전으로 절연되는 것이다.
즉, 게이트전극(8)과 한쌍의 소스/드레인 전극(15) 및 (16)을 틀린재질로 형성하며, 어느 한편을 에칭하는, 요컨데, 게이트전극(8)의 상면과 한쌍의 소스/드레인 전극(15) 및 (16)의 상면이 틀리는 평면상에 자리하게 하면 마찬가지의 효과를 나타내는 것이다.
[실시예 7]
제 33도는 이 발명의 실시예7를 표시하는 것이며, 상술한 실시예6에 표시한 것에 대해서는, 이 실시예7의 것은 또한, 상부를 에칭시킨 게이트(8)과 한쌍의 소스/드레인 전극(15) 및 (16)을 형성한후, 소자분리막92)의 제3층(5)의 표면 및 측벽절연막(13) 및 (14)의 폭이 좁은 선단부를 에칭한점만이 상위한 것으로, 기타의 점에 대해서는 실시예6과 마찬가지다.
이 실시예7에 있어서도, 상술한 실시예6과 마찬가지로 제32도에 표시하는 드라이에칭에 의해 게이트전극(8)을 위한 다결정 실리콘층과 한쌍의 소스/드레인 전극(15) 및 (16)을 위한 다결정 실리콘층의 상부를 에칭하여, 게이트전극(8)과 한쌍의 소스/드레인 전극(15) 및 (16)을 형성할때까지는, 전혀 똑같다.
그후, 제34도에 표시하는거와 같이, 소자분리막(2)의 제3층(5)의 표면 및 측벽절연막(13) 및 (14)의 선단부가, 게이트전극(8)과 한쌍의 소스/드레인 전극(15) 및 (16)의 상면과 동일면에 위치할때까지 에칭한다.
이와같이, 소자분리막(2)의 제3층(5)의 표면 및 측벽절연막(13) 및 (14)의 상면과, 게이트전극(8)과 한쌍의 소스/드레인 전극(15) 및 (16)의 상면이 동일면에 위치하므로서, 게이트전극용 배선층(17) 및 한쌍의 소스/드레인 전극 배선층(18)의 형성에 있어서의 패터닝이 용이하게 되는 것이다.
이후, 상술한 실시예 6과 마찬가지로, 게이트전극용 배선층(17), 한쌍의 소스/드레인 전극 배선층(18) 및 (20), 층간 절연막(19)가 형성되며, 제33도에 표시하는 반도체장치가 구하여 지는 것이다.
이와같이 구성된 반도체장치에 있어서는 상술한 실시예3과 같은 효과를 나타낸다.
[실시예 8]
제 35도는 이 발명의 실시예8을 표시하는 것으로, 상술한 실시예1의 것이, 소자분리막(2)의 제2층(4)를 다결정 실리콘막의 측면에 형성되는 실리콘 산화막으로된 것에 대해서, 이 실시예 8에 있어서는, 소자분리막(2)의 제2층(4a)를 제1층(3) 및 제3층(5)를 실리콘 산화막으로서, 제2층(4a)를 실리콘질화막으로 한 점만이 상위한 것이며, 기타에 대해서는 실시예1과 마찬가지다.
이 실시예8에 표시한 제조방법은, 먼저 제36도에 표시하는 거와같이, 반도제기판(1)의 하나의 주면상에 열산화법 또는 CVD법에 의해, 에를들면 두께 20nm의 실리콘 산화막(300)을 형성하며, 그 실리콘 산화막(300)표면상에 CVD법에 의해 형성되는 예를들면 두께 100nm의 실리콘 질화막(400A)를 형성하고, 그 실리콘산화막(400A)표면상에 CVD법에 의해 형성되는 예를들면 두께 400nm의 실리콘산화막(500)을 차례로 형성한다.
다음에 제37도에 표시하는거와 같이, 상기 실리콘산화막(500)의 표면상에 평면현상이 사각형의 소자형성영역에 대응한 개구부를 가지는 레지스트층을 형성하며, 이 레지스트층을 마스크로서, 실리콘질화막(400A)를 에칭스토퍼로 하여 예를들면 CF4와 H2의 혼합가스(단, H2의 분압을 조정하여 실리콘산화막에 대해서 에칭스피드가 빨리되도록 하고 있다.)로된 에칭가스에 의해 실리콘산화막(500)을 에칭하며, 다음에 실리콘산화막(300)을 에칭스토퍼로 하여 예를들면 CF4와 H4의 혼합가스(단, H2의 분압을 조정하여 실리콘질화막에 대해서 에칭스피드가 빨라지도록 하고 있다)로된 에칭가스에 의해 실리콘질화막(400A)를 에칭하며, 최후에, 예를들면 CF4와 H2의 혼합가스(단, H2의 분압을 조정하여 실리콘산화막에 대해서 에칭스피드가 빨리되도록 하고 있다)로 된 에칭가스에 의해 실리콘산화막(300)을 에칭하여, 반도체기판(1)의 소자형성영역에 대응한 개구부(2a)를 가진 제1층(3), 제2층(4A), 제3층(5)에 의해 구성된 소자분리막(2)를 형성한다.
또한, 실리콘산화막(500), 실리콘질화막(400A), 실리콘산화막(300)의 에칭에 있어서는, 에칭레이트의 균일성을 고려하여 통산 10% 정도의 오버에칭을 한다.
이 실시예 8에 있어서는, 제1층(3)과 에칭레이트가 틀리는 실리콘질화막(400A)를 통하고 있어서, 이 실리콘질화막(400A)에 의해 반도체기판(1)의 하나의 주면에 접하여 형성되는 제1층(3)의 실리콘산화막의 두께를 상술한 실시예1과 마찬가지로 예를 들면 20nm로 극히 얇게 할 수 있다.
그결과, 제1층(3)형성인때의 실리콘산화막(300)의 오버에칭량이 적게할 수 잇고, 반도체기판의 소자형성영역의 표면을 C 나 F 등의 플라스마에 쬐이는 시간을 극히 짧게 할 수 있어, 반도체기판(1)중에의 C 나 F 등의 불순물의 혼입을 방지할 수 있고, 소자형성영역에 형성되는 소자(MOS 트랜지스터)의 특성열화가 없다.
또, 이 실시예 8에 있어서도, 상술한 실시예1과 마찬가지로 제1층(3)의 실리콘산화막의 두께를 예를들면(20nm)로 극히 얇게 할 수 있어서, 오버에칭을 하지않고, 에칭그래이트 등의 흔들림으로 발생하는 수 nm 정도의 잔존하는 실리콘산화막을 희 HF의 수용액에 의해 제거하는 것도 가능하며, 이렇게 하면, 또한 저대미지로 제1층(3)의 개구부(3a)를 형성할 수 있는 것이다.
그리고, 반도체기판(1)과 동일 도전형, 이 실시예에 있어서는 P형의 불순물, 예를들면 보론을 수백 KeV, 1012~1013cm-2의의 조건으로 주입하며, 반도체기판(1)의 소자분리영역표면, 요컨데 소자분리막(2) 직하의 표면에 채널스토퍼영역으로서 기능하는 반도체기판(1)의 불순물농도보다 고농도의 제1의 불순물영역(6)을 소자분리막(2)에 대해서 자기 정합적으로 형성하는 동시에, 반도체기판(1)의 소자형성영역 표면에서 소정깊이의 위치, 예를들면 수백 nm의 깊이의 위치에 반도체기판의 불순물 농도보다 고농도의 제2의 불순물영역(7)을 형성한다.
이후, 실시예1과 마찬가지로, 제6도 내지 제17도에 표시한거와 마찬가지로 제조하며, 제35도에 표시한 반도체장치를 구하는 것이며, 이와같이 구성된 반도체장치에 있어서도 상술한 실시예1과 같은 효과를 나타낸다.
[실시예 9]
제38도는 이 발명의 실시예9를 표시하는 것이며, 상술한 실시예 8에 표시한 것이 게이트전극용 배선층(17)을 소자분리막(2)의 제3층(5)표면에 형성하며, 게이트전극(8)의 상면과 전기적으로 접속한 것에 대해서, 이 실시예9의 것은, 소자분리막(2)의 제3층(5)에 게이트전극(8)의 끝면(8c)의 일부를 노출시키는 게이트전극배선용 홈(5c)를 형성하며, 이 게이트전극배선용 홈(5c)내에 게이트전극용배선층(17)를 매립하고, 게이트전극배선층(17)를 게이트전극(8)의 끝면(8c)의 노출면에 전기적으로 접속한 점만이 상위한 것이며, 기타는 실시에 8과 마차가지다.
다음에 실시예9의 제조방법에 대해서 설명한다.
먼저 제39도에 표시하는거와 같이, 반도체기판(1)의 하나의 주면상에 열산화법 또는 CVD법에 의해, 예를들면 두깨 20nm의 실리콘산화막(300)을 형성하고, 그 실리콘산화막(300) 표면상에 CVD법에 의해 형성되는 예를 들면 두께300nm의 실리콘질화막(400B)를 형성하며, 그 실리콘질화막(400B)표면상에 CVD법에 의해 형성되는 예를들면 두께 100nm의 실리콘산화막(500A)를 차례로 형성한다.
다음에, 제40도에 표시하는거와 같이, 상기 실리콘산화막(500A)의 표면상에 평면형상이 사각형의 소자형성영역에 대응한 개구부가 있는 레지스트층을 형성하며 이 레지스트층을 마스크로서, 실리콘질화막(400B)를 에칭스토퍼로하여 예를들면 CF4와 H2의 혼합가스(단, H2의 분압을 조정하여 실리콘산화막에 대해서 에칭스피드가 빨라지도록 하고 있다)로된 에칭가스에 의해 실리콘산화막(500A)를 에칭하며, 다음에 실리콘산화막(300)을 에칭스토퍼로 하여 예를들면 CF4와 H2의 혼합가스(단, H2의 분압을 조정하여 실리콘질화막에 대해서 에칭스피드가 빨라지도록 하고 있다)로된 에칭가스에 의해 실리콘질화막(400B)를 에칭하며, 최후에, 예를들면 CF4와 H2의 혼합가스(단, H2의분압을 조정하여 실리콘산화막에 대해서 에칭스피드가 빨리되도록 하고 있다)로된 에칭가스에 의해 실리콘산화막(300)을 에칭하여, 반도체기판(1)의 소자형성영역에 대응한 개구부(2a)가 있는 제1층(3), 제2층(4B), 제3층(5A)에 의해 구성된 소자분리막(2)를 형성한다.
또한, 실리콘산화막(500A), 실리콘질화막(400B), 실리콘산화막(300)의 에칭에 있어서는, 에칭레이트의 균일성을 고려하여 통상 10% 정도의 오버에칭을 행한다.
이 실시예9에 있어서는, 상술한 실시예8과 마찬가지로 소자형성영역에 형성되는 소자(MOS 트랜지스터)의 특성열화가 없다.
또, 이실시예 9에 있어서도, 상술한 실시예 8과 마찬가지로 오버에칭을 하지않고, 에칭레이트 등의 흔들림으로 발생하는 수 nm 정도의 잔존하는 실리콘산화막을 희 HF의 수용액에 의해 제거하는 일도 가능하며, 이와같이 하면, 또한 저대미지로 제1층(3)의 개구부(3a)를 형성할 수 있는 것이다.
그리고, 반도체기판(1)과 동일 도전형, 이 실시예에 있어서도 P형의 불순물, 예를들면, 보론을 수백 KeV, 1012~1013cm-2의 조건으로 주입하고, 반도체기판(1)의 소자분리영역표면, 요컨데 소자분리막(2) 직하에 표면에 채널스토퍼영역으로서 기능하는, 반도체기판(1)의 불순물농도보다 고농도의 제1의 불순물영역(6)을 소자분리막(2)에 대해서 자기 정합적으로 형성하는 동시에, 반도체기판(1)의 소자형성영역 표면에서 소정깊이의 위치, 예를들면 수백 nm의 깊이의 위치에 반도체기판(1)의 불순물농도보다 고농도의 제2의 불순물영역(7)를 형성한다.
다음에, 제41도에 표시하는거와 같이, 상술한 실시예8과 마찬가지로, 요컨데 제6도 및 제7도로 설명한 상기 실시예1과 마찬가지로하여 소자분리막(2)의 개구부(2a)만에 형성되는 매립다결정실리콘층(810)을 형성한다.
그후, 제42도 및 제43도에 표시하는거와 같이, 게이트전극배선층(17)을 형성하는 위치에 소자분리막(2)의 제3층(5A)의 표면을, 일반적으로 알려져있는 사진제판기술 및 에칭기술에 의해 제2층(4B)를 에칭스토퍼로서 제2층(5A)의 표면이 노출할때까지 에칭하여 게이트전극배선용 홈(5c)를 형성한다.
이 게이트전극배선용 홈(5c)는 도시에서 분명한거와 같이, 게이트전극(8)의 단면(8c)과의 전기적 접속이 확실하게 행하여지도록 요컨데, 게이트전극(8)을 형성할때의 얼라이먼트 정도를 고려하여 게이트전극(8)의 단면(8c)와의 접촉부가 되는 위치에 폭광부(5d)를 설치하고 있다.
다음에 제44도에 표시하는거와 같이, 반도체기판(1)의 하나의 주변상 전면, 요컨데, 소자분리막(2)의 표면상, 매립다결정실리콘층(810)상면상에 스패터법이나 CVD법에 의해 다결정실리콘층(인이나 보론등의 불순물이 도프되어도 된다)를 형성하고, 이 다결정 실리콘층을 에치백이나 연마법에 의해 게이트전극배선용 홈(5c)내 이외의 다결정 실리콘층을 제거하며, 다결정 실리콘층(810)의 끝면과 전기적으로 접속된 게이트전극용 배선층용 다결정실리콘층을 형성한후, 일반적으로 알려져 있는 사진제판기술 및 에칭기술을 사용하여, 게이트전극이 위치하는 부분 및 게이트전극용 배선층이 위치하는 부분을 남긴 레지스트층을 형성하며, 이 레지스트층을 마스크로서 일반적으로 알려져있는 에칭기술에 의해 매립다결정실리콘층(810)을 에칭하여 게이트전극(8) 및 게이트전극용 배선층(17)을 형성한다.
그후, 상술한 실시예 8과 마찬가지로, 요컨데 제12도~제18도에 설명한 상기 실시예(1)과 마찬가지로 차례로 형성하고, 제38도에 표시한 반도체장치를 구하는 것이며, 이렇게해서 구하여진 반도체장치는 상술한 실시예 8과 같은 효과를 나타내는 외, 게이트전극용배선층(17)이 게이트전극(8)의 단면(8c)와 전기적으로 접속되는 구성을 취하고 있으므로, 반드시, 게이트전극용 배선층(17)의 끝면과 한쌍의 소스/드레인 전극(15) 및 (16)의 단면과의 사이에는 측벽절연막(14)가 개재하게되므로, 게이트전극배선용 홈(5c)와 게이트전극(8)형성인때에 얼라이먼트 어긋남이 생겨도, 게이트전극용배선층(17)과 한쌍의 소스/드레인 전극(15) 및 (16)이 전기적으로 단락되는 일이 없다는 이점을 합해서 가지고 있는 것이다.
또한, 상기 실시예 9에 있어서는, 게이트전극배선층(17)을 다결정 실리콘을 사용하는 것으로해서 설명했지만, 이에 한정되어 있는 것이 아니고, 텅스텐 실리사이드, 티탄실리사이드, 코발트 실리사이드, 탄타루 실리사이드, 모리브덴 실리사이드, 백금 실리사이드 등의 금속실리사이드층, 티탄나이트라이트, 탄타루 등의 금속질화막층, 텅스텐, 탄타루, 모리브덴, 코발트 등의 금속층, 알루미늄 등의 금속층 혹은 이들의 층중에 2층 이상의 적층체에서 선택된 도전체층에 의해 구성한 것이라도 좋다.
[실시예 10]
제45도는 이 발명의 실시예10을 표시하는 것이며, 상술한 실시예1에 표시한 것에 대해서, 소자분리막(2)의 제3층(5)를 실리콘질화막(5B)와 실리콘산화막(5C)의 2층구조로 하는 동시에 소자분리막(2)의 제3층(5)에 게이트전극(8)의 끝면(8C)의 일부분 노출시키는 게이트전극배선용 홈(5C)를 형성하고, 이 게이트전극배선층(17)를 게이트전극(8)의 끝면(8C)의 노출면에 전기적으로 접속한 점만이 상위하며, 기타의 점에 대해서는 실시예1과 마찬가지다.
다음에 이 실시예 10의 제조방법에 대해서 설명한다.
먼저, 제46도에 표시하는거와 같이, 반도체기판(1)의 하나의 주면상에, 열산화법 또는 CVD법에 위에, 예를들면 두께 20nm의 실리콘산화막(300)을 형성하며, 그 실리콘산화막(300) 표면상에 CVD법에 의해 예를들면 두께 100nm의 다결정실리콘막(400)을 형성하며, 그 다결정실리콘막(400)표면상에 CVD법에 의해 형성되는 예를들면 두께 200nm의 실리콘질화막(500B)와 그 실리콘질화막(500B) 표면상 CVD법에 의해 형성되는 예를들면 두께 100nm의 실리콘산화막(500C)를 차례로 형성한다.
다음에 제47도에 표시하는거와 같이, 상기 실리콘산화막(500C)의 표면상에 평면형상이 사각형의 소자형성영역에 대응한 개구부를 가지는 레지스트층을 형성하며, 이 레지스트층을 마스크로서, 실리콘질화막(500B)를 에칭스토퍼로 하여 예를들면 CF4와 H2의혼합가스(단, H2의 분압을 조정하여 실리콘산화막에 대해서 에칭스피드가 빨리되도록 하고 있다)로된 에칭가스에 의해 실리콘산화막(500C)를 에칭하며, 다음에 다결정실리콘막(400)을 에칭스톱퍼로 하여 예를들면 CF4와 H2의 혼합가스(단, H2의 분압을 조정하여 실리콘질화막에 대해서 에칭스피드가 빨리되도록 하고 있다)로된 에칭가스에 의해 실리콘질화막(500B)를 에칭하며, 실리콘산화막(300)을 에칭스토퍼로 하여 예를들면 Cl2, SF6등의 에칭가스에 의해 다결정실리콘막(400)을 에칭하며, 끝으로, 예를들면 CF4와 H2의 혼합가스(단, H2의 분압을 조정하여 실리콘산화막에 대해서 에칭스피드가 빨리되도록 하고 있다)로된 에칭가스에 의해 실리콘산화막(300)을 에칭하여, 반도체기판(1)의 소자형성영역에 대응한 개구부(2a)를 가진 제1층(3), 제2층(4B), 제3층(5B) 및 (5C)에 의해 구성된 소자분리막(2)를 형성한다.
또한, 실리콘산화막(500C), 실리콘질화막(500B), 다결정실리콘막(400), 실리콘산화막(300)의 에칭에 있어서는, 에칭레이트의 균일성을 고려하여 통상 10%정도의 오버에칭을 한다.
이 실시예 10에 있어서는, 상기한 실시예1과 마찬가지로 소자형성영역에 형성되는 소자(MOS 트랜지스터)의 특성열화가 없다.
또, 이 실시예 10에 있어서는, 상기한 실시예 1과 마찬가지로 오버에칭을 하지않고 에칭레이트 등의 흔들림으로 발생하는 수 nm 정도의 잔존하는 실리콘산화막의 희 HF의 수용액으로 제거하는 것도 가능하며, 이와같이 하면, 더욱이 저대미지로 제1층(3)의 개구부(3a)를 형성하는 것이다.
그리고, 반도체기판(1)과 동일 도전형, 이 실시예에 있어서는 P형의 불순물, 예를들면 보론을, 수백 KeV, 1012~1013cm-2의 조건으로 주입하고, 반도체기판(1)의 소자분리영역 표면, 결국 소자분리막(2) 직하의 표면에 채널스톱퍼 영역으로서 기능하는, 반도체기판(1)의 불순물농도보다 고농도의 제1의 불순물영역(6)을 소자분리막(2)에 대해서 자기정합적으로 형성하는 동시에, 반도체기판(1)의 소자형성영역 표면에서 소정깊이의 위치, 예를들면 수백 nm의 깊이에 위치에 반도체기판(1)의 불순물농도보다 고농도의 제2의 불순물영역(7)를 형성한다.
다음에, 제48도에 표시하는거와 같이, 제6도 및 제7도로 설명한 상기 실시예1과 마찬가지로 하여 소자분리막(2)의 개구부(2a)만에 형성되는 매립다결정실리콘층(810)을 형성한다.
그후, 제49도 및 제50도에 표시하는거와 같이, 게이트전극용 배선층(17)을 형성하는 위치에 소자분리막(2)의 제3층의 상층을 구성하는 실리콘산화막(5c) 표면을, 일반적으로 알려져있는 사진제판기술 및 애칭기술에 의해, 제3층의 하층을 구성하는 실리콘질화막(5B)를 에칭스토퍼로서 실리콘 질화막(5B)의 표면이 노출할때까지 에칭하여 게이트전극배선용 홈(5C)를 형성한다.
이 게이트전극배선용 홈(5e)는 도시에서 분명한거와 같이 게이트전극(8)의 끝면(8C)와의 전기적 접속이 확실하게 행하도록, 결국 게이트전극(8)를 형성할때의 얼라이먼트 정도를 고려하여 게이트전극(8)의 끝면(8C)와의 접촉부가 되는 위치에 폭광주(5d)를 설치하고 있다.
다음에, 제51도에 표시하는거와 같이, 반도체기판(1)의 하나의 주면상 전면, 요컨데 소자분리막(2)의 표면상, 매립다결정 실리콘층(810)상면상에, 스패터법이나 CVD법에 의해 다결정 실리콘층(인이나 보론 등의 불순물이 도프되어도 좋다)를 형성하며, 이 다결정 실리콘층을 에치백이나 연마법으로 게이트전극배선용 홈(5e)내 이외에 다결정 실리콘층을 제거하며, 다결정 실리콘층(810)의 끝면과 전기적으로 접속된 게이트전극용 배선층용 다결정 실리콘층을 형성한 후, 일반적으로 알려진 사진제판기술 및 에칭기술을 사용하여, 게이트전극이 위치하는 부분 및 게이트전극용 배선층이 위치하는 부분을 남긴 레지스트층을 형성하여, 이 레지스트층을 마스크로서 일반적으로 알려진 에칭기술에 의해, 매립다결정 실리콘층(810)을 에칭하여 게이트전극(8) 및 게이트전극용 배선층(17)을 형성한다.
그후, 제12도 내지 제16도로 설명한 상기 실시예1과 마찬가지로해서 차례로 형성하며, 제45도에 표시한 반도체장치를 구하여지는 것이며, 이렇게해서 얻어진 반도체장치는 상기한 실시예1과 같은 효과를 나타내는 외에, 게이트전극용 배선층(17)이 게이트전극(8)의 끝면(8C)와 전기적으로 접속되는 구성을 취하고 있어서, 반드시, 게이트전극용 배선층(17)의 끝면과 한쌍의 소스/드레인 전극(15) 및 (16)의 끝면과의 사이에는 측벽절연막(14)가 개재하게 되므로, 게이트전극 배선용 홈(15e)와 게이트전극(8) 형성인때의 얼라이먼트 어긋남이 생겼다해도, 게이트전극용배선층(17)과, 한쌍의 소스/드레인 전극(15) 및 (16)이 전기적으로 단락되는 일은 없다는 이점을 겸해서 가지고 있는 것이다.
또한, 상기 실시예 10에 있어서는 게이트전극용 배선층(17)를 다결정 실리콘을 사용한 것으로서 설명했지만, 이에 한정된 것은 아니고, 텅스텐 실리사이드, 티탄실리사이드, 코발드 실리사이드, 탄타루 실리사이드, 모리브덴 실리사이드, 닛켈실리사이드, 배금실리사이드 등의 금속실리사이드층, 티탄 나이트라이드, 탄타루나이트라이드 등의 금속질화막층, 텅스텐, 탄타루, 모리브덴, 코발트 등의 금속층, 알루미늄 등의 금속층 혹은 이들 층중 2층 이상의 적층체에서 선택된 도전체층에 의해 구성한 것이라도 좋다.
[실시예 11]
제52도는 이 발명의 실시예11를 표시하는 것이며, 상기한 실시예8에 대해서, 측벽절연막(13) 및 (14)를 실리콘질화막으로 구성하며, 소자분리막(2)의 제3층(5A)에 게이트전극(8)의 끝면(8C)의 일부를 노출시키는 게이트전극용 배선용 홈(5e)를 형성하며, 이 게이트전극 배선용 홈(5e)내에 게이트전극용 배선층(17)을 매립하고, 게이트전극배선층(17)을 게이트전극(8)의 끝면(8C)의 노출면에 전기적으로 접속하는 동시에, 소자분리막(2)의 제3층(5A)에 한편의 소스/드레인 전극(15)의 측면의 일부를 노출시키는 소스/드레인 전극 배선용 홈(5f)를 형성하며, 이 게이트전극배선용 홈(5f)내에 한편의 소스/드레인전극 배선층(18)을 매립하여, 한편의 소스/드레인 전극배선층(18)을 한편의 소스/드레인 전극(16)의 측면의 노출면에 전기적으로 접속한 점만이 상위하는 것이며, 기타의 점에 대해서는 상기한 실시예 8과 마찬가지다.
다음에 이와같이 구성된 반도체장치의 제조방법에 대해서 설명한다.
소자분리막(2)에 의해 에워싸여진 요컨데 개구부(2a)에 의해 노출된 반도체 기판(1)의 소자형성영역에 게이트전극(8), 한쌍의 소스/드레인 영역(10) 및 (11)과 한쌍의 소스/드레인 전극(15) 및 (16)을 가진 N형의 MOS 트랜지스터를 얻기까지는, 상기한 실시예 8과 마찬가지로 형성되는 것이며, 제53도 및 제54도에 표시하는거와 같이 된다.
단, 상술한 실시예8의 것이 측벽절연막(13) 및 (14)로서 실리콘산화막을 사용하고 있는 것에 대해서, 이 실시예11에 있어서는 실리콘질화막을 사용하는 점이 상위할뿐 실시예 8과 마찬가지로 형성할 수 있는 것이 된다.
또, 소자분리막(2)에 있어서, 실리콘산화막(3), 실리콘질화막(4) 및 실리콘산화막(5A)의 각각의 막두께는 예를들면 20nm, 300nm, 100nm로 되있는 것이다.
그후, 제55도에 표시하는거와 같이, 실리콘질화막으로 된 측벽절연막(13) 및 (14)에 대해서 드라이에칭을 행하며, 측벽절연막(13) 및 (14)의 막두께를 예를 들면 100nm 감소시킨다.
그리고, 반도체기판(1)의 하나의 주면전면, 요컨데 소자분리막(2)의 제3층(5A) 표면상, 게이트전극(8)의 상면상, 한쌍의 소스/드레인 전극(15) 및 (16)의 상면상과 측벽절연막(13) 및 (14)의 상면상(에칭으로 제거된 공간부분을 포함하는 위)에 CVD법에 의해 적어도 50nm 이상의 실리콘산화막을 형성하며, 게이트전극(8)의 상면과 한쌍의 소스/드레인 전극(15) 및 (16)의 상면이 노출할때까지 에치백하여 측벽절연막(13) 및 (14)의 에칭으로 제거된 공간부분에 실리콘산화막(25)를 매립한다.
다음에 제56도에 표시하는거와 같이, 게이트전극용 배선층(17)을 형성하는 위치 및 한편의 소스/드레인 전극 배선층(18)을 형성하는 위치에 소자분리막(2)의 제3층(5A)의 표면을 일반적으로 알려진 사진제판기술 및 에칭기술에 의해 제2층(4B)와 측벽절연막(13) 및 (14)를 에칭스톱퍼로서 제3층(4B)의 표면이 노출할때까지 에칭하여 게이트전극 배선용 홈(5e) 및 한편의 소스/드레인 전극 배선용 홈(5f)를 형성한다.
다음 제57도 및 제58도에 표시하는거와 같이 반도체기판(1)의 하나의 주면상 전면, 요컨데 소자분리막(2)의 표면상, 게이트전극(8)의 상면상과 한쌍의 소스/드레인 전극(15) 및 (16)의 상면상에 스패터법이나 CVD법에 의해 다결정 실리콘층(인이나 보론 등의 불순물이 도프되어도 좋다)를 형성하며, 이 다결정 실리콘층을 에칭전극배선용 홈(5f)내 이외의 다결정 실리콘층을 제거하며, 게이트전극용 배선층(17) 및 한편의 소스/드레인 전극배선층(18)를 형성한다.
그후, 소자분리막(2)의 제3층(5A)의 표면상과 게이트전극용 배선층(17) 및 한편의 소스/드레인 전극배선층(18)상에 CVD법에 의해 실리콘산화막으로 된 층간절연막(19)를 형성하고, 그후, 다른편의 소스/드레인전극(15)의 상면상에 제2층(4B)와 측벽절연막(14)를 에칭스톱퍼로서 콘택트홀(19a)를 형성한다.
그리고, 층간절연막(19)의 표면 전면에, 스패터법이나 CVD법에 의해 예를들면 두께가 500nm의 알루미늄 또는 알루미늄 합금의 도전층을 형성하며, 그위에 패터닝된 레지스트층을 형성하며, 이 레지스트층을 마스크로서 에칭하며, 층간절연막(19)의 콘택트홀(19a)를 통해서 소스/드레인 전극(15)에 전기적으로 접속된 다른편의 소스/드레인 전극배선층(20)을 형성하며, 제52도에 표시한 반도체장치를 얻는 것이며, 이렇게 해서 얻어진 반도체장치는 상기한 실시예 8과 똑같은 효과를 나타내는 것이다.
또한, 상기 실시예1에 있어서는 게이트전극용 배선층(17)과 한편의 소스/드레인 전극배선층(18)를 다결층 실리콘을 사용한 것으로 설명했지만, 이에 한정된 것은 아니며, 텅스텐 실리사이드, 티탄실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 모리브덴 실리사이드, 백금 실리사이드등의 금속 실리사이드층, 티탄 나이트라이드, 탄타루 나이트라이드 등의 금속질화막층, 텅스텐 탄타루, 모리브덴, 코발트 등의 금속층, 알루미늄 등의 금속층 혹은 이들 층중 2개 이상의 적층체에서 선택된 도전체층에 의해 구성한 것이라도 좋다.
또, 상기 실시예11에 있어서는, 측벽절연막(13) 및 (14)의 에칭으로 제거된 공간부분에 실리콘산화막(25)를 매립한 것을 표시했지만, 이 실리콘산화막(25)를 형성하는 일없이, 그후의 층간절연막(19)의 형성공정으로 진행되어도 좋다.
[실시예 12]
제59도는 이 발명의 실시예12를 표시하는 것으로, 상술한 실시예1에 표시한 것에 대해서, 소자분리막(2)의 제3층(5)를 실리콘질화막(5B)와 실리콘산화막(5C)의 2층 구조로 하는 동시에, 측벽절연막(13) 및 (14)를 실리콘질화막으로 구성하며, 소자분리막(2)의 제3층(5)의 실리콘산화막(5C)에 게이트전극(8)의 끝면(8C)의 일부를 노출시키는 게이트전극배선용 홈(5e)를 형성하고, 이 게이트전극배선용 홈(5e)내에 게이트전극용 배선층(17)를 매립하고, 게이트전극배선층(17)를 게이트전극(8)의 끝면(8C)의 노출면에 전기적으로 접속하는 동시에, 소자분리막(2)의 제3층(5)의 실리콘산화막(5C)에 한편의 소스/드레인전극(16)의 측면의 일부를 노출시키는 소스/드레인 전극배선용 홈(5f)를 형성하며, 이 게이트전극배선용 홈(5f)내에 한편의 소스/드레인전극배선층(18)를 매립하고, 한편의 소스/드레인전극배선층(18)를 한편의 소스/드레인전극(16)의 측면의 노출면에 전기적으로 접속한 점만이 상위한 것으로 기타의 점에 대해서는 상기한 실시예 1과 마찬가지다.
다음에 이렇게 구성된 반도체장치의 제조방법에 대해서 설명한다.
소자분리막(2)에 의해 에워싸여진 요컨데 개구부(2a)에 의해 노출되는 반도체기판(1)의 소자형성영역에 게이트전극(8), 한쌍의 소스/드레인 영역(10) 및 (11)과 한쌍의 소스/드레인 영역(15) 및 (16)을 가진 N형의 MOS 트랜지스터를 구할때까지는 상술한 실시예1과 마찬가지로 형성되는 것이며, 제60도 및 제61도에 표시하도록 된다.
단, 상술한 실시예1의 것이 소자분리막(2)의 제3층(5)를 실리콘산화막(58)와 실리콘산화막(5C)의 2층구조로 하는 동시에, 상기 실시예1의 것이 측벽절연막(13) 및 (14)로서 실리콘산화막을 사용하고 있는 것에 대해서, 이 실시예 12에 있어서는 실리콘질화막을 사용하고 있는 점에서 상위할뿐이며, 실시예1과 마찬가지로 형성할 수 있는 것이다.
또, 소자분리막(2)에 있어서, 실리콘산화막(3), 다결정실리콘막(4), 실리콘질화막(5B) 및 실리콘산화막(5C)의 각각의 막두께는 예를들면 20nm, 100nm, 200nm, 100nm로 되어 있는 것이다.
그후, 실리콘질화막으로 된 측벽절연막(13) 및 (14)에 대해서 드라이에칭을 행하여, 측벽절연막(13) 및 (14)의 막두께를 예를들면 100nm감소시킨후, 반도체기판(1)의 하나의 주면전면, 요컨데 소자분리막(2)의 제3층의 실리콘산화막(5C)표면상, 게이트전극(8)의 상면상, 한쌍의 소스/드레인 전극(15) 및 (16)의 상면상과 측벽절연막(13) 및 (14)의 상면상(에칭으로 제거된 공간부분을 포함한 후)에 CVD법에 의해, 최소한 50nm이상의 실리콘산화막을 형성하며, 게이트전극(8)이 노출할때까지 에치백하여 측벽절연막(13) 및 (14)의 에칭으로 제거된 공간부분에 실리콘산화막(25)를 매입한다.
다음에 제62도에 표시하는거와 같이, 게이트전극용배선층(17)을 형성하는 위치 및 한편의 소스/드레인 전극배선층(18)을 형성하는 위치에 소자분리막(2)의 제3층의 실리콘산화막(5C)의 표면을 일반적으로 알려져 있는 사진제판기술 및 에칭기술에 의해 제3층의 실리콘질화막(5B)와 측벽절연막(13) 및 (14)를 에칭스토퍼로서 실리콘질화막(5B)의 표면이 노출할때까지 에칭하여 게이트전극배선용홈(5e) 및 한편의 소스/드레인 전극배선용 홈(5f)를 형성한다.
그후, 소자분리막(2)의 제3층의 실리콘산화막(5C)의 표면상과 게이트전극용 배선층(17)및 한편의 소스/드레인 전극배선층(18)위에 CVD법에 의해 실리콘산화막으로된 층간절연막(19)를 형성하고, 그후 다른편의 소스/드레인 전극(15)의 상면상에 제3층의 실리콘질화막(5B)와 측벽절연막(14)를 에칭스토퍼로서 콘택트홀(19a)를 형성한다.
그리고, 층간절연막(19)의 표면전면에 스패터법이나 CVD법에 의해 예를들면 두께가 500nm의 알루미늄 또는 알루미늄합금의 도전층을 형성하며, 그위에 패터닝된 레지스트층을 형성하며, 이 레지스트층을 마스크로서 에칭하며, 층간절연막(19)의 콘택트홀(19a)를 통해서 소스/드레인전극(15)에 전기적으로 접속된 다른편의 소스/드레인 전극 배선층(20)을 형성하며, 제59도에 표시한 반도체장치를 구하는 것이며, 이렇게 해서 구하여진 반도체장치를 상술한 실시예1과 똑같은 효과를 나타내는 것이다.
또한, 상기 실시예12에 있어서는, 게이트전극용배선층(17)과 한편의 소스/드레인 전극배선층(18)을 다결정 실리콘을 사용한 것으로서 설명했지만, 이에 한정된 것이 아니며, 텅스텐실리사이드, 티탄실리사이드, 코발트실리사이드, 탄타루실리사이드, 오리브덴실리사이드, 닛켈실리사이드, 백금실리사이드 등의 금속실리사이드층, 티탄나이트라이드, 탄타루나이트라이드 등의 금속질화막층, 텅스텐, 탄타루, 모리브덴, 코발트 등의 금속층, 알루미늄, 동 등의 금속층 혹은 이층중의 2층 이상의 적층체에서 선택된도전체층에 의해 구성한 것이라도 된다.
또 상기 실시예 12에 있어서, 측벽절연막(13) 및 (14)의 에칭으로 제거된 공간부분에 실리콘산화막(25)을 매립한 것을 표시했지만, 이 실리콘산화막(25)를 형성하는 일없이 그후의 공정으로 진행해도 좋다.
[발명의 효과]
이 발명의 제1의 발명은 반도체기판의 하나의 주면의 소자분리영역상에 소자형성영역을 에워싸도록 형성되는 소자분리막을 반도체기판의 하나의 주면상에 형성되는 절연막으로된 제1층과, 이 제1층의 표면상에 형성되는 제1층과는 틀리는 재질로된 제2층과, 이 제2층의 표면상에 형성되며, 제2층과는 틀리는 재질로 이루는 동시에, 잘연막인 제3층을 가지는 것으로 했기때문에, 소자분리막의 형성에 있어서 반도체기판의 소자형성영역의 표면에 악영할을 주지않고, 정도좋게 규정할 수 있고, 고집적화에 적합한 소자분리막을 가진 반도체장치를 얻을 수 있다는 효과가 있다.
이 발명의 제2의 발명은, 반도체기판의 하나의 주면의 소자분리영역상에 소자형성영역을 에워싸는 개구부를 가지고 형성되는 절연막으로된 제1층과, 이제1층의 표면상에 소자형성영역을 에워싸는 개구부를 가지고 형성되는 제1층과는 틀리는 재질로된 제2층과, 이 제2층의 표면상에 소자형성영역을 에워싸는 개구부를 가지고 형성되며, 제2층과는 틀리는 재질로 이루어진 동시에 절연막인 제3층을 가지는 소자분리막을 구비하고, 이 소자분리막에 에워싸여진 반도체기판의 소자형성영역에 채널영역을 끼워서 격리하여 형성되며, 소자분리막의 제1층과 접하는 PN접합단을 가지는 한쌍의 소스/드레인 영역과, 채널영역에 게이트산화막을 통해서 형성된 게이트전극과, 각각이 게이트전극과 전기적으로 절연되는 동시에 대응한 한쌍의 소스/드레인 영역과 전기적으로 접속되며 소자분리막의 제1층 내지 제3층의 개구부내에 위치하여 형성되는 한쌍의 소스/드레인 전극을 가진 MIS형 트랜지스터를 설치했으므로, 소자분리막의 형성에 있어서 반도체기판의 소자형성영역의 표면에 악영향을 주지않고, 정도좋게 규정할 수 있고, 또한 한쌍의 소스/드레인 영역 및 한쌍의 소스/드레인 전극을 자기 정합적으로 형성할 수 있고, 고집적화에 적합한 소자분리막 및 MIS형 트랜지스터를 가진 반도체장치를 구하여진다는 효과를 가지고 있는 것이다.
이 발명의 제3의 발명은 반도체기판의 하나의 주면의 소자분리영역상에 소자형성영역을 에워싸는 개구부를 가지고 형성되는 절연막으로된 제1층과, 이 제1층의 표면상에 소자형성영역을 에워싸는 개구부를 가지고 형성되는 제1층과는 틀리는 재질로된 제2층과, 이 제2층의 표면상에 소자형성영역을 에워싸는 개구부를 가지고 형성되며, 제2층과는 틀리는 재질로 이루워지는 동시에, 절연막인 제3층이 있는 소자분리막을 구비하고, 이 소자분리막에 에워싸여진 반도체기판의 소자형성영역에 채널영역을 끼고 격리하여 형성되며, 소자분리막의 제1층과 접하는 PN접합단을 가지는 한쌍의 소스/드레인 영역과, 채널영역상에 게이트절연막을 통해서 형성된 게이트전극과, 각각이 게이트전극과 전기적으로 절연되는 동시에 대응한 한쌍의 소스/드레인 영역과 전기적으로 접속되며, 소자분리막의 제1층 내지 제3층의 개구부내에 위치하여 형성되는 한쌍의 소스/드레인 전극을 가진 MIS형 트랜지스터를 설치하며, 소자분리막의 제1층 내지 제3층의 개구부는 평면형상이 최소한 대향하는 한쌍의 2변을 가지며, 게이트전극은 대향하는 한쌍의 측면과 대향하는 한쌍의 끝면을 가지며, 소자분리막의 개구부의 대향하는 2변에 위치하는 소자분리막의 2개의 측면간에 이 게이트전극들의 끝면이 각각 접하여 배치되면, 한쌍의 소스/드레인 각각은 게이트전극의 측면 각각에 접하여 설치된 측벽절연막에 의해 전기적으로 절연되어 있는 것으로 했기때문에, 소자분리막의 형성에 있어서 반도체기판의 소자형성영역의 표면에 악영향을 주지않으면, 정도좋게 규정할 수 있고, 또한 한쌍의 소스/드레인 영역 및 한쌍의 소스/드레인 전극을 자기 정합적으로 형성할 수 있고, 고집적화에 적합한 소자분리막 및 MIS형 트랜지스터를 가진 반도체장치가 구하여진다는 효과를 가지고 있다.
이 발명의 제4의 발명은, 반도체기판의 하나의 주면의 소자분리영역상에 소자형성영역을 에워싸는 개구부를 가지고 형성되는 절연막으로 된 제1층과, 이 제1층의 표면상에 소자형성영역을 에워싸는 개구부를 가지고 형성되는 제1층과는 틀리는 재질로된 제2층과, 이 제2층의 표면상에 소자형성영역을 에워싸는 개구부를 가지고 형성되며, 제2층과는 틀리는 재질로 되는 동시에, 절연막인 제3층을 가지는 소자분리막을 구비하고, 이 소자분리막에 에워싸인 반도체기판의 소자형성영역에 채널영역을 끼고 격리하여 형성되며, 소자분리막의 제1층과 접하는 PN접합단을 가지는 한쌍의 소스/드레인 영역과, 채널영역상에 게이트절연막을 통해서 형성된 게이트전극과, 각각이 게이트전극과 전기적으로 절연되는 동시에 대응한 한쌍의 소스/드레인 영역과 전기적으로 접속되며, 소자분리막의 제1층 내지 제3층의 개구부내에 위치하여 형성되는 한쌍의 소스/드레인 전극을 가진 MIS형 트랜지스터를 설치하며, 또한 소자분리막의 제3층의 표면상에 형성되며, 게이트전극에 전기적으로 접속되는 게이트전극용배선층을 설치했으므로, 소자분리막의 형성에 있어서 반도체기판의 소자형성영역의 표면에 악영향을 주지 않고, 정도좋게 규정할 수 있으며, 또한 한쌍의 소스/드레인 영역 및 한쌍의 소스/드레인 전극을 자기 정합적으로 형성할 수 있고, 고집적화에 적합한 소자분리막 및 MIS형 트랜지스터를 가지는 동시에, 게이트전극용 배선층과 게이트전극과의 접속을 단차없이 확실하게 접속할 수 있는 반도체장치가 얻어진다는 효과를 가지고 있다.
이 발명의 제5의 발명은 반도체기판의 하나의 주면의 소자분리영역상에 소자형성영역을 에워싸는 개구부를 가지고 형성되는 실리콘산화막으로된 제1층과, 이 제1층의 표면상에 소자형성영역을 에워싸는 개구부를 가지고 형성되는 제1층과는 틀리는 재질로된 제2층과, 이 제2층의 표면상에 소자형성영역을 에워싸는 개구부가 있어서 형성되며, 실리콘산화막을 가지는 절연층으로 된 제3층과를 가지는 소자분리막을 구비하고, 이 소자분리막에 에워싸여진 반도체기판의 소자형성영역에 양측면이 이들 양측면과 대향한 소자분리막의 개구부 측면으로부터 격리하여 형성되는 동시에 양끝면이 이 양단면들과 대향한 소자분리막의 개구부측면에 접하고, 게이트절연막을 통해서 형성되는 다결정 실리콘층에 의해 구성되는 게이트전극과, 각각이 이 게이트전극과 측면의 대향한 소자분리막의 개구부 측면과의 사이에 위치하는 반도체기판의 소자형성영역에, 소자분리막의 제1층과 접하는 PN접합단과 게이트전극이 직하에 위치하는 PN접합단을 가지는 한쌍의 소스/드레인 영역과,각각이 게이트전극과 전기적으로 절연되는 동시에 대응한 한쌍의 소스/드레인 영역과 전기적으로 접속되며, 소자분리막의 개구부내에 위치하여 형성되는 텅스텐실리사이드, 티탄실리사이드, 코발트실리사이드, 탄타루 실리사이드, 모리브덴 실리사이드, 닛켈실리사이드, 백금 실리사이드 등의 금속실리사이드층, 티탄나이트라이드, 탄타루 나이트라이드 등의 금속질화막층, 텅스텐, 탄타루, 모리브덴, 코발트, 닛켈 등의 금속층, 혹은 이 층들중 2층이상의 적층체에서 선택된 도전체층에 의해 구성되는 한쌍의 소스/드레인 전극을 가진 MIS형 트랜지스터를 설치하며, 또한 소자분리막, 게이트전극 및 한쌍의 소스/드레인 전극상에 형성되며, 최소한 한편의 소스/드레인 전극에 대응한 위치에 콘택트홀을 가지는 층간절연막과, 이 층간절연막에 형성되며, 콘택트홀을 가지는 층간절연막과, 이 층간절연막상에 형성되며, 콘택트홀을 통해서 소스/드레인 전극에 전기적으로 접속되는 알루미늄 또는 알루미늄합금 또는 동으로된 도전체층에 의해 구성되는 소스/드레인 전극 배선층을 설치했으므로, 소자분리막의 형성에 있어서 반도체기판의 소자형성영역의 표면에 악영향을 주지않고, 정도좋은 규정을 할 수 있고, 또한, 한쌍의 소스/드레인 영역 및 한쌍의 소스/드레인 전극을 자기정합적으로 형성할 수 있고 고집적화에 적합한 소자분리막 및 MIS형 트랜지스터를 가지는 동시에, 소스/드레인 전극이 소스/드레인 전극배선층으로부터 소스/드레인 영역에의 확산의 배리어층으로서 기능하는 반도체장치가 구하여진다는 효과를 가지고 있다는 것이다.
이 발명의 제6의 발명은, 반도체기판의 하나의 주면상에 절연막으로된 제1층과 이 제1층과는 틀리는 재질로된 제2층과 이 제2층과는 틀리는 재질로 이루는 동시에 절연막인 제3층과를 차례로 형성하는 공정과, 제1층과 제2층과 제3층과를 반도체기판의 소자분리영역상에 잔존시켜, 소자형성영역상에 개구부를 형성하는 에칭을 차례로 행하여, 제1층 내지 제3층으르 가지는 소자분리막을 형성하는 공정과, 소자분리막에 의해 에워싸여진 반도체기판의 소자형성영역에 소자를 형성하는 공정을 설정했으므로, 소자분리막의 형성은 반도체기판의 소자형성영역의 표면에 악영향을 주지않고, 소자형성영역을 정도좋게 규정할 수 있고, 고집적화에 적합한 소자분리막을 가진 반도체장치의 제조방법을 구할수 있다는 효과를 가지는 것이다.
이 발명의 제7의 발명은 반도체기판의 하나의 주면상에 소자형성영역을 에워싸도록 소자분리영역상에 차례로 절연막으로된 제1층과, 이제 1층과는 틀리는 재질로된 제2층과는 틀리는 재질로 이루는 동시에, 절연막인 제3층을 가지며, 소자형성막상에 개구부가 형성되는 소자분리막을 형성하는 공정과, 소자분리막의 개구부내에 위치하며, 게이트산화막상에 게이트전극을 형성하는 공정과, 소자분리막에 의해 에워싸인 반도체기판의 소자형성영역에 게이트전극 및 소자분리막을 마스크의 적어도 일부로서 한쌍의 소스/드레인 영역을 형성하는 공정과, 소자분리막의 개구부내에 위치하며, 한쌍의 소스/드레인 영역의 각각에 대해 대응한 소스/드레인 영역에 전기적으로 접속되는 한쌍의 소스/드레인 전극을 형성하는 공정과를 설치했으므로, 소자분리막의 형성이 반도체기판의 소자형성영역의 표면에 악영향을 주지않고, 소자형성영역을 정도좋게 규정할 수 있고, 또한 한쌍의 소스/드레인 영역 및 한쌍의 소스/드레인 전극 각각의 형성이 자기정합적으로 형성할 수 있고, 고집적화에 적합한 소자분리막 및 MIS형 트랜지스터를 가진 반도체장치의 제조방법이 구하여진다는 효과를 가지고 있는 것이다.
이 발명의 제8의 발명은, 반도체기판의 하나의 주면상에, 소자형성영역을 에워싸도록 소자분리영역상에 차례로 절연막으로된 제1층과, 이 제1층과는 틀리는 재질로된 제2층과, 이 제2층과는 틀리는 재질로 이루는 동시에, 절연막인 제3층을 가지며, 소자형성영역상에 개구부가 형성되는 소자분리막을 형성하는 공정과, 소자분리막의 표면상 및 반도체기판의 소자형성영역상의 게이트막상에 도전층을 형성하며, 소자분리층의 표면상의 도전층을 제거하여, 소자분리막의 개구부내에 매립도전층을 형성하며, 이 매립도전층을 에칭하여 게이트전극을 형성하는 공정과, 소자분리막에 의해 에워싸인 반도체기판의 소자형성영역에 게이트전극 및 소자분리막을 마스크의 최소한 일부로서 한쌍의 소스/드레인 영역을 형성하는 공정과, 소자분리막의 개구부내에 위치하며, 한쌍의 소스/드레인 영역의 각각에 대해 대응한 소스/드레인 영역에 전기적으로 접속되는 한쌍의 소스/드레인 전극을 형성하는 공정과를 설치했으므로 소자분리막의 형성이 반도체기판의 소자형성영역의 표면에 악영향을 주지않고, 소자형성영역을 정도좋게 규정할 수 있는 동시에 게이트전극의 형성이 정도좋게 소자분리막의 개구부내에 형성할 수 있고, 한쌍의 소스/드레인 영역 및 한쌍의 소스/드레인 전극 각각의 형성이 자기 정합적으로 형성할 수 있고, 고집적화에 적합한 소자분리막 및 MIS형 트랜지스터를 가진 반도체장치의 제조방법을 구하여진다는 효과를 가지고 있는 것이다.
이 발명의 제9의 발명은 반도체기판의 하나의 주면상에 소자형성영역을 에워싸도록 소자분리영역상에 차례로 절연막으로된 제1층과, 이 제1층과는 틀리는 재질로된 제2층과, 이 제2층과는 틀리는 재질로 이루어지는 동시에, 절연막인 제3층을 가지며, 소자형성영역상에 개구부가 형성되는 소자분리막을 형성하는 공정과, 소자분리막의 개구부내에 위치하며, 게이트절연막상에 게이트전극을 형성하는 공정과, 소자분리막에 의해 에워싸인 반도체기판의 소자형성영역에 게이트전극 및 소자분리막을 마스크로서 불순물을 주입하며, 저농도불순물영역을 형성하는 동시에, 소자분리막의 개구부측면 및 게이트전극측면에 측벽절연막을 형성하며, 게이트전극과 소자분리막과 측벽절연막을 마스크로서 불순물을 주입하여 고농도불순물영역을 구성하는 공정과, 한쌍의 소스/드레인 영역상의 측벽절연막상과 소자분리막의 표면상에 도전층을 형성하며, 소자분리막의 표면상의 도전층을 제거하며, 소자분리막의 개구부내의 소자분리막의 개구부 측면상에 형성된 측벽절연막과 게이트전극 측면상에 형성된 측벽절연막과의 사이에 매립도전층을 형성하여 소스/드레인 전극이 되는 공정과를 설치했으므로, 소자분리막의 형성이 반도체기판의 소자형성영역의 표면에 악영향을 주지않고, 소자형성영역을 정도좋게 규정할 수 있고, 한쌍의 소스/드레인 영역 및 한쌍의 소스/드레인 전극 각각의 형성이 자기 정합적으로 형성할 수 있고, 고집적화에 적합한 소자분리막 및 MIS형 트랜지스터를 가진 반도체장치의 제조방법이 구하여진다는 효과가 있는 것이다.
이 발명의 제10의 발명은 반도체기판의 하나의 주면상은 소자형성영역을 에워싸도록 소자분리영역상에 차례로 절연막으로된 제1층과, 이 제1층과는 틀리는 재질로된 제2층과, 이 제2층과는 틀리는 재질로된 제3층과를 가지며, 소자형성영역상에 개구부가 형성되는 소자분리막을 형성하는 공정과, 소자분리막의 개구부내에 위치하며, 게이트산화막상에 게이트전극을 형성하는 공정과, 소자분리막에 의해 에워싸여진 반도체기판의 소자형성영역에 게이트전극 및 소자분리막을 마스크의 일부로서 한쌍의 소스/드레인 영역을 형성하는 공정과, 소자분리막을 마스크의 일부로서 한쌍의 소스/드레인 영역을 형성하는 공정과, 소자분리막의 개구부측면 및 게이트전극의 측면에 소자분리막의 제2층과 같은 절연막으로된 측벽절연막을 형성하는 공정과, 소자분리막의 개구부의 측벽절연막에 에워싸여, 한쌍의 소스/드레인 영역의 각각에 대해서, 대응한 소스/드레인영역에 전기적으로 접속되는 한쌍의 소스/드레인 전극을 형성하는 공정과, 측벽절연막의 상부를 제거하는 공정과, 소자분리막의 제3층의 소정영역을 제2층 및 측벽절연막을 에칭스톱퍼로서 에칭하며, 게이트전극의 끝면의 일부가 노출한 게이트전극용 배선홈을 형성하는 공정과, 이 게이트전극용 배선홈에 게이트전극의 끝면과 전기적으로 접속되는 게이트전극용 배선층을 형성하는 홈에, 게이트전극의 단면과 전기적으로 접속되는 게이트전극용 배선층을 형성하는 공정과를 설치했으므로, 소자분리막의 형성이 반도체기판의 소자형성영역의 표면에 악영향을 주지않고, 소자형성영역을 정도좋게 규정할 수 있고, 고집적화에 적합한 소자분리막 및 MIS형 트랜지스터를 가지며, 또한 게이트전극용 배선홈의 형성이 정도좋게 행하여지며, 게이트전극용 배선홈에 매립되는 게이트전극용 배선층을 확실하게 한쌍의 소스/드레인 전극과 절연할 수 있어서 게이트전극의 끝면과 전기적으로 접속할 수 있는 반도체장치의 제조방법이 구하여진다는 효과를 가지는 것이다.
이 발명의 제11의 발명은, 반도체기판의 하나의 주면상에 소자형성영역을 에워싸도록 소자분리영역상에 차례로 절연막으로된 제1층과, 도전체층으로된 제2층과, 제1절연막과 제1절연막과는 틀리는 재질로된 제2절연막으로된 제3층을 가지며, 소자형성영역상에 개구부가 형성되는 소자분리막을 형성하는 공정과, 소자분리막의 개구부내에 위치하며, 게이트절연막상에 게이트전극을 형성하는 공정과, 소자분리막에 의해 에워싸여진 반도체기판의 소자형성영역에 게이트전극및 소자분리막을 마스크의 일부로서 한쌍의 소스/드레인 영역을 형성하는 공정과, 소자분리막의 개구부측면 및 게이트전극의 측면에 소자분리막의 제3층의 제1절연막과 같은 절연막으로 된 측벽절연막을 형성하는 공정과, 소자분리막의 개구부의 측벽절연막에 에워싸여, 한쌍의 소스/드레인 영역의 각각에 대해, 대응한 소스/드레인영역에 전기적으로 접속되는 한쌍의 소스/드레인 전극을 형성하는 공정과, 측벽절연막의 상부를 제거하는 공정과, 소자분리막의 제3층의 제2절연막의 소정영역을 제1절연막 및 측벽절연막을 에칭스토퍼로서 에칭하며, 게이트전극의 끝면의 일부가 노출한 게이트전극용 배선홈을 형성하는 공정과, 이 게이트전극용 배선홈에 게이트전극의 끝면과 전기적으로 접속되는 게이트전극용 배선층을 형성하는 공정과를 설치했으므로 소자분리막의 형성이 반도체기판의 소자형성영역의 표면에 악영향을 주지않고, 소자형성영역을 정도좋게 규정할 수 있고, 고집적화에 적합한 소자분리막 및 MIS형 트랜지스터를 가지며, 또한, 게이트전극용 배선홈의 형성이 정도좋게 행하여져 게이트전극용 배선홈내에 매립되는 게이트전극용 배선층을 확실히 한쌍의 소스/드레인 전극과 절연할 수 있어서 게이트전극의 끝면과 전기적으로 접속할 수 있는 반도체장치의 제조방법이 얻어진다는 효과를 가지고 있는 것이다.

Claims (21)

  1. 하나의 주면에 소자형성영역과, 이 소자형성영역을 에워싸는 소자분리영역을 가지는 반도체기판, 이 반도체기판의 하나의 주면의 소자분리영역상에 상기 소자형성영역을 에워싸는 개구부를 가지고 형성되는 절연막으로된 제1층과, 이 제1층의 표면상에 상기 소자형성영역을 에워싸는 개구부를 가지고 형성되는 상기 제1층과는 틀리는 재질로된 제2층과, 이 제2층의 표면상에 상기 소자형성영역을 에워싸는 개구부를 가지고 형성되며, 상기 제2층과는 틀리는 재질로 이루워지는 동시에 절연막인 제3층을 가지는 소자분리막, 이 소자분리막에 에워싸여진 상기 반도체기판의 소자형성영역에 채널영역을 끼고 격리하여 형성되며, 상기 소자분리막의 제1층과 접하는 PN접합단을 가지는 한쌍의 소스/드레인 영역과, 상기 가 채널영역상에 게이트산화막을 통해서 형성된 게이트전극과, 각각이 상기 게이트전극과 전기적으로 절연되는 동시에 대응한 상기 한쌍의 소스/드레인 영역과 전기적으로 접속되며, 상기 소자의 분리막의 개구부내에 위치하여 형성되는 한쌍의 소스/드레인 전극을 가진 MIS형 트랜지스터를 구비한 반도체장치.
  2. 제1항에 있어서, 소자분리막의 제2층은 도전체층과 그 도전체층의 소자형성영역측의 측면에 형성되는 산화막으로 이루는 반도체장치.
  3. 제1항에 있어서, 소자분리막의 제1층 및 제3층은 실리콘산화막이며, 제2층은 다결정 실리콘막과 그 다결정 실리콘막의 소자형성영역측의 측면에 형성되는 실리콘 산화막으로 되며, 제1층의 실리콘 산화막은 제3층의 실리콘산화막보다 얇은 반도체장치.
  4. 제1항에 있어서, 소자분리막의 제1층은 실리콘 산화막이며, 제2층은 다결정 실리콘막과 그 다결정 실리콘막의 소자형성영역측의 측면에 형성되는 실리콘산화막으로 되며, 제3층은 실리콘질화막으로 되며, 제1층은 제3층보다 얇은 반도체장치.
  5. 제1항에 있어서, 소자분리막의 제1층은 실리콘산화막이며, 제2층은 다결정실리콘 막과 그 다결정 실리콘막의 소자형성측의 측면에 형성되는 실리콘산화막으로 되며, 제3층은 실리콘질화막과 그 위에 형성되는 실리콘산화막으로 되며, 제1층은 제3층보다 얇은 반도체장치.
  6. 제1항에 있어서, 소자분리막의 제1층 및 제3층은 실리콘산화막이고, 제2층은 실리콘질화막이며, 제1층의 실리콘산화막은 제3층의 실리콘산화막보다 얇은 반도체장치.
  7. 제1항에 있어서, 소자분리막의 제1층 내지 제3층의 개구부는 평면형상이 대향하는 2변이 있고, 게이트전극은 대향하는 한쌍의 측면과 대향하는 한쌍의 끝면과를 가지며, 상기 소자분리막의 개구부의 대향하는 2변에 위치하는 상기 소자분리막의 2개의 측면간에 이들 2개의 끝면이 접하여 배치되며, 한쌍의 소스/드레인 전극 각각은 측면 각각에 접하여 설치된 측벽절연막에 의해 전기적으로 절연되어 있는 반도체장치.
  8. 제7항에 있어서, 측벽절연막은 실리콘산화막인 반도체장치.
  9. 제7항에 있어서, 측벽절연막은 실리콘질화막인 반도체장치.
  10. 제7항에 있어서, 측벽절연막은 실리콘산화막과 실리콘질화막의 2층체인 반도체장치.
  11. 제1항에 있어서, 게이트전극 및 한쌍의 소스/드레인 전극의 상면은 소자분리막의 제3층의 상면과 대략 동일한 면에 위치하는 반도체장치.
  12. 제1항에 있어서, 소자분리막의 제3층의 상면에 상기 게이트전극의 끝면의 일부를 노출시키는 배선용 홈이 형성되며, 이 배선용 홈내에 매립되어, 상기 게이트전극의 끝면의 노출면에 접속되는 게이트전극용 층을 또한 구비한 반도체장치.
  13. 제12항에 있어서, 게이트전극과 게이트전극용 배선층과는 틀린 재질에 의해 구성되어 있는 반도체장치.
  14. 제1항에 있어서, 소자분리막의 제3층의 상면에 한쌍의 소스/드레인 전극의 측면의 일부를 노출시키는 배선용 홈이 형성되며, 이 배선용 홈내에 매립되어, 상기 한편의 소스/드레인 전극의 측면의 노출면에 접속되는 한편의 소스/드레인 전극 배선층을 더욱이 구비한 반도체장치.
  15. 제1항에 있어서, 소자분리막, 게이트전극 및 한쌍의 소스/드레인 전극상에 형성되며, 상기 한쌍의 소스/드레인 전극의 한편의 소스/드레인 전극에 대응한 위치에 콘택트홀을 가지는 층간절연막, 이 층간절연막상에 형성되며, 상기 콘택트홀을 통해서 상기 타편의 소스/드레인 전극배선층을 또한 구비한 반도체장치.
  16. 하나의 주면에 소자형성영역과, 이 소자형성영역을 에워싸는 소자분리영역을 가지는 반도체기판의 하나의 주면상에, 상기 소자형성영역을 에워싸도록 상기 소자분리영역상에 차례로, 절연막으로 이루는 제1층과, 이 제1층과는 틀리는 재질로된 제2층과, 이 제2층과는 틀리는 재질로 이루워지는 동시에, 절연막인 제3층과를 가지며, 상기 소자형성영역상에 개구부가 형성되는 소자분리막을 형성하는 공정, 상기 소자분리막에 의해 에워싸여진 상기 반도체기판의 소자형성영역상에 절연막을 형성하는 공정, 상기 소자분리막의 개구부내에 위치하며, 상기 게이트절연막상에 MIS형 트랜지스터의 게이트전극을 형성하는 공정, 상기 소자분리막에 의해 에워싸인 상기 반도체기판의 소자형성영역에, 상기 게이트전극 및 상기 소자분리막을 마스크의 적어도 일부로서 상기 MIS형 트랜지스터의 한쌍의 소스/드레인 영역을 형성하는 공정, 상기 소자분리막의 개구부내에 위치하며, 상기 한쌍의 소스/드레인 영역의 각각에 대해, 대응한 소스/드레인 영역에 전기적으로 접속되는 상기 MIS형 트랜지스터의 한쌍의 소스/드레인 전극을 형성하는 공정을 구비한 반도체장치의 제조방법.
  17. 제 16항에 있어서, 소자분리막을 형성하는 공정은, 반도체기판의 하나의 주면상에, 제1층과, 제2층과 제3층을 차례로 형성하는 공정, 이들 제1층과 제2층, 제3층을 반도체기판의 소자분리영역상에 잔존시켜, 소자형성영역상에 개구부를 형성하는 에칭을 차례로 행하는 공정을 포함하고 있는 반도체장치의 제조방법.
  18. 제16항에 있어서, 게이트전극을 형성하는 공정은, 소자분리막의 표면상 및 반도체기판의 소자형성영역상에 게이트절연막상에 도전층을 형성하는 공정과, 소자분리막의 표면상의 도전층을 제거하며, 소자분리막의 개구부내에 매립도전층을 형성하는 공정과, 이 매립도전층을 에칭하여 게이트전극을 형성하는 공정과를 포함하는 반도체장치의 제조방법.
  19. 제16항에 있어서, 한쌍의 소스/드레인 영역을 형성하는 공정은, 게이트전극 및 소자분리막을 마스크로서 불순물을 주입하고, 저농도 불순물영역을 형성하는 공정과, 상기 소자분리막의 개구부측면 및 게이트전극 측면에 측벽절연막을 형성하는 공정과, 게이트전극과 소자분리막과 측벽절연막을 마스크로서 불순물을 주입하며, 고농도불순물영역을 형성하는 공정을 포함하며, 저농도 불순물 영역과 고농도 불순물영역에 의해 소스/드레인 영역을 구성하고 있는 반도체장치의 제조방법.
  20. 제19항에 있어서, 한쌍의 소스/드레인 전극을 형성하는 공정은, 한쌍의 소스/드레인 영역상과 측벽절연막상과, 소자분리막의 표면상에 도전층을 형성하는 공정과, 소자분리막의 표면상의 도전층을 제거하며, 소자분리막의 개구부내의 소자분리막의 개구부측면상에 형성된 측벽절연막과 게이트전극 측면상에 형성된 측벽절연막과의 사이에 매립도전층을 형성하는 공정과를 포함하며, 이 매립도전층을 소스/드레인 전극으로 하는 반도체장치의 제조방법.
  21. 하나의 주면에 소자형성영역과, 이 소자형성영역을 에워싸는 소자분리영역을 가지는 반도체기판의 하나의 주면상에, 상기 소자형성영역을 에워싸도록 상기 소자분리영역상에 차례로, 절연막으로된 제1층과, 이 제1층과는 틀리는 절연막으로된 제2층과, 이 제2층과는 틀리는 절연막으로된 제3층을 가지며, 상기 소자형성영역상에 개구부가 형성되는 소자분리막을 형성하는 공정, 상기 소자분리막에 의해 에워싸인 상기 반도체기판의 소자형성영역상에 게이트절연막을 형성하는 공정, 상기 소자분리막의 개구부내에 위치하며, 상기 게이트절연막상에 MIS형 트랜지스터의 게이트전극을 형성하는 공정, 상기 소자분리막에 의해 에워싸여진 상기 반도체기판의 소자형성영역에, 상기 게이트전극 및 상기 소자분리막을 마스크가 적어도 일부로서 상기 MIS형 트랜지스터의 한쌍의 소스/드레인 영역을 형성하는 공정, 상기 소자분리막의 개구측면 및 상기 게이트전극의 측면에 상기 소자의 분리막의 제2층과 같은 절연막으로된 측벽절연막을 형성하는 공정, 상기 소자분리막의 개구부의 측벽절연막에 에워싸여, 상기 한쌍의 소스/드레인 영역의 각각에 대해, 대응한 소스/드레인 영역에 전기적으로 접속되는 상기 MIS형 트랜지스터의 한쌍의 소스/드레인 전극을 형성하는 공정, 상기 측벽절연막의 상부를 제거하는 공정, 상기 소자분리막의 제3층의 소정영역을, 상기 제2층 및 측벽절연막을 에칭스톱퍼로서 에칭하며, 상기 게이트 전극의 끝면의 일부가 노출한 게이트전극용 배선홈을 형성하는 공정, 이 게이트전극용 배선홈에 상기 게이트전극의 끝면과 전기적으로 접속되는 게이트전극용 배선층을 형성하는 공정을 구비한 반도체장치의 제조방법.
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