KR100481984B1 - 반도체장치및그제조방법 - Google Patents
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Abstract
본 발명은 모스 트랜지스터 및 그 제조 방법에 관한 것으로서, 특히 모스 트랜지스터는 소스/ 드레인 접합층에 대응하는 활성 영역위에 게이트 전극 형성시 게이트 전극과 동일한 높이의 도전층으로 이루어진 소스/드레인 전극을 동시에 형성하며, 열공정을 실시하여 소스/드레인 전극의 도전형 불순물이 게이트 전극의 하부와 소스/드레인 전극의 측면까지 이어진 게이트 절연막에 의해 게이트 전극 에지까지 확산하여 소스/드레인 접합층을 형성하며, 이후 층간 절연막의 콘택 홀을 통해서 소스/드레인 전극과 연결하도록 금속층으로 이루어진 소스/드레인 전극 배선을 형성한다. 본 발명에 의하면, 소스/드레인 접합층에 연결되는 전극 배선 형성시 콘택 홀의 깊이를 줄일 수 있기 때문에 고직접 소자의 제조 공정시 콘택 저항의 안정화를 도모할 수 있으며, 공정의 단순화로 게이트 전극과 소스/드레인 전극의 콘택간 쇼트를 미연에 방지할 수 있다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 고집적 소자의 콘택 전극 깊이와 콘택 저항을 안정화할 수 있는 저콘택 깊이의 전극 구조를 가지는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 집적도가 높아지면서 디바이스의 속도 향상과 소형화를 위해서 게이트의 선폭을 계속 축소화하고 있다. 이에 반도체 장치는 전극 배선을 위한 콘택 홀의 종횡비(Aspect Ratio)도 점자 줄어들고 있는 실정에 있다.
도 1은 종래 기술에 의한 모스 트랜지스터를 나타낸 단면도로서, 이를 참조하면 모스 트랜지스터는 다음과 같은 통상의 구조를 가진다.
p형 실리콘 기판(2)의 활성 영역에 게이트 절연막으로서 형성된 게이트 산화막(6)과, 게이트 산화막(6) 상부면에 도전층으로 이루어진 게이트 전극(8)과, 게이트 전극(8)의 측벽에 전기적 절연을 위한 스페이서(12)와, 게이트 전극(8) 에지 하부 근방과 소자 분리 영역(4) 사이의 활성 영역에 n형 불순물이 고농도로 주입된 소스/드레인 접합층(10s,10d)과, 하부 트랜지스터와 상부 금속 배선의 층간 절연을 위한 층간 절연막(14)의 콘택 홀을 통해서 소스/드레인 접합층(10s,10d) 표면에 오믹 콘택되는 부분(sc,dc)을 가지는 소스/드레인 전극 배선(16s,16d)으로 구성된다.
상기와 같와 종래 기술에 의한 트랜지스터는 게이트 전극을 위한 워드 라인의 측면 높이가 소스/드레인 전극을 위한 접지 라인 또는 비트 라인보다 높은 구조로 되어 있기 때문에 후속 드레인 접합층(10d)에 접촉되는 비트 라인 사진 공정에서 평탄화 미비에 따른 노칭(Notching) 등의 문제를 야기시킨다.
게다가 상기와 같은 구조는 후속 금속 공정에 있어서, 소스/드레인 접합층(10s,10d)과 오믹 콘택되는 영역 확보를 위한 콘택 홀의 깊이를 깊게 한다. 이로 인해 콘택 저항의 증가와 더불어 콘택 제조 공정의 신뢰성이 저하되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 소스/드레인 접합층과 오믹 콘택되는 영역의 콘택 깊이를 줄일 수 있으며, 콘택 저항의 안정화를 달성할 수 있으며 동시에 후속 배선 공정시 평탄화에도 기여할 수 있는 저콘택 깊이의 전극 구조를 가지는 반도체 장치 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판의 활성 영역에 게이트 절연막을 내재하여 형성된 게이트 전극과 게이트 전극의 에지 근방의 활성 영역에 기판과 다른 도전형 불순물이 주입된 소스/드레인 접합층을 구비한 반도체 장치에 있어서, 상기 소스/ 드레인 접합층에 대응하는 활성 영역위에 게이트 전극과 동일한 높이의 도전층으로 이루어진 소스/드레인 전극; 상기 게이트 전극의 하부와 상기 소스/드레인 전극의 측면까지 이어진 게이트 절연막; 및 상기 소스/드레인 전극과 연결하도록 금속층으로 이루어진 소스/드레인 전극 배선을 포함하는 것을 특징으로 한다.
본 발명의 장치에 있어서, 상기 게이트 전극과 소스/드레인 전극은 동일한 도전층인 다결정실리콘으로 이루어지는데, 상기 다결정실리콘은 기판과 다른 도전형 불순물이 주입되도록 한다.
본 발명의 장치에 있어서, 상기 소스/드레인 접합층은 게이트 전극 하부의 게이트 절연막과 중첩되어 게이트 전극 에지 근방까지 형성되도록 한다.
상기 목적을 달성하기 위하여, 본 발명의 제조 공정은 도전형의 반도체 기판에 활성 영역과 분리 영역을 형성하는 단계; 상기 활성 영역위에 게이트 절연막을 성장시키는 단계; 상기 게이트 절연막을 선택 식각하여 게이트 전극이 형성될 소정 부위의 게이트 절연막만을 남기는 단계; 게이트 절연막이 형성된 기판 전면에 기판과 다른 도전형 불순물이 함유된 도전층을 증착하는 단계; 상기 도전층을 선택 식각하여 게이트 절연막 위에 게이트 전극과 상기 게이트 절연막의 양 종단에 소스/드레인 전극을 동시에 형성하는 단계; 열공정으로 상기 소스/드레인 전극의 도전형 불순물을 확산시켜 게이트 전극의 에지 하부 근방의 활성 영역에 소스/드레인 접합층을 형성하는 단계; 상기 게이트 전극과 소스/드레인 접합층이 형성된 기판 전면에 소자간 절연을 위한 층간 절연막을 형성하는 단계; 및 상기 층간 절연막을 선택 식각하여 콘택 홀을 형성한 후에 소스/드레인 전극과 연결되는 전극 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제조 공정에 있어서, 상기 소스/드레인 접합층을 위한 열공정은 급속 열공정 및 확산 퍼니스 중에서 선택하여 실시한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2 내지 도 5는 본 발명에 따른 저콘택 깊이의 전극 구조를 가지는 반도체 장치의 제조 공정을 설명하기 위한 공정 순서도이다.
우선, 본 발명에 따른 반도체 장치의 제조 방법은 다음과 같은 공정 순서를 가진다.
p형 실리콘 기판(20)에 통상의 LOCOS(LOCal Oxidation Silicon) 공정으로 활성 영역과 분리 영역을 구분하기 위한 필드 산화막(22)을 형성한 후에 기판의 활성 영역위에 게이트 절연막으로서 게이트 산화막(24)을 얇게 성장시킨다. 그 다음 도 2에 나타난 바와 같이 사진 공정으로 상기 게이트 산화막(24) 위에 감광막 패턴(25)을 형성하고, 식각 공정으로 게이트 산화막(24)을 선택 식각하여 이후 게이트 전극이 형성될 소정 부위의 게이트 산화막(24')만을 남긴채 나머지 부분을 제거한다.
그 다음 도 3에 나타난 바와 같이 선택 식각된 게이트 산화막(24')을 포함하는 기판(20) 전면에 도전층으로서 다결정실리콘층(26)을 도포한다. 이어서 다결정실리콘층(26)에 n형 불순물로서 P(Phosphorus)을 도핑한다. 이때, 도핑 공정은 위와 같이 다결정실리콘층을 도포한 다음 POCl3로 도핑하거나, 이온 주입공정을 이용하거나 또는 다결정실리콘을 도포함과 동시에 도폰트를 가지는 화학물질을 혼합해서 도포하는 방법 등을 이용한다.
그 다음 도 4에 나타난 바와 같이 사진 및 식각 공정으로 P이온이 주입된 다결정실리콘층(26)을 선택 식각하여 상기 게이트 산화막(24') 위에 게이트 전극(26g)을 형성함과 동시에 게이트 산화막(24')의 양 종단, 즉 이후 형성될 소스/드레인 접합층 부위의 활성 영역에 소스/드레인 전극(26s,26d)을 형성한다. 이어서 급속 열공정(RTP:Rapid Thermal Process) 또는 확산 퍼니스를 이용한 열공정으로 소스/드레인 전극(26s,26d) 내의 P이온을 활성 영역 방향으로 확산시킨다. 이로 인해 게이트 전극(26g) 에지 하부의 게이트 산화막(24')과 필드 산화막(22) 사이의 활성 영역 근방에는 소스/드레인 접합층(28s,28d)이 형성된다. 여기서, 소스/드레인 전극(26s,26d) 내의 P이온 활성 영역 확산 거리는 수평 방향으로 게이트 전극(26g) 채널 길이의 0.05∼0.5㎛로 게이트 전극(26g) 에지 방향까지 확산되도록 한다. 또한, 게이트 전극(26g) 에지와 소스/드레인 전극(26s,26d) 측벽에 해당하는 게이트 산화막(24') 부분은 확산 공정시 게이트 전극(26g)으로 P이온이 침투하지 못하도록 하여 핫-캐리어를 방지하는 역할을 한다.
그 다음 도 5에 나타난 바와 같이 게이트 전극(26g)과 소스/드레인 접합층(28s,28d)이 형성된 모스 트랜지스터와 이후 형성될 상부 금속 배선의 전기적 절연을 위해 층간 절연막(29)을 형성한다. 이때 층간 절연막(29)은 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 물질중 어느 하나를 증착한 다음에 CMP(Chemical Mechanical Polishing) 공정에 의해 표면이 평탄화된다. 사진 및 식각 공정으로 층간 절연막(29)을 선택 식각하여 소스/드레인 전극(26s,26d) 표면이 개방되는 콘택 홀(도시하지 않음)을 형성한다. 이어서 콘택 홀이 형성된 층간 절연막(29)에 금속층을 증착한 후에 사진 및 식각 공정으로 소스/드레인 전극(26s,26d)과 오믹 콘택되는 부분(sc,dc)을 가지는 소스/드레인 전극 배선(30s,30d)을 형성한다.
상기와 같은 제조 공정 순서에 따른 본 발명의 반도체 장치는 도 5를 참조하면 다음과 같은 구조를 가진다.
상기 반도체 장치는 p형 실리콘 기판(20) 내에 형성된 소스/ 드레인 접합층(28s,28d)위에 게이트 전극(26g)과 동일한 높이를 가지면서 P이 도핑된 다결정실리콘으로 이루어진 소스/드레인 전극(26s,26d)과, 게이트 전극(26g)과 활성 영역 사이에 내재하며 소스/드레인 전극(26s,26d)의 측면까지 이어진 게이트 산화막(24')과, 층간 절연막(29)의 콘택 홀을 통해서 소스/드레인 전극(26s,26d)과 오믹 콘택되는 금속층으로 이루어진 소스/드레인 전극 배선(30s,30d)으로 구성된다.
여기서, 게이트 전극(26g)과 소스/드레인 전극(26s,26d) 사이의 거리(d1,d2)는 게이트 전극(26g) 하부의 산화막(24')과 소스/드레인 접합층이 오버랩되는 거리와 동일하다.
본 발명은 소스/드레인 접합층(28s,28d) 위에 게이트 전극(26g) 높이와 구성 물질이 동일한 소스/드레인 전극(26s,26d)을 형성하므로서, 후속 금속 배선의 공정시 평탄화를 높일 수 있으며, 후속 콘택 전극 공정시 콘택 깊이를 종래의 기술보다 크게 줄일 수 있어 콘택 홀 내의 금속 매립을 용이할 수 있다.
또한, 본 발명의 제조 공정에 의하면 열공정에 의해 도전형 물질로 이루어진 소스/드레인 전극(26s,26d)에 도핑된 불순물이 하부 방향으로 확산되어 소스/드레인 접합층(28s,28d)을 형성하기 때문에 종래 기술에서와 같이 소스/드레인 접합층(28s,28d)을 위한 추가의 사진 공정 및 이온 주입 공정을 생략할 수 있다.
본 발명은 소스/드레인 접합층에 연결되는 전극 배선 형성시 콘택 홀의 깊이를 줄일 수 있기 때문에 고직접 소자의 제조 공정시 콘택 저항의 안정화를 도모할 수 있으며, 공정의 단순화로 게이트 전극과 소스/드레인 전극의 콘택간 쇼트를 미연에 방지할 수 있는 효과가 있다.
또한, 본 발명은 게이트 전극과 소스/드레인 전극의 높이가 동일하게 형성하므로써 후속 평탄화 공정시 공정을 용이하게 할 수 있다.
도 1은 종래 기술에 의한 모스 트랜지스터를 나타낸 단면도.
도 2 내지 도 5는 본 발명에 따른 반도체 장치의 제조 공정을 설명하기 위한 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
20: p형 실리콘 기판
22: 필드 산화막
24,24': 게이트 산화막
25: 감광막 패턴
26: 다결정실리콘층
26g: 게이트 전극
26s,26d: 소스/드레인 전극
28s,28d: 소스/드레인 접합층
29: 층간 절연막
30s,30d: 소스/드레인 전극 배선
Claims (2)
- 도전형의 반도체 기판에 활성 영역과 분리 영역을 형성하는 단계;상기 활성 영역위에 게이트 절연막을 성장시키는 단계;상기 게이트 절연막을 선택 식각하여 게이트 전극이 형성될 소정 부위의 게이트 절연막만을 남기는 단계;게이트 절연막이 형성된 기판 전면에 기판과 다른 도전형 불순물이 함유된 도전층을 증착하는 단계;상기 도전층을 선택 식각하여 게이트 절연막 위에 게이트 전극과 상기 게이트 절연막의 양 종단에 소스/드레인 전극을 동시에 형성하는 단계;열공정으로 상기 소스/드레인 전극의 도전형 불순물을 확산시켜 게이트 전극의 에지 하부 근방의 활성 영역에 소스/드레인 접합층을 형성하는 단계;상기 게이트 전극과 소스/드레인 접합층이 형성된 기판 전면에 소자간 절연을 위한 층간 절연막을 형성하는 단계; 및상기 층간 절연막을 선택 식각하여 콘택 홀을 형성한 후에 소스/드레인 전극과 연결되는 전극 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 5 항에 있어서, 상기 소스/드레인 접합층을 위한 열공정은 급속 열공정 및 확산 퍼니스 중에서 선택하여 실시하는 것을 특징으로 하는 반도체 장치의 제조방법.
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| KR19990062218A (ko) | 1999-07-26 |
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