JPH09116142A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09116142A JPH09116142A JP27440595A JP27440595A JPH09116142A JP H09116142 A JPH09116142 A JP H09116142A JP 27440595 A JP27440595 A JP 27440595A JP 27440595 A JP27440595 A JP 27440595A JP H09116142 A JPH09116142 A JP H09116142A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Abstract
(57)【要約】
【課題】この発明は、ソースおよびドレイン部の高さと
ゲート部の高さが一致されるようにして、上面部が平坦
化される、例えばＭＯＳトランジスタのような半導体装
置を提供することを課題とする。 【解決手段】シリコン基板21の表面に、素子形成領域を
囲むように素子分離絶縁膜22を形成し、素子形成領域に
素子分離絶縁膜22の高さと一致する高さで、多結晶シリ
コンによりソース領域27、ドレイン領域28を形成する。
この領域27、28の間に形成された開口の側壁部の側壁に
絶縁物層31、32を形成し、その間に多結晶シリコンによ
るゲート領域30を形成する。このゲート領域は、基板21
の面に垂直な面でソース領域27、ドレイン領域28に対面
し、その表面部全面に絶縁物層を形成して平坦化し、ソ
ース、ドレイン、ゲートの各電極34〜36を形成する。
ゲート部の高さが一致されるようにして、上面部が平坦
化される、例えばＭＯＳトランジスタのような半導体装
置を提供することを課題とする。 【解決手段】シリコン基板21の表面に、素子形成領域を
囲むように素子分離絶縁膜22を形成し、素子形成領域に
素子分離絶縁膜22の高さと一致する高さで、多結晶シリ
コンによりソース領域27、ドレイン領域28を形成する。
この領域27、28の間に形成された開口の側壁部の側壁に
絶縁物層31、32を形成し、その間に多結晶シリコンによ
るゲート領域30を形成する。このゲート領域は、基板21
の面に垂直な面でソース領域27、ドレイン領域28に対面
し、その表面部全面に絶縁物層を形成して平坦化し、ソ
ース、ドレイン、ゲートの各電極34〜36を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばＭＯＳト
ランジスタ構造においてゲート電極部の表面とソースお
よびドレイン電極部の表面の平坦化が可能とされるよう
にした半導体装置およびその製造方法に関する。
ランジスタ構造においてゲート電極部の表面とソースお
よびドレイン電極部の表面の平坦化が可能とされるよう
にした半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタは、例えば特公平６
−１０３６９６号公報に示され、また図８で示されるよ
うに構成されている。すなわち、シリコン等の半導体基
板11の表面に素子形成領域を取り囲むようにして、例え
ばＬＯＣＯＳ酸化膜による素子分離領域12が形成され、
素子形成領域に不純物の拡散によりソース13およびドレ
イン14が形成されている。そして、このソース13および
ドレイン14の相互間に対応する基板11の表面にゲート酸
化膜15を形成し、このゲート酸化膜15上に多結晶シリコ
ン等によるゲート16を形成する。そして、ソース13およ
びドレイン14に対応する素子形成領域の半導体基板11上
にソース電極17およびトレイン電極18を突設形成し、さ
らにゲート16上にゲート電極19を突設形成する。
−１０３６９６号公報に示され、また図８で示されるよ
うに構成されている。すなわち、シリコン等の半導体基
板11の表面に素子形成領域を取り囲むようにして、例え
ばＬＯＣＯＳ酸化膜による素子分離領域12が形成され、
素子形成領域に不純物の拡散によりソース13およびドレ
イン14が形成されている。そして、このソース13および
ドレイン14の相互間に対応する基板11の表面にゲート酸
化膜15を形成し、このゲート酸化膜15上に多結晶シリコ
ン等によるゲート16を形成する。そして、ソース13およ
びドレイン14に対応する素子形成領域の半導体基板11上
にソース電極17およびトレイン電極18を突設形成し、さ
らにゲート16上にゲート電極19を突設形成する。
【０００３】すなわち、この様なＭＯＳトランジスタの
構造にあっては、ソース13およびドレインの高さは一致
しているが、ゲート16は半導体基板11の表面のゲート酸
化膜15上に形成されるものであるため、必然的にソース
13およびドレイン14とゲート16の半導体基板11面上から
の高さが相違しているものであり、ＭＯＳトランジスタ
の微細化と共に半導体ウエハの表面の段差が激化し、フ
ォトリソグラフィにおけるフォーカスの問題が生じ、さ
らに表面の保護絶縁膜上に形成されるアルミニウム配線
の段切れの問題を引き起こしている。
構造にあっては、ソース13およびドレインの高さは一致
しているが、ゲート16は半導体基板11の表面のゲート酸
化膜15上に形成されるものであるため、必然的にソース
13およびドレイン14とゲート16の半導体基板11面上から
の高さが相違しているものであり、ＭＯＳトランジスタ
の微細化と共に半導体ウエハの表面の段差が激化し、フ
ォトリソグラフィにおけるフォーカスの問題が生じ、さ
らに表面の保護絶縁膜上に形成されるアルミニウム配線
の段切れの問題を引き起こしている。
【０００４】したがって、この様な表面段差の発生を抑
制すべく配線間の平坦化が精力的に行われているもので
あるが、それにも関わらずＭＯＳトランジスタ部分の平
坦化が行われていないのが現状である。
制すべく配線間の平坦化が精力的に行われているもので
あるが、それにも関わらずＭＯＳトランジスタ部分の平
坦化が行われていないのが現状である。
【０００５】図７でも示されるように、一般的にトラン
ジスタ部分はソースおよびドレイン部の表面よりもゲー
ト部の表面が高い位置にあり、必然的にその表面に凹凸
が生ずる。このため、本件出願人の先願に係る特開平６
−３３３９４４号公報に示されるように、半導体基板上
の素子形成領域を取り囲むように、この基板面より突出
する状態で形成される素子分離絶縁膜上までソースおよ
びドレイン拡散領域に接続される導体配線層を延長形成
し、ソースおよびドレインの基板上の位置をそろえるこ
とが考えられている。しかし、この様にしてもＭＯＳト
ランジスタ部分の平坦化を達成することはできない。
ジスタ部分はソースおよびドレイン部の表面よりもゲー
ト部の表面が高い位置にあり、必然的にその表面に凹凸
が生ずる。このため、本件出願人の先願に係る特開平６
−３３３９４４号公報に示されるように、半導体基板上
の素子形成領域を取り囲むように、この基板面より突出
する状態で形成される素子分離絶縁膜上までソースおよ
びドレイン拡散領域に接続される導体配線層を延長形成
し、ソースおよびドレインの基板上の位置をそろえるこ
とが考えられている。しかし、この様にしてもＭＯＳト
ランジスタ部分の平坦化を達成することはできない。
【０００６】
【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、例えばＭＯＳトランジスタ
構造の平坦化が達成されるように、ソースおよびドレイ
部の高さとゲート部の高さが一致できるようにして、こ
のトランジスタ部分の上面部が平坦化され、表面部の段
差が無くされるようにして表面配線間の平坦化が容易に
達成できるようにした半導体装置およびその製造方法を
提供しようとするものである。
な点に鑑みなされたもので、例えばＭＯＳトランジスタ
構造の平坦化が達成されるように、ソースおよびドレイ
部の高さとゲート部の高さが一致できるようにして、こ
のトランジスタ部分の上面部が平坦化され、表面部の段
差が無くされるようにして表面配線間の平坦化が容易に
達成できるようにした半導体装置およびその製造方法を
提供しようとするものである。
【０００７】
【課題を解決するための手段】この発明は、半導体基板
表面の素子形成領域を取り囲むように形成した素子分離
部の高さで規制されるようにソースおよびドレイン領域
を形成すると共に、素子形成領域に対してこのソースお
よびドレイン領域と高さが一致するような状態でゲート
領域を形成するもので、この高さが一致された状態のソ
ースおよびドレインさらにゲート領域の上に表面の平坦
化された絶縁物層を形成し、それぞれ対応する電極が形
成されるようにしている。
表面の素子形成領域を取り囲むように形成した素子分離
部の高さで規制されるようにソースおよびドレイン領域
を形成すると共に、素子形成領域に対してこのソースお
よびドレイン領域と高さが一致するような状態でゲート
領域を形成するもので、この高さが一致された状態のソ
ースおよびドレインさらにゲート領域の上に表面の平坦
化された絶縁物層を形成し、それぞれ対応する電極が形
成されるようにしている。
【０００８】ここで、半導体基板の素子形成領域にはソ
ースおよびドレインを構成する拡散層が形成されている
もので、その各拡散層部に対応して不純物を含む多結晶
もしくは単結晶シリコン等の導体を重ねて形成してソー
スおよびドレイン領域とすると共に、前記素子形成領域
にゲート絶縁膜を介して同じく導体によるゲート領域を
形成して、ソースおよびドレイン領域と一致する高さで
ゲート領域が形成されるようにする。
ースおよびドレインを構成する拡散層が形成されている
もので、その各拡散層部に対応して不純物を含む多結晶
もしくは単結晶シリコン等の導体を重ねて形成してソー
スおよびドレイン領域とすると共に、前記素子形成領域
にゲート絶縁膜を介して同じく導体によるゲート領域を
形成して、ソースおよびドレイン領域と一致する高さで
ゲート領域が形成されるようにする。
【０００９】また、素子形成領域に開口を形成してこの
開口の対向する側壁部にイオンを注入拡散してソースお
よびドレインを形成すると共に、この開口の底面にゲー
ト絶縁膜を形成し、さらにソースおよびドレイン部に絶
縁物層を形成し、この絶縁物層で囲まれた部分に導体に
よるゲート領域が形成されるようにしている。
開口の対向する側壁部にイオンを注入拡散してソースお
よびドレインを形成すると共に、この開口の底面にゲー
ト絶縁膜を形成し、さらにソースおよびドレイン部に絶
縁物層を形成し、この絶縁物層で囲まれた部分に導体に
よるゲート領域が形成されるようにしている。
【００１０】この様に構成される半導体装置にあって
は、半導体基板の表面に突設される素子分離部の高さに
一致する状態、あるいはこの素子分離部で囲まれた素子
形成領域の表面に一致するような状態でソース領域およ
びドレイン領域、さらにゲート領域が形成されるもので
あり、これらの上に形成される絶縁物層の表面が容易且
つ確実に平坦化された構成とされる。したがって、この
絶縁物層の表面には段差が存在せず、フォトリソグラフ
ィにおけるフォーカスや配線の段切れの問題が解決され
る。また、ソースおよびドレイン領域の側部における絶
縁膜の厚さをコントロールすることによって、その相互
間のゲート領域がマスク寸法よりも微細にセルフアライ
ン的に構成できるものであり、さらに導体をシリサイド
プロセスにより形成することで、ゲートとソースおよび
ドレイン間の絶縁分離を確実なものとして且つ横方向の
異常拡散によるジャンクション破壊が防止される。
は、半導体基板の表面に突設される素子分離部の高さに
一致する状態、あるいはこの素子分離部で囲まれた素子
形成領域の表面に一致するような状態でソース領域およ
びドレイン領域、さらにゲート領域が形成されるもので
あり、これらの上に形成される絶縁物層の表面が容易且
つ確実に平坦化された構成とされる。したがって、この
絶縁物層の表面には段差が存在せず、フォトリソグラフ
ィにおけるフォーカスや配線の段切れの問題が解決され
る。また、ソースおよびドレイン領域の側部における絶
縁膜の厚さをコントロールすることによって、その相互
間のゲート領域がマスク寸法よりも微細にセルフアライ
ン的に構成できるものであり、さらに導体をシリサイド
プロセスにより形成することで、ゲートとソースおよび
ドレイン間の絶縁分離を確実なものとして且つ横方向の
異常拡散によるジャンクション破壊が防止される。
【００１１】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図１は第１の実施形態を示すも
ので、シリコン基板21の表面上に素子形成領域を取り囲
むようにして素子分離絶縁膜22が形成される。この素子
分離絶縁膜22は、シリコン基板21の表面をＬＯＣＯＳ酸
化することによって形成されるもので、基板21の面より
も突出する状態で形成される。シリコン基板21の素子形
成領域には、拡散層23および24が形成されるもので、こ
の拡散層23および24にそれぞれ対応してソース拡散層25
およびドレイン拡散層26が形成される。
実施の形態を説明する。図１は第１の実施形態を示すも
ので、シリコン基板21の表面上に素子形成領域を取り囲
むようにして素子分離絶縁膜22が形成される。この素子
分離絶縁膜22は、シリコン基板21の表面をＬＯＣＯＳ酸
化することによって形成されるもので、基板21の面より
も突出する状態で形成される。シリコン基板21の素子形
成領域には、拡散層23および24が形成されるもので、こ
の拡散層23および24にそれぞれ対応してソース拡散層25
およびドレイン拡散層26が形成される。
【００１２】このソース拡散層25およびドレイン拡散層
26の表面部には、それぞれ高濃度不純物をドープした多
結晶シリコンによるソース領域27およびドレイン領域28
が形成されるもので、このソース領域27およびドレイン
領域28のそれぞれ上面は、素子分離絶縁膜22の上面と一
致する高さに設定されている。
26の表面部には、それぞれ高濃度不純物をドープした多
結晶シリコンによるソース領域27およびドレイン領域28
が形成されるもので、このソース領域27およびドレイン
領域28のそれぞれ上面は、素子分離絶縁膜22の上面と一
致する高さに設定されている。
【００１３】このソース領域27とドレイン領域28との間
のシリコン基板21の表面には、ゲート酸化膜29が形成さ
れるもので、このゲート酸化膜29の上には高濃度不純物
をドープした多結晶シリコンによるゲート領域30が形成
される。そして、このゲート領域30とソース領域27およ
びドレイン領域28それぞれとの間には絶縁物層31および
32が介在され、またソース領域27およびドレイン領域2
8、さらにゲート領域30部の全体の上には絶縁物層33が
形成させるもので、この絶縁物層33の表面が平坦化され
ている。この絶縁物層33には、ソース領域27、ドレイン
領域28、さらにゲート領域30にそれぞれ対応してコンタ
クト孔が形成され、ソース電極34およびドレイン電極3
5、さらにゲート電極36が形成される。
のシリコン基板21の表面には、ゲート酸化膜29が形成さ
れるもので、このゲート酸化膜29の上には高濃度不純物
をドープした多結晶シリコンによるゲート領域30が形成
される。そして、このゲート領域30とソース領域27およ
びドレイン領域28それぞれとの間には絶縁物層31および
32が介在され、またソース領域27およびドレイン領域2
8、さらにゲート領域30部の全体の上には絶縁物層33が
形成させるもので、この絶縁物層33の表面が平坦化され
ている。この絶縁物層33には、ソース領域27、ドレイン
領域28、さらにゲート領域30にそれぞれ対応してコンタ
クト孔が形成され、ソース電極34およびドレイン電極3
5、さらにゲート電極36が形成される。
【００１４】図２はこの様な半導体装置の製造工程を説
明するためのもので、まず（Ａ）図で示すようにシリコ
ン基板21の表面に、素子形成領域を取り囲むように従来
工程と同様に素子分離絶縁膜22を形成する。ここで、こ
の素子分離絶縁膜22の表面が以降の平坦化された素子部
を構成するための基準面とされるもので、シリコン基板
21の素子形成領域部の表面と素子分離絶縁膜22の表面と
は、Ｈの高低差が存在される。
明するためのもので、まず（Ａ）図で示すようにシリコ
ン基板21の表面に、素子形成領域を取り囲むように従来
工程と同様に素子分離絶縁膜22を形成する。ここで、こ
の素子分離絶縁膜22の表面が以降の平坦化された素子部
を構成するための基準面とされるもので、シリコン基板
21の素子形成領域部の表面と素子分離絶縁膜22の表面と
は、Ｈの高低差が存在される。
【００１５】そして、この素子分離絶縁膜22部を含むシ
リコン基板21の表面に、ソースさらにドレイン領域を固
相拡散技術を使用して形成するときに必要となる不純物
を含んだ多結晶シリコン層40を堆積する。この場合、こ
の多結晶シリコン層40の厚さは、Ｈよりも大きいものと
する。この多結晶シリコン層40は導体層を形成するもの
であるため、単結晶シリコンの層によって構成すること
もできる。
リコン基板21の表面に、ソースさらにドレイン領域を固
相拡散技術を使用して形成するときに必要となる不純物
を含んだ多結晶シリコン層40を堆積する。この場合、こ
の多結晶シリコン層40の厚さは、Ｈよりも大きいものと
する。この多結晶シリコン層40は導体層を形成するもの
であるため、単結晶シリコンの層によって構成すること
もできる。
【００１６】次に（Ｂ）図で示されるように、この堆積
された多結晶シリコン層40を素子分離絶縁膜22の表面に
一致するまで、従来から知られているようなエッチバッ
ク法やＣＭＰ（化学機械研磨）法によってエッチング
し、その後ゲート部分とされる領域部に、パターニング
およびエッチングによって開口41を形成するもので、こ
れによりソース領域27およびドレイン領域28が分離形成
される。
された多結晶シリコン層40を素子分離絶縁膜22の表面に
一致するまで、従来から知られているようなエッチバッ
ク法やＣＭＰ（化学機械研磨）法によってエッチング
し、その後ゲート部分とされる領域部に、パターニング
およびエッチングによって開口41を形成するもので、こ
れによりソース領域27およびドレイン領域28が分離形成
される。
【００１７】（Ｃ）図においては、開口41によって露出
されたシリコン基板21の表面にイオンを注入するもので
あるが、この場合図で矢印で示すように開口21の対向す
る側壁に向けて斜め方向からイオン注入により不純物を
注入し、ソースおよびドレインの形成部に対応して拡散
層23および24を形成する。ここで、イオン注入を矢印の
ように斜めにすることによって、必要領域以外への不純
物の注入が防げる。
されたシリコン基板21の表面にイオンを注入するもので
あるが、この場合図で矢印で示すように開口21の対向す
る側壁に向けて斜め方向からイオン注入により不純物を
注入し、ソースおよびドレインの形成部に対応して拡散
層23および24を形成する。ここで、イオン注入を矢印の
ように斜めにすることによって、必要領域以外への不純
物の注入が防げる。
【００１８】次に、開口41の形成された多結晶シリコン
層によるソース領域27およびドレイン領域28を含む上面
に、ＣＶＤや熱酸化を組み合わせることにより絶縁膜を
堆積し、その後異方性エッチングによって開口41の内部
をエッチングして絶縁物層31および32を形成し、さらに
熱酸化によってゲート酸化膜29を形成する。
層によるソース領域27およびドレイン領域28を含む上面
に、ＣＶＤや熱酸化を組み合わせることにより絶縁膜を
堆積し、その後異方性エッチングによって開口41の内部
をエッチングして絶縁物層31および32を形成し、さらに
熱酸化によってゲート酸化膜29を形成する。
【００１９】なお、シリコン基板21上のトランジスタの
配置によっては、４方向からイオンの注入が行われ、必
要領域以外へもイオン注入されてしまう状況が発生する
場合がある。この様な場合には、絶縁物層31および32が
形成された後拡散層23および24を形成したときに用いた
不純物と反対導電型の不純物（例えばｎ型の不純物を拡
散層23および24に用いたならばｐ型の不純物）を、必要
領域以外へ注入された不純物を補償する量だけ注入する
工程を加える。
配置によっては、４方向からイオンの注入が行われ、必
要領域以外へもイオン注入されてしまう状況が発生する
場合がある。この様な場合には、絶縁物層31および32が
形成された後拡散層23および24を形成したときに用いた
不純物と反対導電型の不純物（例えばｎ型の不純物を拡
散層23および24に用いたならばｐ型の不純物）を、必要
領域以外へ注入された不純物を補償する量だけ注入する
工程を加える。
【００２０】この様に開口41の側壁部に絶縁物層31およ
び32が形成され、さらにゲート酸化膜29が形成されたな
らば、その表面上に多結晶シリコンを堆積し、その後エ
ッチバック法やＣＭＰ法によってエッチバックして、
（Ｅ）図に示すように絶縁物層31および32で囲まれた開
口41の内部に、ゲート領域30を形成する。このとき、ゲ
ート領域30の高さが、素子分離絶縁物22のシリコン基板
21の表面からの高さＨとほぼ等しくされるもので、この
ゲート領域30とソース領域27およびドレイン領域28と
が、それぞれシリコン基板21の表面に垂直な面でのみ対
面される。
び32が形成され、さらにゲート酸化膜29が形成されたな
らば、その表面上に多結晶シリコンを堆積し、その後エ
ッチバック法やＣＭＰ法によってエッチバックして、
（Ｅ）図に示すように絶縁物層31および32で囲まれた開
口41の内部に、ゲート領域30を形成する。このとき、ゲ
ート領域30の高さが、素子分離絶縁物22のシリコン基板
21の表面からの高さＨとほぼ等しくされるもので、この
ゲート領域30とソース領域27およびドレイン領域28と
が、それぞれシリコン基板21の表面に垂直な面でのみ対
面される。
【００２１】その後、（Ｆ）図で示すように熱酸化やＣ
ＶＤを組み合わせてゲート領域30の表面に絶縁物層33を
形成するもので、この絶縁物層33の表面を平坦化した後
コンタクト孔を形成し、図１で示したように各電極を形
成して、この半導体装置が完成される。このとき、ゲー
トやソースおよびドレインを低抵抗化するため、各領域
にシリサイドを形成するようにしてもよい。
ＶＤを組み合わせてゲート領域30の表面に絶縁物層33を
形成するもので、この絶縁物層33の表面を平坦化した後
コンタクト孔を形成し、図１で示したように各電極を形
成して、この半導体装置が完成される。このとき、ゲー
トやソースおよびドレインを低抵抗化するため、各領域
にシリサイドを形成するようにしてもよい。
【００２２】図３および図４は第２の実施形態に係る半
導体装置の製造工程を示すもので、た第１の実施形態に
あってはソース領域およびドレイン領域を高くしてゲー
ト領域と高さとが一致されるようにしたが、この実施形
態にあっては、ゲート領域部分をシリコン基板21の表面
部から掘り込むことによって表面の平坦化を図るように
している。
導体装置の製造工程を示すもので、た第１の実施形態に
あってはソース領域およびドレイン領域を高くしてゲー
ト領域と高さとが一致されるようにしたが、この実施形
態にあっては、ゲート領域部分をシリコン基板21の表面
部から掘り込むことによって表面の平坦化を図るように
している。
【００２３】まず、図３の（Ａ）で示すようにシリコン
基板21に対して、その表面から突設されるようにして素
子分離絶縁膜22が形成され、素子形成領域に対してイオ
ン注入を行い、（Ｂ）図で示すように高濃度拡散層43を
素子形成領域部に形成する。そして、（Ｃ）図に示すよ
うに素子形成領域のゲート部分となる領域をパターニン
グおよびエッチングを行うことにより開口44を形成す
る。
基板21に対して、その表面から突設されるようにして素
子分離絶縁膜22が形成され、素子形成領域に対してイオ
ン注入を行い、（Ｂ）図で示すように高濃度拡散層43を
素子形成領域部に形成する。そして、（Ｃ）図に示すよ
うに素子形成領域のゲート部分となる領域をパターニン
グおよびエッチングを行うことにより開口44を形成す
る。
【００２４】この様に開口44が形成されたならば、
（Ｄ）図で示すようにこの開口44部に対して図２の
（Ｃ）の場合と同様にイオンを注入し、開口44の対向す
る側壁部に拡散層45および46を形成してソースおよびド
レインとする。
（Ｄ）図で示すようにこの開口44部に対して図２の
（Ｃ）の場合と同様にイオンを注入し、開口44の対向す
る側壁部に拡散層45および46を形成してソースおよびド
レインとする。
【００２５】この実施の形態においても、先の実施形態
と同様にシリコン基板21上のトランジスタの配置によっ
ては４方向からイオン注入され、必要領域以外にもイオ
ン注入されててしまうことがある。この様な場合には、
開口44の側壁部に後述する絶縁物層47および38を形成し
た後、拡散層45および46を形成したときに用いた不純物
と反対導電型の不純物を、必要領域以外に注入された不
純物を補償する量だけ注入する。
と同様にシリコン基板21上のトランジスタの配置によっ
ては４方向からイオン注入され、必要領域以外にもイオ
ン注入されててしまうことがある。この様な場合には、
開口44の側壁部に後述する絶縁物層47および38を形成し
た後、拡散層45および46を形成したときに用いた不純物
と反対導電型の不純物を、必要領域以外に注入された不
純物を補償する量だけ注入する。
【００２６】次に図４の（Ａ）に示すように、図２の
（Ｄ）と同様に開口44の側壁部に絶縁物層47および48を
形成し、さらに同図の（Ｂ）に示すように開口44の底面
に熱酸化によってゲート酸化膜29を形成する。その後、
全面にゲート領域を構成するための多結晶シリコンを堆
積するもので、この場合この堆積される多結晶シリコン
の層の厚さは第１の実施形態の場合に比較して充分に薄
く形成されるもので、同様に適宜シリサイド膜もしくは
金属膜を堆積させる。
（Ｄ）と同様に開口44の側壁部に絶縁物層47および48を
形成し、さらに同図の（Ｂ）に示すように開口44の底面
に熱酸化によってゲート酸化膜29を形成する。その後、
全面にゲート領域を構成するための多結晶シリコンを堆
積するもので、この場合この堆積される多結晶シリコン
の層の厚さは第１の実施形態の場合に比較して充分に薄
く形成されるもので、同様に適宜シリサイド膜もしくは
金属膜を堆積させる。
【００２７】この様に全面に多結晶シリコン膜が堆積さ
れたならば、エッチバック法によって開口44の内部にゲ
ート領域30が形成されるようにするもので、この場合ゲ
ート領域30の上面とソースおよびドレインとされる拡散
層45および46の上面とがほぼ同じ高さとされるように制
御し、ゲート領域30のシリコン基板21の表面に垂直な面
が、ソースおよびドレインと対面されるようにする。
れたならば、エッチバック法によって開口44の内部にゲ
ート領域30が形成されるようにするもので、この場合ゲ
ート領域30の上面とソースおよびドレインとされる拡散
層45および46の上面とがほぼ同じ高さとされるように制
御し、ゲート領域30のシリコン基板21の表面に垂直な面
が、ソースおよびドレインと対面されるようにする。
【００２８】その後、表面全体にＣＶＤによりゲート領
域30の表面部に絶縁物層49を形成するもので、その後は
（Ｄ）図で示すように高濃度拡散層43によるソース領域
27およびドレイン領域28、さらにゲート領域30に対応し
てコンタクト孔を形成して、ソース電極34、ドレイン電
極35およびゲート電極36を形成して、この半導体装置が
完成される。
域30の表面部に絶縁物層49を形成するもので、その後は
（Ｄ）図で示すように高濃度拡散層43によるソース領域
27およびドレイン領域28、さらにゲート領域30に対応し
てコンタクト孔を形成して、ソース電極34、ドレイン電
極35およびゲート電極36を形成して、この半導体装置が
完成される。
【００２９】図５は第３の実施形態に係る半導体装置の
製造工程を示すもので、この実施の形態にあっては、特
にソースおよびドレイン、さらにゲート部分の低抵抗化
を図っている。すなわち、まず（Ａ）図で示すようにシ
リコン基板21に対して、素子形成領域を取り囲むように
素子分離絶縁膜22を形成するもので、その表面全体に高
濃度不純物をドープした多結晶シリコン層50を堆積す
る。この場合、この多結晶シリコン層50の厚さは、素子
分離絶縁膜22の基板21の表面からの突出高さＨよりは充
分に薄く形成する。そして、この高さＨの分を補うため
に多結晶シリコン層50の上に、シリサイド膜51（もしく
は金属膜）を形成して、多結晶シリコン層50とシリサイ
ド膜51との重ねられた厚さを、Ｈよりも厚く構成する。
製造工程を示すもので、この実施の形態にあっては、特
にソースおよびドレイン、さらにゲート部分の低抵抗化
を図っている。すなわち、まず（Ａ）図で示すようにシ
リコン基板21に対して、素子形成領域を取り囲むように
素子分離絶縁膜22を形成するもので、その表面全体に高
濃度不純物をドープした多結晶シリコン層50を堆積す
る。この場合、この多結晶シリコン層50の厚さは、素子
分離絶縁膜22の基板21の表面からの突出高さＨよりは充
分に薄く形成する。そして、この高さＨの分を補うため
に多結晶シリコン層50の上に、シリサイド膜51（もしく
は金属膜）を形成して、多結晶シリコン層50とシリサイ
ド膜51との重ねられた厚さを、Ｈよりも厚く構成する。
【００３０】すなわち、図２の（Ａ）と類似した構成と
されるもので、その後は（Ｂ）図で示すように多結晶シ
リコン層50とシリサイド膜51との積層体を、素子分離絶
縁膜22の面までエッチバックし、さらにゲート形成領域
に対応してシリコン基板21の面が露出されるまでエッチ
ングして開口52を形成する。
されるもので、その後は（Ｂ）図で示すように多結晶シ
リコン層50とシリサイド膜51との積層体を、素子分離絶
縁膜22の面までエッチバックし、さらにゲート形成領域
に対応してシリコン基板21の面が露出されるまでエッチ
ングして開口52を形成する。
【００３１】次に図５の（Ｃ）で示すように開口52に対
して斜め上方から矢印で示すようにイオン注入し、開口
52の底の対向する両側に拡散層23および24を形成する。
この様にして、開口52によって分離された多結晶シリコ
ン層50とシリサイド膜51によってソース領域27およびド
レイン領域28が形成され、このソース領域27とドレイン
領域28との間の開口52の底部に対応するシリコン基板21
の表面には、（Ｄ）図で示すようにゲート酸化膜29が形
成され、さらに開口52の対向する側壁部には絶縁物層31
および32が形成されるもので、表面の全体に絶縁物層53
が形成されるようにする。
して斜め上方から矢印で示すようにイオン注入し、開口
52の底の対向する両側に拡散層23および24を形成する。
この様にして、開口52によって分離された多結晶シリコ
ン層50とシリサイド膜51によってソース領域27およびド
レイン領域28が形成され、このソース領域27とドレイン
領域28との間の開口52の底部に対応するシリコン基板21
の表面には、（Ｄ）図で示すようにゲート酸化膜29が形
成され、さらに開口52の対向する側壁部には絶縁物層31
および32が形成されるもので、表面の全体に絶縁物層53
が形成されるようにする。
【００３２】この実施形態においても、先の実施形態と
同様にシリコン基板21上のトランジスタの配置によって
は４方向からイオン注入され、必要領域以外にもイオン
注入されてしまう状況が発生することがある。この様な
場合には、絶縁物層31および32を形成したときに用いた
不純物と反対導電型の不純物を、必要領域以外に注入さ
れた不純物を補償する量だけ注入する工程を加える。
同様にシリコン基板21上のトランジスタの配置によって
は４方向からイオン注入され、必要領域以外にもイオン
注入されてしまう状況が発生することがある。この様な
場合には、絶縁物層31および32を形成したときに用いた
不純物と反対導電型の不純物を、必要領域以外に注入さ
れた不純物を補償する量だけ注入する工程を加える。
【００３３】この開口52の内部を含み絶縁物層53の上面
には、高濃度不純物をドープした多結晶シリコン54を形
成し、さらにシリサイド膜55の層を積層形成し、これを
エッチバックすることにより、（Ｅ）図で示す開口52の
内部にゲート領域30を形成する。この場合、ゲート領域
30の表面がソース領域27およびドレイン領域28の上面と
ほぼ一致するように設定し、ゲート領域30がソース領域
27およびドレイン領域28に対して、シリコン基板21の表
面に垂直な面でのみ対面されるようにする。
には、高濃度不純物をドープした多結晶シリコン54を形
成し、さらにシリサイド膜55の層を積層形成し、これを
エッチバックすることにより、（Ｅ）図で示す開口52の
内部にゲート領域30を形成する。この場合、ゲート領域
30の表面がソース領域27およびドレイン領域28の上面と
ほぼ一致するように設定し、ゲート領域30がソース領域
27およびドレイン領域28に対して、シリコン基板21の表
面に垂直な面でのみ対面されるようにする。
【００３４】図６は図５の（Ｅ）に続く製造工程を示し
ているもので、このゲート領域30部分を含む全面にＣＶ
Ｄにより絶縁物層56を形成し、この絶縁物層56に対して
ソース領域27およびドレイン領域28、さらにゲート領域
30部に対応してそれぞれコンタクト孔を形成し、ソース
電極34およびドレイン電極35、さらにゲート電極36をそ
れぞれ形成して、この半導体装置が完成される。
ているもので、このゲート領域30部分を含む全面にＣＶ
Ｄにより絶縁物層56を形成し、この絶縁物層56に対して
ソース領域27およびドレイン領域28、さらにゲート領域
30部に対応してそれぞれコンタクト孔を形成し、ソース
電極34およびドレイン電極35、さらにゲート電極36をそ
れぞれ形成して、この半導体装置が完成される。
【００３５】この様に第１ないし第３の実施形態で説明
した半導体装置にあっては、ゲート領域30の表面とソー
ス領域27およびドレイン領域28の表面の高さが、シリコ
ン基板21に形成した素子絶縁膜22の表面の高さに対応し
て規制されるようになり、この様にして構成されたＭＯ
Ｓトランジスタの表面が平坦化される。この様な構成と
されることにより、その製造工程においてゲート領域を
規定する開口を形成するマスク幅と、絶縁物層31および
32の横方向の厚さによって規制され、マスク幅よりも微
細なゲート領域30がセルフアライン的に構成される。
した半導体装置にあっては、ゲート領域30の表面とソー
ス領域27およびドレイン領域28の表面の高さが、シリコ
ン基板21に形成した素子絶縁膜22の表面の高さに対応し
て規制されるようになり、この様にして構成されたＭＯ
Ｓトランジスタの表面が平坦化される。この様な構成と
されることにより、その製造工程においてゲート領域を
規定する開口を形成するマスク幅と、絶縁物層31および
32の横方向の厚さによって規制され、マスク幅よりも微
細なゲート領域30がセルフアライン的に構成される。
【００３６】また、ソースおよびドレインさらにゲート
領域の低抵抗化のためにシリサイド手法が例示されてい
るが、ゲート領域30とソース領域27およびドレイン領域
28を分離する側壁酸化膜に、イオン注入やドライエッチ
ングによりタメージが蓄積され、これが原因となってゲ
ートとソースおよびドレイン間の絶縁分離が不完全とな
る障害が現れることがある。これに対して実施形態にあ
っては、ゲート領域30とソース領域27およびドレイン領
域28の分離部分は、イオン注入やドライエッチングによ
るダメージが入らず、確実な絶縁分離が可能とされる。
領域の低抵抗化のためにシリサイド手法が例示されてい
るが、ゲート領域30とソース領域27およびドレイン領域
28を分離する側壁酸化膜に、イオン注入やドライエッチ
ングによりタメージが蓄積され、これが原因となってゲ
ートとソースおよびドレイン間の絶縁分離が不完全とな
る障害が現れることがある。これに対して実施形態にあ
っては、ゲート領域30とソース領域27およびドレイン領
域28の分離部分は、イオン注入やドライエッチングによ
るダメージが入らず、確実な絶縁分離が可能とされる。
【００３７】さらに従来の構成にあっては、側壁酸化膜
の下部を通してシリサイド材料の横方向の異常拡散によ
るジャンクション破壊があるが、実施形態に示した例で
はシリサイド化部分とジャンクション位置が離れている
ものであるため、この様な問題は回避される。
の下部を通してシリサイド材料の横方向の異常拡散によ
るジャンクション破壊があるが、実施形態に示した例で
はシリサイド化部分とジャンクション位置が離れている
ものであるため、この様な問題は回避される。
【００３８】なお、これまでの実施の形態においては、
ソースおよびドレインを形成するために開口部に対して
斜め方向からイオン注入した（例えば図２の（Ｃ）に示
す工程）。しかし、この様な斜め方向からイオン注入す
ることでのみソースおよびドレイン拡散層が形成できる
ものではない。
ソースおよびドレインを形成するために開口部に対して
斜め方向からイオン注入した（例えば図２の（Ｃ）に示
す工程）。しかし、この様な斜め方向からイオン注入す
ることでのみソースおよびドレイン拡散層が形成できる
ものではない。
【００３９】例えば、図２の（Ａ）および（Ｂ）の工程
が終了して多結晶シリコン層40に開口41が形成されたな
らば、図７の（Ａ）で示すように開口41を介してシリコ
ン基板21の露出面に対して図で矢印で示すように垂直方
向からイオン注入により不純物を注入して、拡散層の原
形60を形成する。
が終了して多結晶シリコン層40に開口41が形成されたな
らば、図７の（Ａ）で示すように開口41を介してシリコ
ン基板21の露出面に対して図で矢印で示すように垂直方
向からイオン注入により不純物を注入して、拡散層の原
形60を形成する。
【００４０】次に、同図の（Ｂ）で示すようにシリコン
基板21上に形成されたソース領域27およびドレイン領域
28を含む上面に、ＣＶＤや熱酸化を組み合わせることに
より絶縁膜を堆積し、その後異方性エッチングによって
開口41の内部をエッチングして絶縁物層31および32を形
成する。続いて、（Ａ）図で拡散層を形成するために注
入した不純物と反対導電型の不純物を、（Ａ）図で注入
した不純物とほぼ同量シリコン基板21に対して垂直方向
から注入する。このイオン注入によってこの図で示す開
口41部分は不純物が補償され、最終的にソースおよびド
レインとされる拡散層23および24が形成される。そし
て、その後熱酸化によってゲート酸化膜29を形成するも
ので、これ以降は図２の（Ｅ）以降と同様の工程によっ
て半導体装置が完成される。
基板21上に形成されたソース領域27およびドレイン領域
28を含む上面に、ＣＶＤや熱酸化を組み合わせることに
より絶縁膜を堆積し、その後異方性エッチングによって
開口41の内部をエッチングして絶縁物層31および32を形
成する。続いて、（Ａ）図で拡散層を形成するために注
入した不純物と反対導電型の不純物を、（Ａ）図で注入
した不純物とほぼ同量シリコン基板21に対して垂直方向
から注入する。このイオン注入によってこの図で示す開
口41部分は不純物が補償され、最終的にソースおよびド
レインとされる拡散層23および24が形成される。そし
て、その後熱酸化によってゲート酸化膜29を形成するも
ので、これ以降は図２の（Ｅ）以降と同様の工程によっ
て半導体装置が完成される。
【００４１】さらに、図３で示した実施形態にあっても
その（Ｄ）で示すイオン注入に際して同様な工程で垂直
方向からのイオン注入によってソースおよびドレイン拡
散層が分離形成できるものであり、図５で示す実施形態
にあっても、その（Ｃ）図で示す工程で上記同様のイオ
ン注入工程でソースおよびドレイン拡散層が形成でき
る。
その（Ｄ）で示すイオン注入に際して同様な工程で垂直
方向からのイオン注入によってソースおよびドレイン拡
散層が分離形成できるものであり、図５で示す実施形態
にあっても、その（Ｃ）図で示す工程で上記同様のイオ
ン注入工程でソースおよびドレイン拡散層が形成でき
る。
【図１】この発明の第１の実施の形態に係る半導体装置
を説明する断面構成図。
を説明する断面構成図。
【図２】（Ａ）〜（Ｆ）は図１で示した半導体装置の製
造工程を順次説明する図。
造工程を順次説明する図。
【図３】（Ａ）〜（Ｄ）はこの発明の第２の実施形態に
係る半導体装置の製造工程を説明する図。
係る半導体装置の製造工程を説明する図。
【図４】（Ａ）〜（Ｄ）は図３の（Ｄ）に続く製造工程
を説明する図。
を説明する図。
【図５】（Ａ）〜（Ｅ）はこの発明の第３の実施形態に
係る半導体装置の製造工程を説明する図。
係る半導体装置の製造工程を説明する図。
【図６】（Ａ）、（Ｂ）は図４の（Ｅ）に続く製造工程
を説明する図。
を説明する図。
【図７】（Ａ）および（Ｂ）はこの発明の第４の実施形
態に係る半導体装置の製造工程を説明する図。
態に係る半導体装置の製造工程を説明する図。
【図８】従来の半導体装置を説明する断面構成図。
21…シリコン基板、22…素子分離絶縁膜、23、24、45、
46…拡散層、25…ソース拡散層、26…ドレイン拡散層、
27…ソース領域、28…ドレイン領域、29…ゲート酸化
膜、30…ゲート領域、31、32、33、47、48、49、53…絶
縁物層、34…ソース電極、35…ドレイン電極、36…ゲー
ト電極、40、50…多結晶シリコン層、41、44、52…開
口、43…高濃度拡散層、51…シリサイド膜。
46…拡散層、25…ソース拡散層、26…ドレイン拡散層、
27…ソース領域、28…ドレイン領域、29…ゲート酸化
膜、30…ゲート領域、31、32、33、47、48、49、53…絶
縁物層、34…ソース電極、35…ドレイン電極、36…ゲー
ト電極、40、50…多結晶シリコン層、41、44、52…開
口、43…高濃度拡散層、51…シリサイド膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｐ
Claims (11)
- 【請求項１】 半導体基板と、 この半導体基板表面の素子形成領域を取り囲むように前
記半導体基板表面に突設されるように形成されて絶縁物
により構成された素子分離手段と、 前記半導体基板の前記素子形成領域に形成され、前記素
子分離手段の高さに規制された高さに設定されるソース
およびドレイン領域と、 これらのソースおよびドレイン領域にそれぞれ対応し
て、前記半導体基板に形成されたソースおよびドレイン
を形成する拡散層と、 このソースおよびドレイン領域に隣接して、前記半導体
基板表面に垂直な面で前記ソースおよびドレイン領域に
前記半導体基板面に垂直な面で対面され、その上面が前
記ソースおよびドレイン領域の高さと等しくなる状態で
ゲート絶縁膜を介して形成されたゲート領域と、 前記ソースおよびドレイン領域それぞれとゲート領域と
の間、およびそれらの領域の上に形成されてその表面が
平坦化された絶縁物層とを具備し、 この絶縁物層から突設されるように前記ソース領域およ
びドレイン領域と共にゲート領域に接続してソース、ド
レイン、ゲートの各電極が形成されるようにしたことを
特徴とする半導体装置。 - 【請求項２】 前記素子分離手段に囲まれた前記素子形
成領域の表面上に、前記素子形成領域の前記半導体基板
表面に形成されたソースおよびドレイン拡散層に対応し
て、前記素子分離手段の高さに一致する高さに設定され
た導体で構成された前記ソースおよびドレイン領域が形
成されるようにした請求項１記載の半導体装置。 - 【請求項３】 前記導体は、前記ソースおよびドレイン
拡散層に対応して形成された高濃度不純物を含む多結晶
もしくは単結晶シリコン層により構成された請求項２記
載の半導体装置。 - 【請求項４】 前記半導体基板の前記素子分離手段で囲
まれた素子形成領域の表面部にゲート形成領域に対応し
て形成された開口を形成し、この開口部に対応してイオ
ン注入によりソースおよびドレイン領域とされる拡散層
を形成すると共に、前記開口の側壁面にそれぞれに絶縁
物層を形成し、さらに前記開口の底面部の前記半導体基
板面にゲート絶縁膜を形成するもので、前記ゲート絶縁
膜上に前記絶縁物層の相互間に導体によるゲート領域が
形成されるようにした請求項１記載の半導体装置。 - 【請求項５】 前記半導体基板上に突出して形成された
素子分離手段で囲まれた素子形成領域に、導体層および
シリサイド層を積層形成し、この積層体に前記半導体基
板表面に至る開口を形成すると共に、この開口の底部に
ゲート絶縁膜さらに側壁部に絶縁層を形成し、この絶縁
層に囲まれた前記開口内部に導体層およびシリサイド層
の積層体によるゲート領域が形成されるようにした請求
項１記載の半導体装置。 - 【請求項６】 半導体基板の表面に素子形成領域を取り
囲むように素子分離絶縁膜を形成する第１の工程と、 前記素子形成領域に前記素子分離絶縁膜の表面と一致す
る高さで導体層を形成する第２の工程と、 前記導体層のゲート形成領域に対応して前記半導体基板
が露出される開口を形成し、ソース領域およびドレイン
領域を分離形成する第３の工程と、 前記開口内にイオン注入し、ソースおよびドレインに対
応する拡散層を形成する第４の工程と、 前記開口の底面部にゲート絶縁膜を形成すると共に、前
記開口の側面に絶縁物層を形成する第５の工程と、 前記ゲート絶縁膜並びに絶縁膜層で囲まれた開口内に導
体層を形成し、その上面を前記ソース領域およびドレイ
ン領域と高さが一致されるようにしたゲート領域を形成
する第６の工程とを具備し、 前記ソース領域、ドレイン領域、およびゲート領域の表
面部に平坦化された絶縁物層を形成し、ソース電極、ド
レイン電極、並びにゲート電極が形成されるようにした
ことを特徴とする半導体装置の製造方法。 - 【請求項７】 前記ソース領域およびドレイン領域、並
びにゲート領域を構成する導体は多結晶シリコンでなる
請求項６記載の半導体装置の製造方法。 - 【請求項８】 前記ソース領域およびトレイン領域、並
びにゲート領域を構成する導体は、多結晶シリコンおよ
びシリサイドの積層構造体でなる請求項６記載の半導体
装置の製造方法。 - 【請求項９】 半導体基板の表面に素子形成領域を取り
囲むように素子分離絶縁膜を形成する第１の工程と、 前記素子形成領域に前記素子分離絶縁膜の表面に導体層
を形成する第２の工程と、 前記素子形成領域のゲート形成領域に対応して前記導体
層を含み半導体基板に至る開口を形成する第２の工程
と、 前記開口内にイオン注入し、前記開口の側壁部にソース
およびドレインに対応する拡散層を形成する第３の工程
と、 前記開口の底面部にゲート絶縁膜を形成すると共に、前
記開口の側面に絶縁物層を形成する第４の工程と、 前記ゲート絶縁膜並びに絶縁膜層で囲まれた開口内に導
体層を形成し、その上面を前記ソース領域およびドレイ
ン領域と高さが一致されるようにしたゲート領域を形成
する第５の工程とを具備し、 前記ソース、ドレイン、およびゲートの表面部に平坦化
された絶縁物層を形成し、ソース電極、ドレイン電極、
並びにゲート電極が形成されるようにしたことを特徴と
する半導体装置の製造方法。 - 【請求項１０】 前記開口内に斜め上方からイオン注入
し、前記開口に対応する前記半導体基板の露出面部にソ
ースおよびドレインに対応する拡散層が形成されるよう
にした請求項６もしくは９に記載の半導体装置の製造方
法。 - 【請求項１１】 前記開口内に半導体基板の垂直方向か
らイオン注入し、前記開口部で露出された前記半導体基
板面に拡散層を形成すると共に、前記開口内に前記絶縁
層が形成された後に前記拡散層を形成するために注入し
た不純物と反対導電型の不純物を前記垂直の方向から注
入し、前記絶縁層で囲まれた領域の前記拡散層の不純物
を補償して、ソースおよびドレインに対応する拡散層が
分離形成されるようにした請求項６もしくは９に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27440595A JPH09116142A (ja) | 1995-10-23 | 1995-10-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27440595A JPH09116142A (ja) | 1995-10-23 | 1995-10-23 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116142A true JPH09116142A (ja) | 1997-05-02 |
Family
ID=17541218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27440595A Pending JPH09116142A (ja) | 1995-10-23 | 1995-10-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09116142A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000332240A (ja) * | 1999-05-19 | 2000-11-30 | Sony Corp | 半導体装置およびその製造方法 |
| US6207540B1 (en) | 1998-02-17 | 2001-03-27 | International Business Machines Corporation | Method for manufacturing high performance MOSFET device with raised source and drain |
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-
1995
- 1995-10-23 JP JP27440595A patent/JPH09116142A/ja active Pending
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