JPH098303A - 集積回路において隆起型ソース／ドレイン領域を形成する方法 - Google Patents
集積回路において隆起型ソース／ドレイン領域を形成する方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 77
- 229920005591 polysilicon Polymers 0.000 claims abstract description 77
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 229910021332 silicide Inorganic materials 0.000 claims description 31
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 29
- 125000006850 spacer group Chemical group 0.000 claims description 24
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 239000010936 titanium Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 claims 2
- 238000007789 sealing Methods 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 abstract description 28
- 239000010703 silicon Substances 0.000 abstract description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 26
- 229910052751 metal Inorganic materials 0.000 description 24
- 239000002184 metal Substances 0.000 description 24
- 238000009792 diffusion process Methods 0.000 description 6
- 239000003870 refractory metal Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910021352 titanium disilicide Inorganic materials 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- -1 silicide metals Chemical class 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
(57)【要約】
【課題】 半導体集積回路の平坦なトランジスタを製造
する方法及びそれにより製造される集積回路を提供す
る。 【解決手段】 複数個のフィールド酸化膜領域（５２）
が基板（５０）の上側に位置して形成されており、誘電
体内に封止された複数個のトランジスタ（６０）を電気
的に分離している。トランジスタ及びフィールド酸化膜
領域に隣接して基板内にＬＤＤ領域（７６）が形成され
ている。ドープしたポリシリコンの隆起型ソース及びド
レイン領域（８０）がＬＤＤ領域及びフィールド酸化膜
領域のテーパした部分の上側に位置しトランジスタに隣
接して形成されている。これらのポリシリコンの隆起型
ソース及びドレイン領域は、不所望の量の基板シリコン
が消費されることを防止することに貢献し、接合リーク
及びパンチスルーの可能性を低下させ且つ爾後の処理ス
テップに対しより平坦な表面を提供する。
する方法及びそれにより製造される集積回路を提供す
る。 【解決手段】 複数個のフィールド酸化膜領域（５２）
が基板（５０）の上側に位置して形成されており、誘電
体内に封止された複数個のトランジスタ（６０）を電気
的に分離している。トランジスタ及びフィールド酸化膜
領域に隣接して基板内にＬＤＤ領域（７６）が形成され
ている。ドープしたポリシリコンの隆起型ソース及びド
レイン領域（８０）がＬＤＤ領域及びフィールド酸化膜
領域のテーパした部分の上側に位置しトランジスタに隣
接して形成されている。これらのポリシリコンの隆起型
ソース及びドレイン領域は、不所望の量の基板シリコン
が消費されることを防止することに貢献し、接合リーク
及びパンチスルーの可能性を低下させ且つ爾後の処理ス
テップに対しより平坦な表面を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、大略、半導体集積
回路及びその製造技術に関するものであって、更に詳細
には、接合リークを減少させ且つ短絡条件を防止すると
共に隆起型ソース及びドレイン領域を形成することによ
り平坦化したトランジスタを製造する改良した方法及び
その結果得られる構成体に関するものである。
回路及びその製造技術に関するものであって、更に詳細
には、接合リークを減少させ且つ短絡条件を防止すると
共に隆起型ソース及びドレイン領域を形成することによ
り平坦化したトランジスタを製造する改良した方法及び
その結果得られる構成体に関するものである。
【０００２】
【従来の技術】集積回路設計、レイアウト及び製造の技
術分野において公知の如く、与えられた集積回路の製造
コストは所望の機能を実現するのに必要なチップ面積に
かなりの部分が依存している。チップ面積は、例えば金
属−酸化物−半導体（ＭＯＳ）技術におけるゲート電極
等の活性構成要素や、例えばＭＯＳソース及びドレイン
領域やバイポーラエミッタ及びベース領域等の拡散領域
の幾何学的形状及び寸法によって画定される。これらの
幾何学的形状及び寸法は、しばしば、特定の製造工場に
おいて得ることの可能なホトリソグラフィ分解能に依存
する。種々の装置及び回路の水平方向寸法を確立する上
でのホトリソグラフィの目標は、設計条件を充足するパ
ターンを形成し且つその回路パターンを正確にウエハの
表面上に整合させることである。サブミクロンホトリソ
グラフィにおいてライン幅が益々小さくなると、ライン
及びホトレジストにおけるコンタクト孔をプリントする
ためのプロセスは益々困難なものとなる。
術分野において公知の如く、与えられた集積回路の製造
コストは所望の機能を実現するのに必要なチップ面積に
かなりの部分が依存している。チップ面積は、例えば金
属−酸化物−半導体（ＭＯＳ）技術におけるゲート電極
等の活性構成要素や、例えばＭＯＳソース及びドレイン
領域やバイポーラエミッタ及びベース領域等の拡散領域
の幾何学的形状及び寸法によって画定される。これらの
幾何学的形状及び寸法は、しばしば、特定の製造工場に
おいて得ることの可能なホトリソグラフィ分解能に依存
する。種々の装置及び回路の水平方向寸法を確立する上
でのホトリソグラフィの目標は、設計条件を充足するパ
ターンを形成し且つその回路パターンを正確にウエハの
表面上に整合させることである。サブミクロンホトリソ
グラフィにおいてライン幅が益々小さくなると、ライン
及びホトレジストにおけるコンタクト孔をプリントする
ためのプロセスは益々困難なものとなる。
【０００３】回路が超大規模集積化（ＵＬＳＩ）レベル
へ進化するにしたがい、ウエハの表面に対してより多数
の層が付加される。これらの付加的な層はウエハ表面上
により多くのステップ即ち段差を形成する。従って、ホ
トリソグラフィにおける小さな画像寸法の分解能はこれ
ら付加的な段差上において益々困難なものとなる。何故
ならば、焦点深度が増加するために益々困難なものとな
るからである。変化するトポグラフィ即ち地形的特徴の
影響を取除くために平坦化技術が益々重要なものとなっ
ている。
へ進化するにしたがい、ウエハの表面に対してより多数
の層が付加される。これらの付加的な層はウエハ表面上
により多くのステップ即ち段差を形成する。従って、ホ
トリソグラフィにおける小さな画像寸法の分解能はこれ
ら付加的な段差上において益々困難なものとなる。何故
ならば、焦点深度が増加するために益々困難なものとな
るからである。変化するトポグラフィ即ち地形的特徴の
影響を取除くために平坦化技術が益々重要なものとなっ
ている。
【０００４】トランジスタの寸法が減少するにしたが
い、コンタクト構成体を形成することも、装置の性能を
予測し且つ制御する上で重要なものである。コンタクト
構成体と装置とを完全にコンタクト即ち接触させるため
に、多様なコンタクト構成体が、例えばコンタクト抵抗
及び例えばソース及びドレイン領域の面積等の使用可能
な装置の最大面積等の種々の問題を緩和させるために検
討されている。自己整合されたシリサイドは、ソース及
びドレイン領域とのコンタクトに関連するコンタクト面
積及び抵抗問題を緩和するための１つの方法である。更
に、自己整合したシリサイドは拡散領域をより導電性の
ものとさせ且つ拡散領域のシート抵抗を低下させる。こ
の自己整合型プロセスについて図１及び２を参照して説
明する。ゲート酸化膜１６及びポリシリコン又はポリサ
イドゲート電極１８を具備するトランジスタ１４を形成
した後に、例えばホットキャリア効果等の問題を解消す
るためにチャンネル近くのゲート電極のエッジにおいて
軽度のドーズのイオン注入を行なうことによる従来の方
法によって軽度にドープしたドレイン（ＬＤＤ）領域２
２を形成する。ゲート電極及びゲート酸化膜のエッジ即
ち端部に沿って側壁酸化物スペーサ２０を形成する。よ
り高いドーズでソース／ドレイン領域２４をイオン注入
してソース／ドレイン接合部を形成する。
い、コンタクト構成体を形成することも、装置の性能を
予測し且つ制御する上で重要なものである。コンタクト
構成体と装置とを完全にコンタクト即ち接触させるため
に、多様なコンタクト構成体が、例えばコンタクト抵抗
及び例えばソース及びドレイン領域の面積等の使用可能
な装置の最大面積等の種々の問題を緩和させるために検
討されている。自己整合されたシリサイドは、ソース及
びドレイン領域とのコンタクトに関連するコンタクト面
積及び抵抗問題を緩和するための１つの方法である。更
に、自己整合したシリサイドは拡散領域をより導電性の
ものとさせ且つ拡散領域のシート抵抗を低下させる。こ
の自己整合型プロセスについて図１及び２を参照して説
明する。ゲート酸化膜１６及びポリシリコン又はポリサ
イドゲート電極１８を具備するトランジスタ１４を形成
した後に、例えばホットキャリア効果等の問題を解消す
るためにチャンネル近くのゲート電極のエッジにおいて
軽度のドーズのイオン注入を行なうことによる従来の方
法によって軽度にドープしたドレイン（ＬＤＤ）領域２
２を形成する。ゲート電極及びゲート酸化膜のエッジ即
ち端部に沿って側壁酸化物スペーサ２０を形成する。よ
り高いドーズでソース／ドレイン領域２４をイオン注入
してソース／ドレイン接合部を形成する。
【０００５】集積回路上にメタル（金属）２６を付着形
成し、その後にウエハを加熱させる。従って、ソース／
ドレイン領域２４におけるシリコンはメタル２６と反応
し図２に示したようにシリサイド２８を形成する。ソー
ス／ドレイン領域上のシリサイドがポリシリコンゲート
電極上のシリサイド３０と同時に形成される場合には、
このプロセスはサリサイドと呼ばれる。シリコンが存在
する箇所においては全て、メタルが反応してシリサイド
を形成する（即ち、区域２８におけるソース／ドレイン
領域及び領域３０におけるポリシリコン）。メタルが反
応しないまま残存する箇所においては全て選択的に除去
される。典型的に、誘電体層を集積回路上に形成し、ソ
ース／ドレイン領域及びポリシリコンゲートに対してコ
ンタクト開口を形成する。これらの開口は、通常、メタ
ルで充填してシリサイド領域２８及び３０へコンタクト
させる。
成し、その後にウエハを加熱させる。従って、ソース／
ドレイン領域２４におけるシリコンはメタル２６と反応
し図２に示したようにシリサイド２８を形成する。ソー
ス／ドレイン領域上のシリサイドがポリシリコンゲート
電極上のシリサイド３０と同時に形成される場合には、
このプロセスはサリサイドと呼ばれる。シリコンが存在
する箇所においては全て、メタルが反応してシリサイド
を形成する（即ち、区域２８におけるソース／ドレイン
領域及び領域３０におけるポリシリコン）。メタルが反
応しないまま残存する箇所においては全て選択的に除去
される。典型的に、誘電体層を集積回路上に形成し、ソ
ース／ドレイン領域及びポリシリコンゲートに対してコ
ンタクト開口を形成する。これらの開口は、通常、メタ
ルで充填してシリサイド領域２８及び３０へコンタクト
させる。
【０００６】チタン、タングステン、タンタル及びコバ
ルトを包含する耐火性金属がシリサイドを形成するメタ
ルとして使用するのに適したものであることが判明し
た。何故ならば、シリコンとの反応は、例えば６００℃
以下の比較的低い処理温度において発生するからであ
る。然しながら、このシリサイドを形成する方法にも欠
点が存在している。第一に、シリサイドの形成は基板シ
リコンの一部を消費し、従ってソース／ドレイン領域の
一体性を減少させる。第二に、チタンはその固有抵抗が
低いために、シリサイド金属用に共通的に使用される。
然しながら、チタンジシリサイド即ち二珪化チタンを形
成する期間中に、シリコンはチタン内へ拡散する傾向が
あり、それは側壁酸化物スペーサの上部上で反応する場
合がある。シリサイドが酸化物スペーサ上に形成される
と、ポリシリコンゲート上に形成されるシリサイドとソ
ース／ドレイン領域との間が連続的となり、それがゲー
ト電極とソース／ドレイン領域との間に短絡を発生させ
ることとなる。
ルトを包含する耐火性金属がシリサイドを形成するメタ
ルとして使用するのに適したものであることが判明し
た。何故ならば、シリコンとの反応は、例えば６００℃
以下の比較的低い処理温度において発生するからであ
る。然しながら、このシリサイドを形成する方法にも欠
点が存在している。第一に、シリサイドの形成は基板シ
リコンの一部を消費し、従ってソース／ドレイン領域の
一体性を減少させる。第二に、チタンはその固有抵抗が
低いために、シリサイド金属用に共通的に使用される。
然しながら、チタンジシリサイド即ち二珪化チタンを形
成する期間中に、シリコンはチタン内へ拡散する傾向が
あり、それは側壁酸化物スペーサの上部上で反応する場
合がある。シリサイドが酸化物スペーサ上に形成される
と、ポリシリコンゲート上に形成されるシリサイドとソ
ース／ドレイン領域との間が連続的となり、それがゲー
ト電極とソース／ドレイン領域との間に短絡を発生させ
ることとなる。
【０００７】
【発明が解決しようとする課題】本発明は、隆起型ソー
ス／ドレイン領域を有する平坦化したトランジスタ及び
その製造方法を提供することを目的とする。本発明の別
の目的とするところは、固有抵抗を減少させた隆起型ソ
ース及びドレイン領域を有する平坦化したトランジスタ
及びその製造方法を提供することである。本発明の更に
別の目的とするところは、接合リークを減少させ且つゲ
ートとソース／ドレイン領域との間の短絡を減少させた
隆起型ソース及びドレイン領域を有する半導体装置及び
その製造方法を提供することである。
ス／ドレイン領域を有する平坦化したトランジスタ及び
その製造方法を提供することを目的とする。本発明の別
の目的とするところは、固有抵抗を減少させた隆起型ソ
ース及びドレイン領域を有する平坦化したトランジスタ
及びその製造方法を提供することである。本発明の更に
別の目的とするところは、接合リークを減少させ且つゲ
ートとソース／ドレイン領域との間の短絡を減少させた
隆起型ソース及びドレイン領域を有する半導体装置及び
その製造方法を提供することである。
【０００８】
【課題を解決するための手段】本発明は、半導体装置製
造方法及びそれにより製造される半導体装置に組込むこ
とが可能である。基板の上側に存在するゲート酸化膜の
上にゲート電極を形成する。このゲート電極は複数個の
フィールド酸化膜領域によって電気的に分離されてい
る。ゲート電極の上にキャッピング層を形成する。ゲー
ト電極に隣接して基板内にＬＤＤ領域を形成し、且つゲ
ート電極及びキャッピング層に隣接して側壁スペーサを
形成する。ポリシリコン層の上部表面の最も低い部分が
フィールド酸化膜領域の上部表面の上方（即ち、より高
いレベル）に位置するようにキャッピング層、基板及び
フィールド酸化膜領域の上にポリシリコン層を付着形成
する。その場合に、好適には、ポリシリコン層の上部表
面の最も低い部分をゲート電極及びキャッピング層の上
部表面の上方（即ち、より高いレベル）に位置させる。
ポリシリコン層と１：１のエッチ比を有する平坦な犠牲
層をポリシリコン層の上に形成する。犠牲層及びポリシ
リコン層のエッチングを行なって、フィールド酸化膜の
上部表面を露出させる。次いで、ポリシリコンを所望の
ドーピングレベルへドーピングする。
造方法及びそれにより製造される半導体装置に組込むこ
とが可能である。基板の上側に存在するゲート酸化膜の
上にゲート電極を形成する。このゲート電極は複数個の
フィールド酸化膜領域によって電気的に分離されてい
る。ゲート電極の上にキャッピング層を形成する。ゲー
ト電極に隣接して基板内にＬＤＤ領域を形成し、且つゲ
ート電極及びキャッピング層に隣接して側壁スペーサを
形成する。ポリシリコン層の上部表面の最も低い部分が
フィールド酸化膜領域の上部表面の上方（即ち、より高
いレベル）に位置するようにキャッピング層、基板及び
フィールド酸化膜領域の上にポリシリコン層を付着形成
する。その場合に、好適には、ポリシリコン層の上部表
面の最も低い部分をゲート電極及びキャッピング層の上
部表面の上方（即ち、より高いレベル）に位置させる。
ポリシリコン層と１：１のエッチ比を有する平坦な犠牲
層をポリシリコン層の上に形成する。犠牲層及びポリシ
リコン層のエッチングを行なって、フィールド酸化膜の
上部表面を露出させる。次いで、ポリシリコンを所望の
ドーピングレベルへドーピングする。
【０００９】
【発明の実施の形態】以下に記載する処理ステップ及び
構成は集積回路を製造する完全な処理の流れを構成する
ものではない。本発明は、当該技術分野において現在使
用されている集積回路製造技術に関連して実施すること
が可能であり、従って本発明をより良く理解するのに必
要な一般的に使用されている処理ステップについてのみ
説明を行なう。集積回路の製造過程における一部の断面
を示した添付の図面は縮尺通りに画いたものではなく、
本発明の重要な特徴をより良く理解するために適宜拡縮
して示してある。
構成は集積回路を製造する完全な処理の流れを構成する
ものではない。本発明は、当該技術分野において現在使
用されている集積回路製造技術に関連して実施すること
が可能であり、従って本発明をより良く理解するのに必
要な一般的に使用されている処理ステップについてのみ
説明を行なう。集積回路の製造過程における一部の断面
を示した添付の図面は縮尺通りに画いたものではなく、
本発明の重要な特徴をより良く理解するために適宜拡縮
して示してある。
【００１０】図３乃至６を参照して、本発明の好適実施
例について詳細に説明する。図３は、ウエハの一部を概
略断面で示してあり、それは分離構成体及び隣接する活
性区域内にデバイス即ち装置を形成すべき表面を有して
いる。図３に示したように、シリコン基板５０上に集積
回路を形成する。このシリコン基板は分離部及び活性装
置が形成されるウエハにおける位置に依存してＰ又はＮ
でドープしたシリコンとすることが可能である。装置を
形成する活性区域を分離するためにウエハの種々の位置
においてフィールド酸化膜領域５２を形成する。例えば
犠牲酸化物層等のフィールド酸化膜領域下側に形成され
る窒化物を除去するために必要な種々の従来の処理ステ
ップを実施した後に、シリコン基板５０の上に約２０乃
至３００Åの深さにゲート酸化膜層５４を熱成長させ
る。ゲート酸化膜層５４及びフィールド酸化膜領域５２
の上に約１０００乃至６０００Åの間の深さにポリシリ
コン層５６を形成する。次いで、ポリシリコン層５６の
上に例えば酸化物又は窒化物等の誘電体キャッピング層
５８を約１０００乃至２０００Åの間の深さに形成す
る。
例について詳細に説明する。図３は、ウエハの一部を概
略断面で示してあり、それは分離構成体及び隣接する活
性区域内にデバイス即ち装置を形成すべき表面を有して
いる。図３に示したように、シリコン基板５０上に集積
回路を形成する。このシリコン基板は分離部及び活性装
置が形成されるウエハにおける位置に依存してＰ又はＮ
でドープしたシリコンとすることが可能である。装置を
形成する活性区域を分離するためにウエハの種々の位置
においてフィールド酸化膜領域５２を形成する。例えば
犠牲酸化物層等のフィールド酸化膜領域下側に形成され
る窒化物を除去するために必要な種々の従来の処理ステ
ップを実施した後に、シリコン基板５０の上に約２０乃
至３００Åの深さにゲート酸化膜層５４を熱成長させ
る。ゲート酸化膜層５４及びフィールド酸化膜領域５２
の上に約１０００乃至６０００Åの間の深さにポリシリ
コン層５６を形成する。次いで、ポリシリコン層５６の
上に例えば酸化物又は窒化物等の誘電体キャッピング層
５８を約１０００乃至２０００Åの間の深さに形成す
る。
【００１１】次に図４を参照すると、ゲート酸化膜５
４、ポリシリコン層５６及び酸化物キャッピング層５８
をパターン形成し且つエッチングしてトランジスタ６０
のゲート及び相互接続線６８を形成する。トランジスタ
６０は、ゲート酸化膜６２と、ポリシリコンゲート電極
６４と、誘電体キャッピング層６６とを有している。ゲ
ート電極６４は、別の態様においては、ポリシリコン層
の上側に存在する約１０００乃至２０００Åの間のシリ
サイドを有することが可能である。シリサイドはポリシ
リコンゲートのシート抵抗を減少させることに貢献す
る。典型的に、ゲート電極６４のエッジ即ち端部に隣接
してシリコン基板内に燐をイオン注入することによって
軽度にドープしたドレイン及びソース領域７６を形成す
る。次いで、トランジスタゲートのエッジ即ち端部に沿
って側壁酸化物スペーサ７４を形成する。然しながら、
キャッピング層６６がゲート電極６４の上側に存在して
いるので、側壁スペーサ７４はキャッピング層６６の側
部に沿っても形成される。
４、ポリシリコン層５６及び酸化物キャッピング層５８
をパターン形成し且つエッチングしてトランジスタ６０
のゲート及び相互接続線６８を形成する。トランジスタ
６０は、ゲート酸化膜６２と、ポリシリコンゲート電極
６４と、誘電体キャッピング層６６とを有している。ゲ
ート電極６４は、別の態様においては、ポリシリコン層
の上側に存在する約１０００乃至２０００Åの間のシリ
サイドを有することが可能である。シリサイドはポリシ
リコンゲートのシート抵抗を減少させることに貢献す
る。典型的に、ゲート電極６４のエッジ即ち端部に隣接
してシリコン基板内に燐をイオン注入することによって
軽度にドープしたドレイン及びソース領域７６を形成す
る。次いで、トランジスタゲートのエッジ即ち端部に沿
って側壁酸化物スペーサ７４を形成する。然しながら、
キャッピング層６６がゲート電極６４の上側に存在して
いるので、側壁スペーサ７４はキャッピング層６６の側
部に沿っても形成される。
【００１２】ゲート電極６４を形成するために使用した
ものと同一のポリシリコン層５６から相互接続体６８を
フィールド酸化膜領域５２の上側に形成する。パターン
形成及びエッチングステップの後に、ポリシリコン相互
接続体７０の上側には誘電体キャッピング層７２が残存
する。シート抵抗を低下させるためにキャッピング層下
側に存在するポリシリコン上にシリサイドを形成するこ
とも可能である。相互接続体６８のエッジに沿っても側
壁酸化物スペーサ７４が形成される。
ものと同一のポリシリコン層５６から相互接続体６８を
フィールド酸化膜領域５２の上側に形成する。パターン
形成及びエッチングステップの後に、ポリシリコン相互
接続体７０の上側には誘電体キャッピング層７２が残存
する。シート抵抗を低下させるためにキャッピング層下
側に存在するポリシリコン上にシリサイドを形成するこ
とも可能である。相互接続体６８のエッジに沿っても側
壁酸化物スペーサ７４が形成される。
【００１３】図５を参照すると、本発明の理解を簡単化
させるためにトランジスタゲート６０のみが図示されて
いる。エピタキシ領域８０をソース及びドレイン領域７
６の上側に選択的に成長させる。Ｃ．Ｓ． Ｐａｉ ｅ
ｔ ａｌ．「選択的エピタキシャルシリコン層の気相成
長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ ｏｆ Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ
Ｓｉｌｉｃｏｎ Ｌａｙｅｒｓ）」、ジャーナル・オ
ブ・エレクトロケミカル・ソサエティ、Ｖｏｌ．１３
７、Ｎｏ．３、１９９０年３月の文献に記載されている
ように、シリコンのエピタキシャル成長は、酸化膜の周
囲の領域上にエンクローチメント（侵入）を発生させる
ことなしに露出されたシリコン基板上に選択的に成長さ
せることが可能である。図５において、エピタキシャル
シリコン８０の成長はソース／ドレイン領域７６の上方
において発生する。エピタキシャル領域８０はソース／
ドレイン領域７６の上側に形成される。成長期間中にエ
ピタキシャル領域の側部に沿っていくらかのファセティ
ング（ｆａｃｅｔｉｎｇ）が発生するが、フィールド酸
化膜又は側壁酸化物スペーサ上においてエピタキシャル
領域８０のいくらかの横方向形成が存在する場合もあ
る。横方向成長は、少なくとも部分的にはシリコン基板
上でのエピタキシの上方向成長の結果である。好適には
エピタキシャル領域の上部表面が、ゲート電極６４の上
部表面と実質的に平坦状となるようにシリコン基板上方
の高さへ形成する。
させるためにトランジスタゲート６０のみが図示されて
いる。エピタキシ領域８０をソース及びドレイン領域７
６の上側に選択的に成長させる。Ｃ．Ｓ． Ｐａｉ ｅ
ｔ ａｌ．「選択的エピタキシャルシリコン層の気相成
長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ ｏｆ Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ
Ｓｉｌｉｃｏｎ Ｌａｙｅｒｓ）」、ジャーナル・オ
ブ・エレクトロケミカル・ソサエティ、Ｖｏｌ．１３
７、Ｎｏ．３、１９９０年３月の文献に記載されている
ように、シリコンのエピタキシャル成長は、酸化膜の周
囲の領域上にエンクローチメント（侵入）を発生させる
ことなしに露出されたシリコン基板上に選択的に成長さ
せることが可能である。図５において、エピタキシャル
シリコン８０の成長はソース／ドレイン領域７６の上方
において発生する。エピタキシャル領域８０はソース／
ドレイン領域７６の上側に形成される。成長期間中にエ
ピタキシャル領域の側部に沿っていくらかのファセティ
ング（ｆａｃｅｔｉｎｇ）が発生するが、フィールド酸
化膜又は側壁酸化物スペーサ上においてエピタキシャル
領域８０のいくらかの横方向形成が存在する場合もあ
る。横方向成長は、少なくとも部分的にはシリコン基板
上でのエピタキシの上方向成長の結果である。好適には
エピタキシャル領域の上部表面が、ゲート電極６４の上
部表面と実質的に平坦状となるようにシリコン基板上方
の高さへ形成する。
【００１４】図５において矢印で示したように、エピタ
キシャル領域８０をＮ＋又はＰ＋ドーパントでイオン注
入する。エピタキシャル領域は、基板内のＬＤＤ注入物
との連続性を得るために充分なエネルギ及びドーズでイ
オン注入する必要がある。ドーパント原子はエピタキシ
ャル領域８０と基本的に同一の形状でシリコン内に拡散
し、少なくとも領域７６の一部内にＮ＋又はＰ＋ソース
／ドレイン接合部７７を形成する。典型的に、より高度
にドープしたソース／ドレイン領域は、図１におけるソ
ース／ドレイン領域２４によって示したように、ＬＤＤ
領域よりも一層深い接合部を有している。本発明におい
て同一の深さを得ることが可能であるが、ソース／ドレ
イン領域７７は、既に形成したＬＤＤ領域よりも最も深
い部分において同一又はより小さな接合深さを有するこ
とが可能である。
キシャル領域８０をＮ＋又はＰ＋ドーパントでイオン注
入する。エピタキシャル領域は、基板内のＬＤＤ注入物
との連続性を得るために充分なエネルギ及びドーズでイ
オン注入する必要がある。ドーパント原子はエピタキシ
ャル領域８０と基本的に同一の形状でシリコン内に拡散
し、少なくとも領域７６の一部内にＮ＋又はＰ＋ソース
／ドレイン接合部７７を形成する。典型的に、より高度
にドープしたソース／ドレイン領域は、図１におけるソ
ース／ドレイン領域２４によって示したように、ＬＤＤ
領域よりも一層深い接合部を有している。本発明におい
て同一の深さを得ることが可能であるが、ソース／ドレ
イン領域７７は、既に形成したＬＤＤ領域よりも最も深
い部分において同一又はより小さな接合深さを有するこ
とが可能である。
【００１５】ＬＤＤ領域は、典型的に、約１０００Åの
深さに形成することが可能である。ＮＭＯＳ装置におい
ては、この深さのために必要なドーズは、通常、約１乃
至４×１０13原子数／ｃｍ2 の燐である。スタンダード
なソース／ドレイン拡散の場合には、図１に示した如
く、２番目のより高度にドープしたソース及びドレイン
領域接合部をシリコン表面から約１５００Åの深さに形
成する。ＮＭＯＳ装置においては、この場合のイオン注
入は、典型的に、約５×１０15原子数／ｃｍ2 のドーズ
での砒素である。ソース及びドレイン領域の深さは、よ
り高度にドープしたソース／ドレイン領域はチャンネル
から更に離れているので、装置の性能に影響を与えるこ
となしにＬＤＤ領域よりも一層深いものとさせることが
可能である。図２に示したように通常のサリサイドプロ
セスを使用すると、サリサイド形成部２８は１５００Å
のうちの約７００Åのソース及びドレイン領域７４の一
部を消費する。充分に大きな量のシリコンが消費される
と、不所望の結果が発生する場合があり、例えば、低又
はリーク性のドレイン対基板ダイオードブレークダウン
電圧が存在する場合があり、且つシリサイドがＬＤＤ領
域内へエンクローチ即ち侵入し実効的に装置の信頼性を
低下させる場合がある。
深さに形成することが可能である。ＮＭＯＳ装置におい
ては、この深さのために必要なドーズは、通常、約１乃
至４×１０13原子数／ｃｍ2 の燐である。スタンダード
なソース／ドレイン拡散の場合には、図１に示した如
く、２番目のより高度にドープしたソース及びドレイン
領域接合部をシリコン表面から約１５００Åの深さに形
成する。ＮＭＯＳ装置においては、この場合のイオン注
入は、典型的に、約５×１０15原子数／ｃｍ2 のドーズ
での砒素である。ソース及びドレイン領域の深さは、よ
り高度にドープしたソース／ドレイン領域はチャンネル
から更に離れているので、装置の性能に影響を与えるこ
となしにＬＤＤ領域よりも一層深いものとさせることが
可能である。図２に示したように通常のサリサイドプロ
セスを使用すると、サリサイド形成部２８は１５００Å
のうちの約７００Åのソース及びドレイン領域７４の一
部を消費する。充分に大きな量のシリコンが消費される
と、不所望の結果が発生する場合があり、例えば、低又
はリーク性のドレイン対基板ダイオードブレークダウン
電圧が存在する場合があり、且つシリサイドがＬＤＤ領
域内へエンクローチ即ち侵入し実効的に装置の信頼性を
低下させる場合がある。
【００１６】本発明においては、図５に示したように、
エピタキシャル層を選択的に成長させることから形成さ
れた隆起型ソース／ドレイン領域８０がソース／ドレイ
ン領域におけるシリサイドの横方向拡散を阻止する。一
層高度にドープしたソース／ドレイン領域７７がエピタ
キシャル領域８０を介して形成されると、それらはＬＤ
Ｄの深さより小さいか又はほぼ等しい深さへ維持させる
ことが可能である。より浅いソース／ドレイン領域の場
合には、ゲートの幅、従ってチャンネル（Ｌ）の長さ
は、装置性能に悪影響を与えることなしに短くさせるこ
とが可能である。例えば、スタンダードなサブミクロン
ゲート幅が０．５ミクロンである場合には、このプロセ
スはゲート幅を０．２乃至０．４ミクロンの間へ減少さ
せることを可能とする場合がある。ゲート幅を小さくす
ることはサブミクロン処理技術において明らかな利点を
有しており、例えばスイッチング速度を増加させること
及びチップ上のトランジスタの集積度をより高いものと
することを可能とすること等がある。
エピタキシャル層を選択的に成長させることから形成さ
れた隆起型ソース／ドレイン領域８０がソース／ドレイ
ン領域におけるシリサイドの横方向拡散を阻止する。一
層高度にドープしたソース／ドレイン領域７７がエピタ
キシャル領域８０を介して形成されると、それらはＬＤ
Ｄの深さより小さいか又はほぼ等しい深さへ維持させる
ことが可能である。より浅いソース／ドレイン領域の場
合には、ゲートの幅、従ってチャンネル（Ｌ）の長さ
は、装置性能に悪影響を与えることなしに短くさせるこ
とが可能である。例えば、スタンダードなサブミクロン
ゲート幅が０．５ミクロンである場合には、このプロセ
スはゲート幅を０．２乃至０．４ミクロンの間へ減少さ
せることを可能とする場合がある。ゲート幅を小さくす
ることはサブミクロン処理技術において明らかな利点を
有しており、例えばスイッチング速度を増加させること
及びチップ上のトランジスタの集積度をより高いものと
することを可能とすること等がある。
【００１７】図６を参照すると、例えば耐火性金属層等
のメタル層を集積回路上に形成する。ウエハを加熱して
メタルを領域８０において下側に存在するエピタキシャ
ルシリコンと反応させてシリサイド８２を形成する。シ
リサイド８２は隆起型ソース及びドレイン領域８０の固
有抵抗を低下させる。隆起型ソース／ドレインエピタキ
シャル領域８０は不所望な量の基板シリコンが消費され
ることを防止する。接合リーク及びパンチスルーの可能
性が実質的に減少される。隆起型ソース／ドレインエピ
タキシャル領域８０がゲート電極６４の上部部分と実質
的に平坦状であるので、キャッピング層６６及び側壁酸
化物スペーサ７４は、隆起型ソース及びドレインエピタ
キシャル領域８０をゲート電極から電気的に分離し、ゲ
ートとソース／ドレイン領域との間の短絡を防止する。
図６において「Ｄ」によって示した如く、適切な電気的
分離を与えるために、キャッピング層６６及び側壁酸化
物スペーサ７４の最終厚さを維持する必要性がある。シ
リサイドを有する隆起型エピタキシャル領域は、爾後の
高温処理ステップに対し従来のサリサイドプロセスと比
較してより良好な熱安定性を与える。
のメタル層を集積回路上に形成する。ウエハを加熱して
メタルを領域８０において下側に存在するエピタキシャ
ルシリコンと反応させてシリサイド８２を形成する。シ
リサイド８２は隆起型ソース及びドレイン領域８０の固
有抵抗を低下させる。隆起型ソース／ドレインエピタキ
シャル領域８０は不所望な量の基板シリコンが消費され
ることを防止する。接合リーク及びパンチスルーの可能
性が実質的に減少される。隆起型ソース／ドレインエピ
タキシャル領域８０がゲート電極６４の上部部分と実質
的に平坦状であるので、キャッピング層６６及び側壁酸
化物スペーサ７４は、隆起型ソース及びドレインエピタ
キシャル領域８０をゲート電極から電気的に分離し、ゲ
ートとソース／ドレイン領域との間の短絡を防止する。
図６において「Ｄ」によって示した如く、適切な電気的
分離を与えるために、キャッピング層６６及び側壁酸化
物スペーサ７４の最終厚さを維持する必要性がある。シ
リサイドを有する隆起型エピタキシャル領域は、爾後の
高温処理ステップに対し従来のサリサイドプロセスと比
較してより良好な熱安定性を与える。
【００１８】図７及び８を参照して、第一変形実施例に
ついて説明する。尚、図３乃至６における如く同一の構
成要素には同一の参照番号を付してある。この実施例に
おいては、Ｎ＋又はＰ＋高度にドープしたソース及びド
レイン領域７７は、側壁酸化物スペーサを形成した後で
且つ隆起型ソース／ドレイン領域を形成する前に従来の
方法によって形成する。ソース／ドレイン領域７７の接
合部は、典型的に、図１及び２を参照して上述したよう
にＬＤＤ領域７６よりも一層深いものである。隆起型ソ
ース／ドレイン領域を形成するために、例えばタングス
テン等の適宜の金属層を、好適には、トランジスタ６０
及び相互接続体６８を包含するポリシリコンスタックよ
りも一層高い高さへ集積回路上に形成する。この金属層
をパターン形成し且つエッチングしてトランジスタ６０
及びソース及びドレイン領域７７の上側に存在するメタ
ル領域８６を形成する。
ついて説明する。尚、図３乃至６における如く同一の構
成要素には同一の参照番号を付してある。この実施例に
おいては、Ｎ＋又はＰ＋高度にドープしたソース及びド
レイン領域７７は、側壁酸化物スペーサを形成した後で
且つ隆起型ソース／ドレイン領域を形成する前に従来の
方法によって形成する。ソース／ドレイン領域７７の接
合部は、典型的に、図１及び２を参照して上述したよう
にＬＤＤ領域７６よりも一層深いものである。隆起型ソ
ース／ドレイン領域を形成するために、例えばタングス
テン等の適宜の金属層を、好適には、トランジスタ６０
及び相互接続体６８を包含するポリシリコンスタックよ
りも一層高い高さへ集積回路上に形成する。この金属層
をパターン形成し且つエッチングしてトランジスタ６０
及びソース及びドレイン領域７７の上側に存在するメタ
ル領域８６を形成する。
【００１９】図８を参照すると、金属層８６の一部をエ
ッチング除去してソース及びドレイン領域７７の上側に
存在し且つキャッピング層６６及び側壁酸化物スペーサ
７４の一部を露出させる隆起型ソース／ドレイン領域８
８を形成する。この金属層の除去は、任意の許容可能な
平坦化方法によることが可能であり、例えば、選択した
金属に対して選択性を有する反応性イオンエッチング、
ウェット又はドライ技術による犠牲的エッチバック、又
は化学的機械的研磨（ＣＭＰ）等を使用することが可能
である。スタンダードなエッチバックプロセスを使用す
る場合には、例えばフィールド酸化膜、キャッピング層
又は側壁酸化物スペーサ等の酸化物に対する金属のエッ
チングの高い選択性を有するエッチャントを使用するこ
とが望ましい。該金属は、好適には、隆起型ソース／ド
レイン領域８８の上部部分がゲート電極６４の上部部分
とシリコン基板上方において実質的に同一の高さとなる
までエッチングする。上述した選択的に成長させたエピ
タキシャルの隆起型ソース／ドレイン領域の場合におけ
る如く、このことは爾後の処理ステップに対して一層平
坦な装置を提供する。更に、金属の隆起型ソース／ドレ
イン領域は基板内のソース／ドレイン領域７７をシリサ
イド化させる必要性を取除いており、従って接合リーク
及びパンチスルーの可能性を減少させている。
ッチング除去してソース及びドレイン領域７７の上側に
存在し且つキャッピング層６６及び側壁酸化物スペーサ
７４の一部を露出させる隆起型ソース／ドレイン領域８
８を形成する。この金属層の除去は、任意の許容可能な
平坦化方法によることが可能であり、例えば、選択した
金属に対して選択性を有する反応性イオンエッチング、
ウェット又はドライ技術による犠牲的エッチバック、又
は化学的機械的研磨（ＣＭＰ）等を使用することが可能
である。スタンダードなエッチバックプロセスを使用す
る場合には、例えばフィールド酸化膜、キャッピング層
又は側壁酸化物スペーサ等の酸化物に対する金属のエッ
チングの高い選択性を有するエッチャントを使用するこ
とが望ましい。該金属は、好適には、隆起型ソース／ド
レイン領域８８の上部部分がゲート電極６４の上部部分
とシリコン基板上方において実質的に同一の高さとなる
までエッチングする。上述した選択的に成長させたエピ
タキシャルの隆起型ソース／ドレイン領域の場合におけ
る如く、このことは爾後の処理ステップに対して一層平
坦な装置を提供する。更に、金属の隆起型ソース／ドレ
イン領域は基板内のソース／ドレイン領域７７をシリサ
イド化させる必要性を取除いており、従って接合リーク
及びパンチスルーの可能性を減少させている。
【００２０】図９を参照すると、２番目の変形実施例が
示されており、この場合にも、同一の構成要素には同一
の参照番号を付してある。この実施例においては、Ｎ＋
又はＰ＋高度にドープしたソース及びドレイン領域７７
は、側壁酸化物スペーサを形成した後で且つ隆起型ソー
ス／ドレイン領域を形成する前に従来の方法によって形
成する。図７を参照して上述した一番目の変形実施例の
場合の如く、ソース／ドレイン領域７７の接合部は、典
型的に、ＬＤＤ領域７６よりも一層深い。金属領域９０
はソース／ドレイン領域７７上に選択的に付着形成され
る。この金属は、好適には、耐火性金属であって、例え
ばチタン又はタングステンである。選択的金属付着は、
ソース／ドレイン領域７７上に薄い金属シリサイドの層
を成長させる場合があり、それは基板シリコンの一部を
消費する場合がある。過剰な量のシリコン消費は不所望
のものであるが、この部分の選択的金属形成部は、残り
の金属がソース／ドレイン領域上に継続して選択的に成
長される場合に、拡散バリアとして作用する。該金属領
域は、トランジスタ６０のゲート６４の上部表面と実質
的に平坦状の高さへ付着形成させることが可能であり、
従ってエッチバックステップに対する必要性を減少させ
ている。好適実施例に関して上述したように、選択的に
成長させたエピタキシャル領域の場合には幾らかのファ
セティング（ｆａｃｅｔｉｎｇ）が存在する場合がある
が、選択的に付着形成した金属はより平坦状の上部表面
を形成する。
示されており、この場合にも、同一の構成要素には同一
の参照番号を付してある。この実施例においては、Ｎ＋
又はＰ＋高度にドープしたソース及びドレイン領域７７
は、側壁酸化物スペーサを形成した後で且つ隆起型ソー
ス／ドレイン領域を形成する前に従来の方法によって形
成する。図７を参照して上述した一番目の変形実施例の
場合の如く、ソース／ドレイン領域７７の接合部は、典
型的に、ＬＤＤ領域７６よりも一層深い。金属領域９０
はソース／ドレイン領域７７上に選択的に付着形成され
る。この金属は、好適には、耐火性金属であって、例え
ばチタン又はタングステンである。選択的金属付着は、
ソース／ドレイン領域７７上に薄い金属シリサイドの層
を成長させる場合があり、それは基板シリコンの一部を
消費する場合がある。過剰な量のシリコン消費は不所望
のものであるが、この部分の選択的金属形成部は、残り
の金属がソース／ドレイン領域上に継続して選択的に成
長される場合に、拡散バリアとして作用する。該金属領
域は、トランジスタ６０のゲート６４の上部表面と実質
的に平坦状の高さへ付着形成させることが可能であり、
従ってエッチバックステップに対する必要性を減少させ
ている。好適実施例に関して上述したように、選択的に
成長させたエピタキシャル領域の場合には幾らかのファ
セティング（ｆａｃｅｔｉｎｇ）が存在する場合がある
が、選択的に付着形成した金属はより平坦状の上部表面
を形成する。
【００２１】次に、図１０及び１１を参照して本発明の
別の実施例について詳細に説明する。図１乃至９を参照
して説明した場合と同様に、同一の構成要素には同一の
参照番号を付してある。この実施例においては、ゲート
電極６０は上述した如くに形成する。この場合にも、説
明の便宜上ゲート電極６０のみを図示する。キャッピン
グ層６６、側壁スペーサ７４及び基板内のＬＤＤ領域７
６は図示した如くに形成する。ゲート電極６０、基板の
露出領域、及びフィールド酸化膜領域５２の上にポリシ
リコン層１００を形成する。このポリシリコン層の付着
形成は、通常、コンフォーマル即ち適合的なものであ
り、それは付着形成される場合にウエハの表面の輪郭に
追従させる。このコンフォーマル特性のために、ポリシ
リコン層は、ポリシリコン層１００の最も低い領域１０
２がフィールド酸化膜領域５２の上部表面１０４の上方
及び好適にはキャッピング層６６の上部表面１０６の上
方に位置するような厚さへ付着形成される。例えば、ポ
リシリコン層１００に対して１：１のエッチ比を有する
ホトレジスト又はスピン・オン・ガラス等の平坦な犠牲
層１０８をポリシリコン層１００の上に形成する。
別の実施例について詳細に説明する。図１乃至９を参照
して説明した場合と同様に、同一の構成要素には同一の
参照番号を付してある。この実施例においては、ゲート
電極６０は上述した如くに形成する。この場合にも、説
明の便宜上ゲート電極６０のみを図示する。キャッピン
グ層６６、側壁スペーサ７４及び基板内のＬＤＤ領域７
６は図示した如くに形成する。ゲート電極６０、基板の
露出領域、及びフィールド酸化膜領域５２の上にポリシ
リコン層１００を形成する。このポリシリコン層の付着
形成は、通常、コンフォーマル即ち適合的なものであ
り、それは付着形成される場合にウエハの表面の輪郭に
追従させる。このコンフォーマル特性のために、ポリシ
リコン層は、ポリシリコン層１００の最も低い領域１０
２がフィールド酸化膜領域５２の上部表面１０４の上方
及び好適にはキャッピング層６６の上部表面１０６の上
方に位置するような厚さへ付着形成される。例えば、ポ
リシリコン層１００に対して１：１のエッチ比を有する
ホトレジスト又はスピン・オン・ガラス等の平坦な犠牲
層１０８をポリシリコン層１００の上に形成する。
【００２２】図１１を参照すると、犠牲層１０８及びポ
リシリコン層１００のエッチングを行なってフィールド
酸化膜領域５２の上部表面を露出させ、従ってＬＤＤ領
域７６の上に隆起型ソース／ドレイン領域１１０を形成
する。ポリシリコン隆起型ソース／ドレイン領域に対し
ては、エッチャントは犠牲層１０８及びポリシリコン層
１００に対して選択性のものでなければならず、下側に
存在する層を実質的にエッチングすることなしに犠牲層
及びポリシリコン層を同一の速度でエッチングするもの
であることに注意することが重要である。その場合のエ
ッチングは犠牲層１０８及びポリシリコン層１００に対
しては選択性があるが側壁スペーサ７４、キャッピング
層６６又はフィールド酸化膜領域５２に対しては選択性
のないウェットエッチングとすることが可能である。
リシリコン層１００のエッチングを行なってフィールド
酸化膜領域５２の上部表面を露出させ、従ってＬＤＤ領
域７６の上に隆起型ソース／ドレイン領域１１０を形成
する。ポリシリコン隆起型ソース／ドレイン領域に対し
ては、エッチャントは犠牲層１０８及びポリシリコン層
１００に対して選択性のものでなければならず、下側に
存在する層を実質的にエッチングすることなしに犠牲層
及びポリシリコン層を同一の速度でエッチングするもの
であることに注意することが重要である。その場合のエ
ッチングは犠牲層１０８及びポリシリコン層１００に対
しては選択性があるが側壁スペーサ７４、キャッピング
層６６又はフィールド酸化膜領域５２に対しては選択性
のないウェットエッチングとすることが可能である。
【００２３】ポリシリコンの隆起型ソース／ドレイン領
域１１０は公知の態様でシリサイド化させてポリシリコ
ン１１０上にシリサイド領域１１２を形成させることが
可能であり、例えば、ポリシリコン１１０の上に耐火性
金属を形成し且つウエハを熱処理して耐火性金属を下側
に存在するポリシリコン１１０と反応させることが可能
である。いずれのシリサイド形成ステップの場合におけ
るように、耐火性金属はタンタル、タングステン、チタ
ン及びモリブデンからなるグループから選択することが
可能である。ポリシリコンの隆起型ソース／ドレイン領
域１１０のシリサイド領域１１２は隆起型ソース／ドレ
イン領域の固有抵抗を低下させ、一方隆起型ソース／ド
レイン領域１１０は不所望の量の基板シリコンが消費さ
れることを防止することに貢献し、接合リーク及びパン
チスルーの可能性を低下させる。側壁スペーサ７４及び
キャッピング層６６は、隆起型ソース／ドレイン領域１
１０をトランジスタのゲート電極６０から電気的に分離
させることに貢献する。図１１に示した如く、より高度
にドープしたソース／ドレイン領域７７を形成すること
が可能であるが、これらは必ずしも必要なものではな
い。ポリシリコンの隆起型ソース／ドレイン領域１１０
は好適には付着形成した後にドーピングを行なう。従っ
て、Ｎ型ソース／ドレイン領域はマスキングステップを
介してＰ型にドープした領域とは別個にドーピングする
ことが可能である。そうすることにより、ポリシリコン
の隆起型ソース／ドレイン領域１１０内へイオン注入さ
れたドーパントは、隆起型ソース／ドレイン領域をドー
ピングするために使用したイオン注入のドーズ及びエネ
ルギレベルに依存して、ＬＤＤ領域と同じ深さ又はそれ
より一層深く基板内へ押込むことが可能である。例え
ば、燐は４０ＫｅＶにおいて約６×１０15／ｃｍ2 のド
ーズにおいてＮ型隆起型ソース／ドレイン領域内へイオ
ン注入させることが可能であり、且つＢＦ2 は４０Ｋｅ
Ｖにおいて約６×１０15／ｃｍ2 のドーズにおいてＰ型
の隆起型ソース／ドレイン領域内にイオン注入させるこ
とが可能である。
域１１０は公知の態様でシリサイド化させてポリシリコ
ン１１０上にシリサイド領域１１２を形成させることが
可能であり、例えば、ポリシリコン１１０の上に耐火性
金属を形成し且つウエハを熱処理して耐火性金属を下側
に存在するポリシリコン１１０と反応させることが可能
である。いずれのシリサイド形成ステップの場合におけ
るように、耐火性金属はタンタル、タングステン、チタ
ン及びモリブデンからなるグループから選択することが
可能である。ポリシリコンの隆起型ソース／ドレイン領
域１１０のシリサイド領域１１２は隆起型ソース／ドレ
イン領域の固有抵抗を低下させ、一方隆起型ソース／ド
レイン領域１１０は不所望の量の基板シリコンが消費さ
れることを防止することに貢献し、接合リーク及びパン
チスルーの可能性を低下させる。側壁スペーサ７４及び
キャッピング層６６は、隆起型ソース／ドレイン領域１
１０をトランジスタのゲート電極６０から電気的に分離
させることに貢献する。図１１に示した如く、より高度
にドープしたソース／ドレイン領域７７を形成すること
が可能であるが、これらは必ずしも必要なものではな
い。ポリシリコンの隆起型ソース／ドレイン領域１１０
は好適には付着形成した後にドーピングを行なう。従っ
て、Ｎ型ソース／ドレイン領域はマスキングステップを
介してＰ型にドープした領域とは別個にドーピングする
ことが可能である。そうすることにより、ポリシリコン
の隆起型ソース／ドレイン領域１１０内へイオン注入さ
れたドーパントは、隆起型ソース／ドレイン領域をドー
ピングするために使用したイオン注入のドーズ及びエネ
ルギレベルに依存して、ＬＤＤ領域と同じ深さ又はそれ
より一層深く基板内へ押込むことが可能である。例え
ば、燐は４０ＫｅＶにおいて約６×１０15／ｃｍ2 のド
ーズにおいてＮ型隆起型ソース／ドレイン領域内へイオ
ン注入させることが可能であり、且つＢＦ2 は４０Ｋｅ
Ｖにおいて約６×１０15／ｃｍ2 のドーズにおいてＰ型
の隆起型ソース／ドレイン領域内にイオン注入させるこ
とが可能である。
【００２４】成長させたエピタキシの場合における如
く、この隆起型ソース／ドレイン領域は従来のサリサイ
ドプロセスと比較して爾後の高温処理ステップに対しよ
り良好な熱的安定性を与える。更に、上述した成長させ
たエピタキシャルの隆起型ソース／ドレイン領域の場合
における如く、この変形実施例は爾後の処理ステップに
対して一層平坦状の装置を提供する。エピタキシャルの
隆起型ソース／ドレイン領域の場合と対比して、ポリシ
リコンの隆起型ソース／ドレイン領域は、それがフィー
ルド酸化膜領域５２上に延在するので、領域１１４にお
いて付加的な平坦性を与えることが可能である。テーパ
状のフィールド酸化膜領域上に延在するポリシリコンの
隆起型ソース／ドレイン領域の付加的な利点は、このプ
ロセスが隆起型ソース／ドレイン領域及びその下側に存
在する基板ＬＤＤ領域に対して後に形成されるコンタク
トのより大きな不整合を許容するという点である。従来
技術においては、基板に対するコンタクト開口に対しフ
ィールド酸化膜上において不整合が発生すると、フィー
ルド酸化膜の一部はエッチング除去され、接合リーク及
びパンチスルー問題を発生する可能性を増大させる場合
がある。ポリシリコンの隆起型ソース／ドレイン領域は
このような問題が発生する可能性を減少させる。
く、この隆起型ソース／ドレイン領域は従来のサリサイ
ドプロセスと比較して爾後の高温処理ステップに対しよ
り良好な熱的安定性を与える。更に、上述した成長させ
たエピタキシャルの隆起型ソース／ドレイン領域の場合
における如く、この変形実施例は爾後の処理ステップに
対して一層平坦状の装置を提供する。エピタキシャルの
隆起型ソース／ドレイン領域の場合と対比して、ポリシ
リコンの隆起型ソース／ドレイン領域は、それがフィー
ルド酸化膜領域５２上に延在するので、領域１１４にお
いて付加的な平坦性を与えることが可能である。テーパ
状のフィールド酸化膜領域上に延在するポリシリコンの
隆起型ソース／ドレイン領域の付加的な利点は、このプ
ロセスが隆起型ソース／ドレイン領域及びその下側に存
在する基板ＬＤＤ領域に対して後に形成されるコンタク
トのより大きな不整合を許容するという点である。従来
技術においては、基板に対するコンタクト開口に対しフ
ィールド酸化膜上において不整合が発生すると、フィー
ルド酸化膜の一部はエッチング除去され、接合リーク及
びパンチスルー問題を発生する可能性を増大させる場合
がある。ポリシリコンの隆起型ソース／ドレイン領域は
このような問題が発生する可能性を減少させる。
【００２５】上述した各実施例の場合において、隆起型
ソース及びドレイン領域とトランジスタのゲート電極と
の間に適切な距離を維持するためにキャッピング層及び
側壁酸化物スペーサの最小厚さを維持することが必要で
ある。この距離は装置の必要な電気的分離を確保し且つ
装置の一体性即ち完全性を維持する。
ソース及びドレイン領域とトランジスタのゲート電極と
の間に適切な距離を維持するためにキャッピング層及び
側壁酸化物スペーサの最小厚さを維持することが必要で
ある。この距離は装置の必要な電気的分離を確保し且つ
装置の一体性即ち完全性を維持する。
【００２６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 従来技術に基づく半導体集積回路を製造する
場合の一段階における状態を示した概略断面図。
場合の一段階における状態を示した概略断面図。
【図２】 従来技術に基づく半導体集積回路を製造する
場合の一段階における状態を示した概略断面図。
場合の一段階における状態を示した概略断面図。
【図３】 本発明の一実施例に基づいて半導体集積回路
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図４】 本発明の一実施例に基づいて半導体集積回路
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図５】 本発明の一実施例に基づいて半導体集積回路
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図６】 本発明の一実施例に基づいて半導体集積回路
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図７】 本発明の第一変形実施例に基づいて半導体集
積回路を製造する一段階における状態を示した概略断面
図。
積回路を製造する一段階における状態を示した概略断面
図。
【図８】 本発明の第一変形実施例に基づいて半導体集
積回路を製造する一段階における状態を示した概略断面
図。
積回路を製造する一段階における状態を示した概略断面
図。
【図９】 本発明の第二変形実施例に基づいて半導体集
積回路を製造する一段階における状態を示した概略断面
図。
積回路を製造する一段階における状態を示した概略断面
図。
【図１０】 本発明の別の実施例に基づいて半導体集積
回路を製造する一段階における状態を示した概略断面
図。
回路を製造する一段階における状態を示した概略断面
図。
【図１１】 本発明の別の実施例に基づいて半導体集積
回路を製造する一段階における状態を示した概略断面
図。
回路を製造する一段階における状態を示した概略断面
図。
５０ シリコン基板 ５２ フィールド酸化膜領域 ５４ ゲート酸化膜層 ５６ ポリシリコン層 ５８ 誘電体キャッピング層 ６０ トランジスタ ６２ ゲート酸化膜 ６４ ポリシリコンゲート電極 ６６ 誘電体キャッピング層 ７０ ポリシリコン相互接続体 ７２ 誘電体キャッピング層 ７４ 側壁スペーサ ７６ 軽度にドープしたドレイン／ソース領域 ８０ 隆起型ソース／ドレイン領域 ８２ シリサイド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ツィウ シー． チャン アメリカ合衆国， テキサス 75006， カーロルトン， キャメロ ドライブ 1633 (72)発明者 グレゴリー シー． スミス アメリカ合衆国， テキサス 75007， カーロルトン， ションカ ドライブ 1505
Claims (30)
- 【請求項１】 半導体集積回路の製造方法において、 基板の上側に存在するゲート酸化膜上に複数個のフィー
ルド酸化膜領域によって電気的に分離されているゲート
電極を形成し、 前記ゲート電極上にキャッピング層を形成し、 前記ゲート電極に隣接して前記基板内にＬＤＤ領域を形
成し、 前記ゲート電極及びキャッピング層に隣接して側壁スペ
ーサを形成し、 前記側壁スペーサに隣接し且つ前記ＬＤＤ領域上にドー
プしたポリシリコンからなる隆起型ソース／ドレイン領
域を形成する、上記各ステップを有することを特徴とす
る方法。 - 【請求項２】 請求項１において、前記キャッピング層
が酸化物を有することを特徴とする方法。 - 【請求項３】 請求項１において、前記キャッピング層
が窒化物を有することを特徴とする方法。 - 【請求項４】 請求項１において、前記側壁スペーサが
酸化物を有することを特徴とする方法。 - 【請求項５】 請求項１において、更に、前記ドープし
たポリシリコンの隆起型ソース／ドレイン領域の上にシ
リサイド層を形成するステップを有することを特徴とす
る方法。 - 【請求項６】 請求項５において、前記シリサイドがチ
タン、タングステン、タンタル及びモリブデンからなる
グループから選択した物質によって形成することを特徴
とする方法。 - 【請求項７】 請求項１において、前記ドープしたポリ
シリコンの隆起型ソース／ドレイン領域を形成するステ
ップが、 ポリシリコン層の上部表面の最も低い部分が前記フィー
ルド酸化膜領域の上部表面の上方にあるように前記ゲー
ト電極、基板及びフィールド酸化膜領域の上にポリシリ
コン層を付着形成し、 前記ポリシリコン層と１：１のエッチ比を有する平坦な
犠牲層を前記ポリシリコン層上に形成し、 前記犠牲層及びポリシリコン層をエッチバックして前記
フィールド酸化膜領域の上部表面を露出させ、その場合
に前記ポリシリコンの一部が前記フィールド酸化膜領域
の上部表面の一部の上に残存し、 前記ポリシリコンを所望のドーピングレベルへドーピン
グする、上記各ステップを有することを特徴とする方
法。 - 【請求項８】 請求項７において、前記ポリシリコンを
前記エッチバックを行なった後にドーピングすることを
特徴とする方法。 - 【請求項９】 請求項７において、前記ポリシリコン層
の上部表面の最も低い部分が前記キャッピング層の上部
表面の上方に位置していることを特徴とする方法。 - 【請求項１０】 請求項７において、前記ポリシリコン
層をドーピングするステップが前記基板内のＬＤＤ領域
の深さを増加させることを特徴とする方法。 - 【請求項１１】 請求項７において、前記平坦な犠牲層
がスピン・オン・ガラスを有することを特徴とする方
法。 - 【請求項１２】 請求項７において、前記平坦な犠牲層
がホトレジストを有することを特徴とする方法。 - 【請求項１３】 請求項１において、前記ポリシリコン
の隆起型ソース／ドレイン領域が前記フィールド酸化膜
領域の上部表面の一部にわたり延在していることを特徴
とする方法。 - 【請求項１４】 請求項１において、更に、前記ゲート
電極に隣接して前記基板内により高度にドープしたソー
ス／ドレイン領域を形成するステップを有することを特
徴とする方法。 - 【請求項１５】 請求項１において、前記ポリシリコン
の隆起型ソース／ドレイン領域と前記ゲート電極との間
の距離が、該隆起型ソース／ドレイン領域とゲート電極
との間の短絡を防止するための適宜の電気的分離に対し
て充分なものであることを特徴とする方法。 - 【請求項１６】 半導体集積回路の製造方法において、 基板の上側に位置しているゲート酸化膜上に複数個のフ
ィールド酸化膜領域によって電気的に分離されているゲ
ート電極を形成し、 前記ゲート電極の上にキャッピング層を形成し、 前記ゲート電極に隣接して前記基板内にＬＤＤ領域を形
成し、 前記ゲート電極及びキャッピング層に隣接して側壁スペ
ーサを形成し、 ポリシリコン層の上部表面の最も低い部分が前記フィー
ルド酸化膜領域の上部表面の上方に位置しているように
前記キャッピング層、基板及びフィールド酸化膜領域の
上にポリシリコン層を付着形成し、 前記ポリシリコン層と１：１のエッチ比を有する平坦な
犠牲層を前記ポリシリコン層の上に形成し、 前記犠牲層及びポリシリコン層をエッチバックして前記
フィールド酸化膜領域の上部表面を露出させ、 前記ポリシリコンを所望のドーピングレベルへドーピン
グする、上記各ステップを有することを特徴とする方
法。 - 【請求項１７】 請求項１６において、前記ポリシリコ
ンを前記エッチバックステップを行なった後にドーピン
グすることを特徴とする方法。 - 【請求項１８】 請求項１６において、前記ポリシリコ
ン層の上部表面の最も低い部分が前記キャッピング層の
上部表面の上方に位置していることを特徴とする方法。 - 【請求項１９】 請求項１６において、前記ポリシリコ
ン層をドーピングするステップが前記基板内のＬＤＤ領
域の深さを増加させることを特徴とする方法。 - 【請求項２０】 請求項１６において、前記平坦な犠牲
層がスピン・オン・ガラスを有することを特徴とする方
法。 - 【請求項２１】 請求項１６において、前記平坦な犠牲
層がホトレジストを有することを特徴とする方法。 - 【請求項２２】 請求項１において、前記ポリシリコン
の隆起型ソース／ドレイン領域が前記フィールド酸化膜
領域の上部表面の一部上に延在していることを特徴とす
る方法。 - 【請求項２３】 本体の表面に形成した半導体集積回路
の一部の構成体において、 誘電体内に封止されている複数個のトランジスタを電気
的に分離する基板の上側に位置している複数個のフィー
ルド酸化膜領域、 前記トランジスタ及びフィールド酸化膜領域に隣接して
おり前記基板内に設けられているＬＤＤ領域、 前記トランジスタに隣接し且つ前記フィールド酸化膜領
域のテーパ部分及び前記ＬＤＤ領域の上側に位置してい
るドープしたポリシリコンの隆起型ソース及びドレイン
領域、を有することを特徴とする構成体。 - 【請求項２４】 請求項２３において、前記封止誘電体
が酸化物を有することを特徴とする構成体。 - 【請求項２５】 請求項２３において、前記封止誘電体
が窒化物を有することを特徴とする構成体。 - 【請求項２６】 請求項２３において、前記封止誘電体
がオキシ窒化物を有することを特徴とする構成体。 - 【請求項２７】 請求項２６において、更に、前記ゲー
ト電極に隣接して前記基板内に高度にドープしたソース
／ドレイン領域を有することを特徴とする構成体。 - 【請求項２８】 請求項２３において、前記ポリシリコ
ンの隆起型ソース／ドレイン領域と前記ゲート電極との
間の距離が、前記隆起型ソース／ドレイン領域と前記ゲ
ート電極との間の短絡を防止するための適宜の電気的分
離のために充分であることを特徴とする構成体。 - 【請求項２９】 請求項２３において、更に、前記ポリ
シリコンの隆起型ソース／ドレイン領域の上にシリサイ
ドを有することを特徴とする構成体。 - 【請求項３０】 請求項２９において、前記シリサイド
がチタン、タングステン、タンタル及びモリブデンから
なるグループから選択した物質から形成されたものであ
ることを特徴とする構成体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/486,347 US5683924A (en) | 1994-10-31 | 1995-06-07 | Method of forming raised source/drain regions in a integrated circuit |
| US486347 | 1995-06-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098303A true JPH098303A (ja) | 1997-01-10 |
Family
ID=23931526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8143078A Pending JPH098303A (ja) | 1995-06-07 | 1996-06-05 | 集積回路において隆起型ソース／ドレイン領域を形成する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5683924A (ja) |
| EP (1) | EP0747941A3 (ja) |
| JP (1) | JPH098303A (ja) |
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1996
- 1996-05-31 EP EP96303952A patent/EP0747941A3/en not_active Withdrawn
- 1996-06-05 JP JP8143078A patent/JPH098303A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0747941A2 (en) | 1996-12-11 |
| US5683924A (en) | 1997-11-04 |
| EP0747941A3 (en) | 1998-07-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070330 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A02 | Decision of refusal |
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