JPH08340113A - 集積回路において平坦化構造を形成する方法 - Google Patents
集積回路において平坦化構造を形成する方法Info
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Abstract
(57)【要約】
【課題】 半導体集積回路の平坦性を改善した構成体を
製造する方法及びそれにより製造された集積回路を提供
する。 【解決手段】 集積回路の上にフィールド酸化膜（１
２）を成長させ、パターン形成し且つエッチングして活
性区域を形成するフィールド酸化膜の下側に位置する基
板（１０）の上部表面の一部を露出させる実質的に垂直
な側壁を具備する開口（１７）を形成する。ポリシリコ
ンゲート電極（１８）及びゲート酸化膜（１６）を有す
るゲート電極を基板（１０）の露出部分の上に形成す
る。ポリシリコンゲートは、その上部表面が基板（１
０）上方又はフィールド酸化膜（１２）の上部表面の上
方に位置した上部表面を有している。ゲート電極は、好
適には、ポリシリコン（１８）の上にシリサイド（２
８）及びシリサイドの上に酸化物キャッピング層（３
０）を有している。ゲート電極に隣接して基板（１０）
内にＬＤＤ領域（３６）を形成し且つゲート電極の側部
に沿って側壁スペーサ（３４）を形成する。
製造する方法及びそれにより製造された集積回路を提供
する。 【解決手段】 集積回路の上にフィールド酸化膜（１
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板（１０）の上部表面の一部を露出させる実質的に垂直
な側壁を具備する開口（１７）を形成する。ポリシリコ
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方に位置した上部表面を有している。ゲート電極は、好
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Description
【０００１】
【発明の属する技術分野】本発明は、大略、半導体集積
回路及びその製造方法に関するものであって、更に詳細
には、集積回路においてより平坦化した構造を形成する
改良した方法及びその結果得られる構成体に関するもの
である。
回路及びその製造方法に関するものであって、更に詳細
には、集積回路においてより平坦化した構造を形成する
改良した方法及びその結果得られる構成体に関するもの
である。
【０００２】
【従来の技術】集積回路設計、レイアウト及び製造の分
野において公知の如く、与えられた集積回路の製造コス
トは所望の機能を実現するのに必要とされるチップ面積
にその多くが依存している。チップ面積は、例えば金属
−酸化物−半導体（ＭＯＳ）技術におけるゲート電極等
の活性構成要素、及び例えばＭＯＳソース領域及びドレ
イン領域及びバイポーラエミッタ領域及びベース領域等
の拡散領域の幾何学的形状及び寸法によって画定され
る。
野において公知の如く、与えられた集積回路の製造コス
トは所望の機能を実現するのに必要とされるチップ面積
にその多くが依存している。チップ面積は、例えば金属
−酸化物−半導体（ＭＯＳ）技術におけるゲート電極等
の活性構成要素、及び例えばＭＯＳソース領域及びドレ
イン領域及びバイポーラエミッタ領域及びベース領域等
の拡散領域の幾何学的形状及び寸法によって画定され
る。
【０００３】装置構成体は、常に、より高い応答速度、
より高い装置歩留まり及び信頼性、より低い電力消費及
びより高い電力取扱い能力を与えることを目的として提
案されている。多くの装置の改良は装置のスケールダウ
ン即ち小型化によって達成される。１つのアプローチ
は、全ての処理変数、寸法及び電圧を単にスケールダウ
ンすることである。このアプローチは、例えば、典型的
なＭＯＳ装置の場合には、誘電体厚さ、チャンネル長及
び幅、接合幅及びドーピングレベルをスケーリングする
ことを包含している。このアプローチの場合には、単位
面積当たりの装置数が増加し、スレッシュホールド電圧
が減少し、チャンネルを横断しての遅延時間が減少し且
つ面積当たりに散逸されるパワー即ち電力が減少する。
然しながら、全ての装置パラメータが同一の定数によっ
てスケーリングされることが必要なものではない。設計
又はプロセスエンジニアは、装置性能を最適化させるよ
うに他のものとは独立的に幾つかの装置パラメータをス
ケーリングする場合がある。このより柔軟性のあるアプ
ローチは、より厳格なスケーリングアプローチを選択す
る代わりに、装置を最適化させるために種々のトレード
オフに合致するように幾何学的形状を選択することを可
能としている。
より高い装置歩留まり及び信頼性、より低い電力消費及
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案されている。多くの装置の改良は装置のスケールダウ
ン即ち小型化によって達成される。１つのアプローチ
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ンすることである。このアプローチは、例えば、典型的
なＭＯＳ装置の場合には、誘電体厚さ、チャンネル長及
び幅、接合幅及びドーピングレベルをスケーリングする
ことを包含している。このアプローチの場合には、単位
面積当たりの装置数が増加し、スレッシュホールド電圧
が減少し、チャンネルを横断しての遅延時間が減少し且
つ面積当たりに散逸されるパワー即ち電力が減少する。
然しながら、全ての装置パラメータが同一の定数によっ
てスケーリングされることが必要なものではない。設計
又はプロセスエンジニアは、装置性能を最適化させるよ
うに他のものとは独立的に幾つかの装置パラメータをス
ケーリングする場合がある。このより柔軟性のあるアプ
ローチは、より厳格なスケーリングアプローチを選択す
る代わりに、装置を最適化させるために種々のトレード
オフに合致するように幾何学的形状を選択することを可
能としている。
【０００４】活性構成要素の幾何学的形状及び寸法及び
処理変数をスケーリングする能力に加えて、チップ面積
は、更に、使用される分離技術に依存する。リーク電流
及び低フィールド装置スレッシュホールド電圧が機能上
又は仕様上の欠陥を発生させることがないように、活性
回路要素間に十分な電気的分離が与えられねばならな
い。ますます厳しくなる仕様条件と共に、例えばより高
密度のメモリアレイにおけるより小型のメモリセルに対
する要求によって、メモリ装置及びその他の最近の集積
回路における分離技術にかなりのプレッシャがかかって
いる。
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は、更に、使用される分離技術に依存する。リーク電流
及び低フィールド装置スレッシュホールド電圧が機能上
又は仕様上の欠陥を発生させることがないように、活性
回路要素間に十分な電気的分離が与えられねばならな
い。ますます厳しくなる仕様条件と共に、例えばより高
密度のメモリアレイにおけるより小型のメモリセルに対
する要求によって、メモリ装置及びその他の最近の集積
回路における分離技術にかなりのプレッシャがかかって
いる。
【０００５】公知の広く使用されている分離技術は通常
ＬＯＣＯＳと呼ばれるシリコンの局所的酸化技術であ
り、それは集積回路の種々の活性区域を分離するフィー
ルド酸化膜領域を形成するものである。このＬＯＣＯＳ
プロセスは分離領域のために必要とされる区域を減少さ
せ且つ寄生容量を減少させる上で偉大な技術的改良であ
った。この技術においては、付着形成したポリシリコン
上に窒化シリコンを形成し、その窒化シリコンとポリシ
リコンとをパターン形成し、次いでパターンによって被
覆されていない領域をエッチング除去する。次いで、露
出された領域を酸化させてフィールド酸化膜を形成す
る。然しながら、このプロセスは例えば「バードビー
ク」として知られる活性区域内への酸化膜の横方向エン
クローチメント（侵入）等の公知の欠点を有しており、
その場合に、酸素がポリシリコン／窒化膜マスクの下側
をシリコン内へ横方向に拡散する。このバードビークは
分離区域を増加させ、その際に装置のために仕様可能な
活性区域を減少させる。その他の欠点としては、集積回
路表面に加えられる付加的なトポグラフィ即ち地形的特
徴及び「クーイ（Ｋｏｏｉ）」効果として知られている
シリコン基板とシリコン酸化膜領域の界面に沿って形成
される不所望の窒化物スポットがある。フィールド酸化
膜を形成した後に形成される熱成長されたゲート酸化膜
はこれらの窒化物スポットの領域において障害となる。
通常、１９８５年１１月１９日付で発行された米国特許
第４，５５３，３１４号（Ｃｈａｎ ｅｔ ａｌ．）に
より詳細に記載されているように、公知の犠牲酸化膜プ
ロセスの場合のように、これらの窒化物スポットはゲー
ト酸化膜を形成する前に除去される。然しながら、窒化
物スポットを除去するプロセスは複雑性を増加し、した
がって製造コストを増加させ且つウエハへ付加的なトポ
グラフィを付加して後の段階においてのステップカバレ
ッジ即ち段差被覆の問題を発生させる。
ＬＯＣＯＳと呼ばれるシリコンの局所的酸化技術であ
り、それは集積回路の種々の活性区域を分離するフィー
ルド酸化膜領域を形成するものである。このＬＯＣＯＳ
プロセスは分離領域のために必要とされる区域を減少さ
せ且つ寄生容量を減少させる上で偉大な技術的改良であ
った。この技術においては、付着形成したポリシリコン
上に窒化シリコンを形成し、その窒化シリコンとポリシ
リコンとをパターン形成し、次いでパターンによって被
覆されていない領域をエッチング除去する。次いで、露
出された領域を酸化させてフィールド酸化膜を形成す
る。然しながら、このプロセスは例えば「バードビー
ク」として知られる活性区域内への酸化膜の横方向エン
クローチメント（侵入）等の公知の欠点を有しており、
その場合に、酸素がポリシリコン／窒化膜マスクの下側
をシリコン内へ横方向に拡散する。このバードビークは
分離区域を増加させ、その際に装置のために仕様可能な
活性区域を減少させる。その他の欠点としては、集積回
路表面に加えられる付加的なトポグラフィ即ち地形的特
徴及び「クーイ（Ｋｏｏｉ）」効果として知られている
シリコン基板とシリコン酸化膜領域の界面に沿って形成
される不所望の窒化物スポットがある。フィールド酸化
膜を形成した後に形成される熱成長されたゲート酸化膜
はこれらの窒化物スポットの領域において障害となる。
通常、１９８５年１１月１９日付で発行された米国特許
第４，５５３，３１４号（Ｃｈａｎ ｅｔ ａｌ．）に
より詳細に記載されているように、公知の犠牲酸化膜プ
ロセスの場合のように、これらの窒化物スポットはゲー
ト酸化膜を形成する前に除去される。然しながら、窒化
物スポットを除去するプロセスは複雑性を増加し、した
がって製造コストを増加させ且つウエハへ付加的なトポ
グラフィを付加して後の段階においてのステップカバレ
ッジ即ち段差被覆の問題を発生させる。
【０００６】別の公知の分離技術は、基板の表面上に二
酸化シリコンを付着形成し、そのフィールド酸化膜をパ
ターン形成し且つエッチングして活性領域を露出させ、
所望の分離領域に酸化膜を残存させることによって標準
的なフィールド酸化膜を形成するものである。このアプ
ローチにも公知の欠点がある。エッチングステップは急
峻な側壁を発生させ、後に形成される層に対してのステ
ップカバレッジ問題を発生する。フィールド酸化膜のこ
の急峻な側壁をテーパ形状とするか又は丸めるための処
理が提案されているが、再現性に欠ける場合がある。第
一ポリシリコン層からゲート電極が形成されるべき活性
領域において、ポリシリコンのコンフォーマル即ち適合
的な性質が、分離領域間のシリコン基板を露出させるた
めにエッチングした場合に急峻なフィールド酸化膜側壁
に沿って不所望なポリシリコンスティックを発生させ
る。該スティックは付着形成したポリシリコンのコンフ
ォーマル特性及び側壁の高さに起因して基板表面におけ
るフィールド酸化膜に隣接してエッチングした後に残存
するポリシリコンのストリップである。更に、エッチン
グした領域の幅が不所望に増加する場合があり、ダイ上
の活性区域の数を減少させ、その際に形成することの可
能な装置数を減少させる場合がある。半導体業界は、よ
り高い密度の構成体を製造するためにますます小型の特
徴寸法とすることに努力を払っている。この目標の当然
の結果は平坦な構成体を得ることである。したがって、
より高い密度の構成体を製造するために標準的な処理ス
テップを使用する平坦化した表面を有することが望まし
い。
酸化シリコンを付着形成し、そのフィールド酸化膜をパ
ターン形成し且つエッチングして活性領域を露出させ、
所望の分離領域に酸化膜を残存させることによって標準
的なフィールド酸化膜を形成するものである。このアプ
ローチにも公知の欠点がある。エッチングステップは急
峻な側壁を発生させ、後に形成される層に対してのステ
ップカバレッジ問題を発生する。フィールド酸化膜のこ
の急峻な側壁をテーパ形状とするか又は丸めるための処
理が提案されているが、再現性に欠ける場合がある。第
一ポリシリコン層からゲート電極が形成されるべき活性
領域において、ポリシリコンのコンフォーマル即ち適合
的な性質が、分離領域間のシリコン基板を露出させるた
めにエッチングした場合に急峻なフィールド酸化膜側壁
に沿って不所望なポリシリコンスティックを発生させ
る。該スティックは付着形成したポリシリコンのコンフ
ォーマル特性及び側壁の高さに起因して基板表面におけ
るフィールド酸化膜に隣接してエッチングした後に残存
するポリシリコンのストリップである。更に、エッチン
グした領域の幅が不所望に増加する場合があり、ダイ上
の活性区域の数を減少させ、その際に形成することの可
能な装置数を減少させる場合がある。半導体業界は、よ
り高い密度の構成体を製造するためにますます小型の特
徴寸法とすることに努力を払っている。この目標の当然
の結果は平坦な構成体を得ることである。したがって、
より高い密度の構成体を製造するために標準的な処理ス
テップを使用する平坦化した表面を有することが望まし
い。
【０００７】
【発明が解決しようとする課題】本発明は、半導体装置
をスケーリングするための平坦化した構成体を製造する
方法を提供することを目的とする。
をスケーリングするための平坦化した構成体を製造する
方法を提供することを目的とする。
【０００８】本発明の別の目的とするところは、ウエハ
の表面の平坦性を向上させそれにより後のステップカバ
レッジ問題を最小とさせる改良したトランジスタの製造
方法を提供することである。
の表面の平坦性を向上させそれにより後のステップカバ
レッジ問題を最小とさせる改良したトランジスタの製造
方法を提供することである。
【０００９】本発明の更に別の目的とするところは、装
置のスケーリング及び平坦性を改良するためのスタンダ
ードなフィールド酸化膜を提供することである。
置のスケーリング及び平坦性を改良するためのスタンダ
ードなフィールド酸化膜を提供することである。
【００１０】本発明の更に別の目的とするところは、著
しく少ない数の後の処理ステップを必要としその際に製
造上の複雑性を緩和し且つより高い歩留まり及び信頼性
を与える分離領域に隣接して装置を製造する方法を提供
することである。
しく少ない数の後の処理ステップを必要としその際に製
造上の複雑性を緩和し且つより高い歩留まり及び信頼性
を与える分離領域に隣接して装置を製造する方法を提供
することである。
【００１１】本発明の更に別の目的とするところは、ポ
リシリコンスティックの形成を減少させる方法を提供す
ることである。
リシリコンスティックの形成を減少させる方法を提供す
ることである。
【００１２】本発明の更に別の目的とするところは、改
良した半導体集積回路を提供することである。
良した半導体集積回路を提供することである。
【００１３】
【課題を解決するための手段】本発明は、半導体装置製
造方法及びその際に製造される半導体装置構成体に組込
むことが可能である。集積回路上にフィールド酸化膜を
成長させ、パターン形成し且つエッチングして活性区域
を形成する箇所のフィールド酸化膜下側に存在する基板
の上部表面の一部を露出させる実質的に垂直な側壁を具
備する開口を形成する。基板の露出部分の上にゲート酸
化膜を成長させる。ポリシリコンの上部表面の最も低い
部分がフィールド酸化膜の上部表面の上方となるような
厚さにポリシリコン層をフィールド酸化膜及びゲート酸
化膜の上に付着形成させる。ポリシリコン層を平坦化さ
せ且つエッチングする。好適には、ポリシリコン層の上
にシリサイド層を形成し、且つシリサイド層の上に誘電
体キャッピング層を形成する。少なくともフィールド酸
化膜によって被覆されていない基板の一部の上側に位置
するキャッピング層の一部の上にホトレジストマスクを
形成する。キャッピング層と、シリサイドと、ポリシリ
コン層と、ゲート酸化膜とをエッチングしてトランジス
タゲート電極を形成する。ホトレジストを除去し且つゲ
ート電極に隣接して基板内にＬＤＤ領域を形成する。ゲ
ート電極の側部に沿って側壁スペーサを形成する。好適
実施例においては、装置の平坦性を向上させるために側
壁スペーサに隣接して隆起させたソース／ドレイン領域
を形成する。
造方法及びその際に製造される半導体装置構成体に組込
むことが可能である。集積回路上にフィールド酸化膜を
成長させ、パターン形成し且つエッチングして活性区域
を形成する箇所のフィールド酸化膜下側に存在する基板
の上部表面の一部を露出させる実質的に垂直な側壁を具
備する開口を形成する。基板の露出部分の上にゲート酸
化膜を成長させる。ポリシリコンの上部表面の最も低い
部分がフィールド酸化膜の上部表面の上方となるような
厚さにポリシリコン層をフィールド酸化膜及びゲート酸
化膜の上に付着形成させる。ポリシリコン層を平坦化さ
せ且つエッチングする。好適には、ポリシリコン層の上
にシリサイド層を形成し、且つシリサイド層の上に誘電
体キャッピング層を形成する。少なくともフィールド酸
化膜によって被覆されていない基板の一部の上側に位置
するキャッピング層の一部の上にホトレジストマスクを
形成する。キャッピング層と、シリサイドと、ポリシリ
コン層と、ゲート酸化膜とをエッチングしてトランジス
タゲート電極を形成する。ホトレジストを除去し且つゲ
ート電極に隣接して基板内にＬＤＤ領域を形成する。ゲ
ート電極の側部に沿って側壁スペーサを形成する。好適
実施例においては、装置の平坦性を向上させるために側
壁スペーサに隣接して隆起させたソース／ドレイン領域
を形成する。
【００１４】
【発明の実施の形態】図１Ａ乃至６Ｂを参照して、本発
明に基づく平坦化させた集積回路の製造方法について詳
細に説明する。これらの図面の断面は集積回路を製造す
る全体的な処理の流れの一部として本発明を示したもの
である。当業者にとって明らかなように、本明細書に記
載する部分的な処理の流れは多くのタイプの集積回路の
製造に適用可能なものであって、その場合の完全な処理
の流れは当該技術分野において公知の多くのその他の処
理ステップを包含するものである。
明に基づく平坦化させた集積回路の製造方法について詳
細に説明する。これらの図面の断面は集積回路を製造す
る全体的な処理の流れの一部として本発明を示したもの
である。当業者にとって明らかなように、本明細書に記
載する部分的な処理の流れは多くのタイプの集積回路の
製造に適用可能なものであって、その場合の完全な処理
の流れは当該技術分野において公知の多くのその他の処
理ステップを包含するものである。
【００１５】次に、図１Ａを参照すると、部分的に製造
されたウエハの一部を断面で示してある。本明細書に記
載する実施例によれば、本発明はＣＭＯＳ平坦化構成体
を製造するものである。勿論、本発明は平坦化が重要で
あるその他の構成体の製造に適用することが可能である
ことは勿論である。
されたウエハの一部を断面で示してある。本明細書に記
載する実施例によれば、本発明はＣＭＯＳ平坦化構成体
を製造するものである。勿論、本発明は平坦化が重要で
あるその他の構成体の製造に適用することが可能である
ことは勿論である。
【００１６】図１Ａはウエハの一部を示しており、それ
は分離構成体及び隣接する活性区域内の装置を形成すべ
き表面を有している。図１Ａに示した如く、集積回路は
シリコン基板１０上に形成すべきものである。シリコン
基板は分離構成体及び活性装置を形成すべきウエハにお
ける位置に依存してＰ型又はＮ型にドープしたシリコン
とすることが可能である。好適には約４０００乃至５０
００Åの間の深さに集積回路全体にわたりフィールド酸
化膜層を熱成長させ、次いでパターン形成し且つエッチ
ングしてフィールド酸化膜領域１２を形成する。フィー
ルド酸化膜領域１２はウエハの種々の部分の上に形成さ
れ、装置が形成される活性区域を分離させるためのもの
である。フィールド酸化膜領域は、好適には、異方性エ
ッチングを行なって開口１７において垂直な側壁を形成
させる。フィールド酸化膜領域を形成する前に、フィー
ルド酸化膜領域を貫通して後に開口を形成する基板の位
置に依存して、ウエルのイオン注入を行なうことが可能
である。例えば、フィールド酸化膜下側の基板がＰ型で
あり且つ活性区域に対してＮウエルが所望される場合に
は、１５０ＫｅＶにおいて約５×１０12／ｃｍ2 のドー
ズにおいて燐又は所望のドーピング分布を得るためにそ
の他の適宜の手段及びドーパントタイプを使用してイオ
ン注入及びドライブインを行なうことによってＮウエル
１４を形成することが可能である。
は分離構成体及び隣接する活性区域内の装置を形成すべ
き表面を有している。図１Ａに示した如く、集積回路は
シリコン基板１０上に形成すべきものである。シリコン
基板は分離構成体及び活性装置を形成すべきウエハにお
ける位置に依存してＰ型又はＮ型にドープしたシリコン
とすることが可能である。好適には約４０００乃至５０
００Åの間の深さに集積回路全体にわたりフィールド酸
化膜層を熱成長させ、次いでパターン形成し且つエッチ
ングしてフィールド酸化膜領域１２を形成する。フィー
ルド酸化膜領域１２はウエハの種々の部分の上に形成さ
れ、装置が形成される活性区域を分離させるためのもの
である。フィールド酸化膜領域は、好適には、異方性エ
ッチングを行なって開口１７において垂直な側壁を形成
させる。フィールド酸化膜領域を形成する前に、フィー
ルド酸化膜領域を貫通して後に開口を形成する基板の位
置に依存して、ウエルのイオン注入を行なうことが可能
である。例えば、フィールド酸化膜下側の基板がＰ型で
あり且つ活性区域に対してＮウエルが所望される場合に
は、１５０ＫｅＶにおいて約５×１０12／ｃｍ2 のドー
ズにおいて燐又は所望のドーピング分布を得るためにそ
の他の適宜の手段及びドーパントタイプを使用してイオ
ン注入及びドライブインを行なうことによってＮウエル
１４を形成することが可能である。
【００１７】例えばストリップ又は治癒用酸化物を熱成
長させ且つエッチング除去する等の基板表面に対して発
生された損傷を修復することが必要な場合に種々の従来
の処理ステップを行なった後に、典型的に熱酸化によっ
てシリコン基板１０の上に約７０乃至１００Åの深さに
ゲート酸化膜層１６を形成する。上述したＮウエルを形
成するために実施するイオン注入に加えて、ゲート酸化
膜を形成する前に、ブランケット即ち一様なイオン注入
を行なってフィールド酸化膜領域によって被覆されてい
ない集積回路の種々の部分のドーピングレベルを調節す
ることが可能である。例えば、ブランケット即ち一様な
イオン注入は、３０ＫｅＶにおいて約１．５×１０12／
ｃｍ2 のドーズでボロンを使用してイオン注入すること
が可能である。適宜のスレッシュホールド電圧に対する
調節を行なうためにＰ型領域をマスクすることによりＮ
ウエル内に付加的なイオン注入を行なうことが可能であ
る。イオン注入は、例えば、比較的低いエネルギレベル
の３０ＫｅＶにおいて約１．７×１０12／ｃｍ2 のドー
ズでボロンを使用してイオン注入することが可能であ
る。例えばより高いエネルギレベルの７５ＫｅＶにおい
て約１×１０12／ｃｍ2 のドーズにおいて例えばボロン
をイオン注入することによってＮウエル領域内にパンチ
スルーイオン注入を行なうことが可能である。ドーピン
グレベルの更なる調節を行なうためにＮウエルをマスク
し、例えば、１８０ＫｅＶにおいて約６×１０12／ｃｍ
2 のドーズにおいてボロンをイオン注入することによっ
てＰ型領域内に付加的なイオン注入を行なうことも可能
である。
長させ且つエッチング除去する等の基板表面に対して発
生された損傷を修復することが必要な場合に種々の従来
の処理ステップを行なった後に、典型的に熱酸化によっ
てシリコン基板１０の上に約７０乃至１００Åの深さに
ゲート酸化膜層１６を形成する。上述したＮウエルを形
成するために実施するイオン注入に加えて、ゲート酸化
膜を形成する前に、ブランケット即ち一様なイオン注入
を行なってフィールド酸化膜領域によって被覆されてい
ない集積回路の種々の部分のドーピングレベルを調節す
ることが可能である。例えば、ブランケット即ち一様な
イオン注入は、３０ＫｅＶにおいて約１．５×１０12／
ｃｍ2 のドーズでボロンを使用してイオン注入すること
が可能である。適宜のスレッシュホールド電圧に対する
調節を行なうためにＰ型領域をマスクすることによりＮ
ウエル内に付加的なイオン注入を行なうことが可能であ
る。イオン注入は、例えば、比較的低いエネルギレベル
の３０ＫｅＶにおいて約１．７×１０12／ｃｍ2 のドー
ズでボロンを使用してイオン注入することが可能であ
る。例えばより高いエネルギレベルの７５ＫｅＶにおい
て約１×１０12／ｃｍ2 のドーズにおいて例えばボロン
をイオン注入することによってＮウエル領域内にパンチ
スルーイオン注入を行なうことが可能である。ドーピン
グレベルの更なる調節を行なうためにＮウエルをマスク
し、例えば、１８０ＫｅＶにおいて約６×１０12／ｃｍ
2 のドーズにおいてボロンをイオン注入することによっ
てＰ型領域内に付加的なイオン注入を行なうことも可能
である。
【００１８】ゲート酸化膜層１６の上にポリシリコン層
１８を形成する。このポリシリコンは、通常、コンフォ
ーマル即ち適合的であって、従ってポリシリコンが付着
形成される場合にウエハの表面の輪郭にしたがって形成
される。本発明においては、ポリシリコン層１８の上部
表面２０の最も低い部分がフィールド酸化膜領域の上部
表面２２の上方に位置するような深さにこのポリシリコ
ンを付着形成させることが好適である。ポリシリコン層
１８は約７０００乃至９０００Åの間の深さへ付着形成
させる。フィールド酸化膜が４０００乃至５０００Åで
あるので、ポリシリコンの全体的な厚さが下側に存在す
る層よりも一層大きい場合には、ポリシリコンはより平
坦状となる傾向がある。ポリシリコン層１８は現場にお
いてドーピングさせるか又は付着形成させた後に所望の
ドーピングレベルへドーピングさせることが可能であ
る。
１８を形成する。このポリシリコンは、通常、コンフォ
ーマル即ち適合的であって、従ってポリシリコンが付着
形成される場合にウエハの表面の輪郭にしたがって形成
される。本発明においては、ポリシリコン層１８の上部
表面２０の最も低い部分がフィールド酸化膜領域の上部
表面２２の上方に位置するような深さにこのポリシリコ
ンを付着形成させることが好適である。ポリシリコン層
１８は約７０００乃至９０００Åの間の深さへ付着形成
させる。フィールド酸化膜が４０００乃至５０００Åで
あるので、ポリシリコンの全体的な厚さが下側に存在す
る層よりも一層大きい場合には、ポリシリコンはより平
坦状となる傾向がある。ポリシリコン層１８は現場にお
いてドーピングさせるか又は付着形成させた後に所望の
ドーピングレベルへドーピングさせることが可能であ
る。
【００１９】次いで、ポリシリコン層１８を平坦化さ
せ、次いでエッチングして種々の装置のゲートを形成す
る。このような態様でポリシリコンを形成する１つの利
点は、被覆されている物質の表面下側に入込む非常にコ
ンフォーマルなポリシリコン層をエッチングする結果と
して、コンタクト、ビア又は低い位置に存在する区域の
底端部に残存するポリシリコンのストリップ又はポリシ
リコンスティックが形成されることを最小とさせる能力
である。ポリシリコン層１８の平坦化を例示する１つの
実施例を図１Ｂを参照して示してある。ポリシリコン層
１８の上に平坦な上部表面を形成する傾向のあるレベル
へ非コンフォーマル層２４を形成する。この層２４は例
えば、好適にはポリシリコンに対して１：１のエッチ比
を有するスピンオンガラス又は犠牲ホトレジスト等の任
意の適宜の平坦化物質とすることが可能である。１：１
のエッチ比を有することは、エッチステップが平坦化層
及びポリシリコン層を同一の速度で一様にエッチングす
ることを可能とする。一方、図１Ｃに示した如く、フィ
ールド酸化膜領域上のポリシリコン下側にエッチストッ
プ層２６を形成することが可能である。このエッチスト
ップ層も例えば窒化物又は耐火性金属等の任意の適宜の
物質とすることが可能である。次いで、後の処理ステッ
プを行なう前に、平坦化層２４及びポリシリコン層１８
をエッチングする。この場合のエッチングは、ウェット
エッチング又はウェットエッチングとドライエッチング
との組合わせ、又は化学機械的研磨（ＣＭＰ）とするこ
とが可能である。
せ、次いでエッチングして種々の装置のゲートを形成す
る。このような態様でポリシリコンを形成する１つの利
点は、被覆されている物質の表面下側に入込む非常にコ
ンフォーマルなポリシリコン層をエッチングする結果と
して、コンタクト、ビア又は低い位置に存在する区域の
底端部に残存するポリシリコンのストリップ又はポリシ
リコンスティックが形成されることを最小とさせる能力
である。ポリシリコン層１８の平坦化を例示する１つの
実施例を図１Ｂを参照して示してある。ポリシリコン層
１８の上に平坦な上部表面を形成する傾向のあるレベル
へ非コンフォーマル層２４を形成する。この層２４は例
えば、好適にはポリシリコンに対して１：１のエッチ比
を有するスピンオンガラス又は犠牲ホトレジスト等の任
意の適宜の平坦化物質とすることが可能である。１：１
のエッチ比を有することは、エッチステップが平坦化層
及びポリシリコン層を同一の速度で一様にエッチングす
ることを可能とする。一方、図１Ｃに示した如く、フィ
ールド酸化膜領域上のポリシリコン下側にエッチストッ
プ層２６を形成することが可能である。このエッチスト
ップ層も例えば窒化物又は耐火性金属等の任意の適宜の
物質とすることが可能である。次いで、後の処理ステッ
プを行なう前に、平坦化層２４及びポリシリコン層１８
をエッチングする。この場合のエッチングは、ウェット
エッチング又はウェットエッチングとドライエッチング
との組合わせ、又は化学機械的研磨（ＣＭＰ）とするこ
とが可能である。
【００２０】図２Ａは、ポリシリコン層１８を開口１７
の上部までエッチングしフィールド酸化膜領域の上部表
面を露出させることが可能であることを示している。ウ
ェットエッチングが使用される場合には、図２Ａにおい
て点線で表わしたように、フィールド酸化膜領域の上部
表面下側にポリシリコンが窪んだ形状となる場合があ
る。一方、図２Ｂに示したように、ポリシリコン層１８
はフィールド酸化膜領域１２及び開口１７の上側に約１
５００乃至２０００Åの間の深さに一様に残存すること
も可能である。別の平坦化方法は、ポリシリコン全体に
平坦化誘電体層を形成するか又は形成することなしに化
学機械的研磨（ＣＭＰ）によってエッチングを行なうこ
とである。
の上部までエッチングしフィールド酸化膜領域の上部表
面を露出させることが可能であることを示している。ウ
ェットエッチングが使用される場合には、図２Ａにおい
て点線で表わしたように、フィールド酸化膜領域の上部
表面下側にポリシリコンが窪んだ形状となる場合があ
る。一方、図２Ｂに示したように、ポリシリコン層１８
はフィールド酸化膜領域１２及び開口１７の上側に約１
５００乃至２０００Åの間の深さに一様に残存すること
も可能である。別の平坦化方法は、ポリシリコン全体に
平坦化誘電体層を形成するか又は形成することなしに化
学機械的研磨（ＣＭＰ）によってエッチングを行なうこ
とである。
【００２１】図２Ｂを参照すると、好適にはタンタル、
タングステン、チタン及びモリブデンから構成されるグ
ループから選択した物質でポリシリコン層１８の上に約
１２００乃至１７００Åの間の厚さにシリサイド層２８
を形成することが可能である。ポリシリコン層１８をエ
ッチングしてフィールド酸化膜１２の上部表面を露出し
ている場合には、このシリサイドは開口１７内のポリシ
リコンの上及びフィールド酸化膜領域１２の上に形成す
る。このシリサイドは、特にポリシリコンがフィールド
酸化膜領域上に相互接続体を形成する場合に、ポリシリ
コンの充分な導電度を確保するものである。シリサイド
層２８の上にキャッピング層３０を形成することが可能
である。このキャッピング層は、好適には、約１２００
乃至１７００Åの間の厚さを有し酸化物、窒化物又はオ
キシ窒化物から形成される。ホトレジスト層をキャッピ
ング層３０の上に形成し且つパターン形成して開口１７
における基板の上側に位置してホトレジスト領域３２を
形成する。
タングステン、チタン及びモリブデンから構成されるグ
ループから選択した物質でポリシリコン層１８の上に約
１２００乃至１７００Åの間の厚さにシリサイド層２８
を形成することが可能である。ポリシリコン層１８をエ
ッチングしてフィールド酸化膜１２の上部表面を露出し
ている場合には、このシリサイドは開口１７内のポリシ
リコンの上及びフィールド酸化膜領域１２の上に形成す
る。このシリサイドは、特にポリシリコンがフィールド
酸化膜領域上に相互接続体を形成する場合に、ポリシリ
コンの充分な導電度を確保するものである。シリサイド
層２８の上にキャッピング層３０を形成することが可能
である。このキャッピング層は、好適には、約１２００
乃至１７００Åの間の厚さを有し酸化物、窒化物又はオ
キシ窒化物から形成される。ホトレジスト層をキャッピ
ング層３０の上に形成し且つパターン形成して開口１７
における基板の上側に位置してホトレジスト領域３２を
形成する。
【００２２】図３を参照すると、ゲート酸化膜１６、ポ
リシリコン層１８、シリサイド層２８及びキャッピング
層３０をエッチングしてトランジスタゲートを形成す
る。基板表面上側のポリシリコン層１８の高さは、ポリ
シリコンがエッチングされてフィールド酸化膜領域の上
部表面を露出させたか又はそれがエッチングされてトラ
ンジスタゲートを形成する前にフィールド酸化膜の上に
とどまったかどうかに依存する。従って、トランジスタ
ゲートの全体的な高さはトランジスタゲートを形成する
複数個の層の結合高さのために、フィールド酸化膜領域
１２の上部表面上方に存在している。
リシリコン層１８、シリサイド層２８及びキャッピング
層３０をエッチングしてトランジスタゲートを形成す
る。基板表面上側のポリシリコン層１８の高さは、ポリ
シリコンがエッチングされてフィールド酸化膜領域の上
部表面を露出させたか又はそれがエッチングされてトラ
ンジスタゲートを形成する前にフィールド酸化膜の上に
とどまったかどうかに依存する。従って、トランジスタ
ゲートの全体的な高さはトランジスタゲートを形成する
複数個の層の結合高さのために、フィールド酸化膜領域
１２の上部表面上方に存在している。
【００２３】図４を参照すると、例えばＮチャンネルト
ランジスタの場合には８０ＫｅＶにおいて約３×１０13
／ｃｍ2 のドーズで燐を又Ｐチャンネルトランジスタの
場合には５０ＫｅＶにおいて３×１０13／ｃｍ2 のドー
ズでボロンをイオン注入する公知の方法によってトラン
ジスタゲートに隣接した基板内に軽度にドープしたドレ
イン領域３６を形成する。次いで形成される場合にはシ
リサイド２８とキャッピング層３０とを包含するトラン
ジスタゲートの側部に沿って公知の方法により側壁酸化
物スペーサ３４を形成する。更に、フィールド酸化膜領
域１２の垂直側部に沿って側壁スペーサが形成される。
この側壁スペーサは、典型的に、酸化物又は窒化物から
形成され且つゲート及びフィールド酸化膜の両方に形成
され、そのことは開口１７を幅狭とさせ、開口１７の高
いアスペクト比にも拘らず適切なソース／ドレイン領域
及びソース／ドレイン領域へのコンタクトを形成するこ
とを重要なこととしている。次いで、側壁スペーサに隣
接した基板内により高度にドープしたソース／ドレイン
領域３８を形成する。
ランジスタの場合には８０ＫｅＶにおいて約３×１０13
／ｃｍ2 のドーズで燐を又Ｐチャンネルトランジスタの
場合には５０ＫｅＶにおいて３×１０13／ｃｍ2 のドー
ズでボロンをイオン注入する公知の方法によってトラン
ジスタゲートに隣接した基板内に軽度にドープしたドレ
イン領域３６を形成する。次いで形成される場合にはシ
リサイド２８とキャッピング層３０とを包含するトラン
ジスタゲートの側部に沿って公知の方法により側壁酸化
物スペーサ３４を形成する。更に、フィールド酸化膜領
域１２の垂直側部に沿って側壁スペーサが形成される。
この側壁スペーサは、典型的に、酸化物又は窒化物から
形成され且つゲート及びフィールド酸化膜の両方に形成
され、そのことは開口１７を幅狭とさせ、開口１７の高
いアスペクト比にも拘らず適切なソース／ドレイン領域
及びソース／ドレイン領域へのコンタクトを形成するこ
とを重要なこととしている。次いで、側壁スペーサに隣
接した基板内により高度にドープしたソース／ドレイン
領域３８を形成する。
【００２４】トランジスタゲート及びＬＯＣＯＳフィー
ルド酸化膜領域を形成する従来技術における典型的なプ
ロセスは、殆ど又は全くポリシリコンスティックを有す
ることのないトランジスタゲート及びスタンダードなフ
ィールド酸化膜領域を形成することによって簡単化され
ている。スタンダードなフィールド酸化膜領域でトラン
ジスタゲートが形成されると、アスペクト比の影響を最
小とさせることが重要である。何故ならば、それはソー
ス／ドレイン領域３８とコンタクトするためのコンタク
ト開口１７を充填することに関係するからである。より
平坦なトランジスタを提供する好適実施例では、トラン
ジスタゲートに隣接して開口１７内に隆起させたソース
／ドレイン領域を形成し、それは開口を適切に充填す
る。
ルド酸化膜領域を形成する従来技術における典型的なプ
ロセスは、殆ど又は全くポリシリコンスティックを有す
ることのないトランジスタゲート及びスタンダードなフ
ィールド酸化膜領域を形成することによって簡単化され
ている。スタンダードなフィールド酸化膜領域でトラン
ジスタゲートが形成されると、アスペクト比の影響を最
小とさせることが重要である。何故ならば、それはソー
ス／ドレイン領域３８とコンタクトするためのコンタク
ト開口１７を充填することに関係するからである。より
平坦なトランジスタを提供する好適実施例では、トラン
ジスタゲートに隣接して開口１７内に隆起させたソース
／ドレイン領域を形成し、それは開口を適切に充填す
る。
【００２５】図５Ａを参照すると、隆起させたソース／
ドレイン領域を形成する一実施例が示されている。エピ
タキシャル領域４０を露出されている基板表面上方へ選
択的に成長させ且つ適宜のドーパントでイオン注入して
所望の導電度レベルとさせる。エピタキシャル領域４０
は、例えば、Ｎチャンネルトランジスタの場合には４０
ＫｅＶにおいて約６×１０15／ｃｍ2 のドーズで燐を及
び４０ＫｅＶにおいて６×１０15／ｃｍ2 のドーズでＢ
Ｆ2 をイオン注入することによってドーピングすること
が可能である。通常、エピタキシが基板表面から垂直に
成長し、従って、スタンダードなフィールド酸化膜領域
の側壁は実質的に垂直であるので、エピタキシャル領域
４０は、スタンダードなＬＯＣＯＳプロセスに見られる
ようなエピタキシの側部又は角部においてそれほど多く
のファセッティング（ｆａｃｅｔｉｎｇ）を示すもので
はない場合がある。
ドレイン領域を形成する一実施例が示されている。エピ
タキシャル領域４０を露出されている基板表面上方へ選
択的に成長させ且つ適宜のドーパントでイオン注入して
所望の導電度レベルとさせる。エピタキシャル領域４０
は、例えば、Ｎチャンネルトランジスタの場合には４０
ＫｅＶにおいて約６×１０15／ｃｍ2 のドーズで燐を及
び４０ＫｅＶにおいて６×１０15／ｃｍ2 のドーズでＢ
Ｆ2 をイオン注入することによってドーピングすること
が可能である。通常、エピタキシが基板表面から垂直に
成長し、従って、スタンダードなフィールド酸化膜領域
の側壁は実質的に垂直であるので、エピタキシャル領域
４０は、スタンダードなＬＯＣＯＳプロセスに見られる
ようなエピタキシの側部又は角部においてそれほど多く
のファセッティング（ｆａｃｅｔｉｎｇ）を示すもので
はない場合がある。
【００２６】図５Ｂを参照すると、例えば、集積回路上
に耐火性金属を付着形成し、次いで熱ステップを行なっ
て耐火性金属をエピタキシャル領域内のシリコンと反応
させてシリサイド４２を形成することにより、エピタキ
シをシリサイド化させることが望ましい。シリサイド領
域４２は隆起させたソース／ドレイン領域４０の固有抵
抗を低下させ、一方隆起させたソース／ドレイン領域４
０は不所望な量の基板シリコンが消費されることを防止
し、その際に接合リーク及びパンチスルーの可能性を低
下させる。ＬＤＤ領域の深さ及びエピタキシャル領域４
０の重量に依存して、一層高度にドープしたソース／ド
レイン領域３８に対する必要性がない場合がある。側壁
スペーサ３４及びキャッピング層３０は隆起させたソー
ス／ドレイン領域４０をトランジスタのゲート電極１８
から電気的に分離させることに貢献する。この段階にお
いてキャッピング層は必ずしも必要なものではないが、
特に側壁スペーサがキャッピング層から開始する場合に
は、キャッピング層を所定位置に設けることで電気的分
離が改善される。隆起されたソース／ドレイン領域４０
は基板ソース／ドレイン領域の上及びゲート電極の上に
シリサイドを形成する従来のサリサイドプロセスと比較
して、後の高温処理ステップに対してより高い熱安定性
を与える。
に耐火性金属を付着形成し、次いで熱ステップを行なっ
て耐火性金属をエピタキシャル領域内のシリコンと反応
させてシリサイド４２を形成することにより、エピタキ
シをシリサイド化させることが望ましい。シリサイド領
域４２は隆起させたソース／ドレイン領域４０の固有抵
抗を低下させ、一方隆起させたソース／ドレイン領域４
０は不所望な量の基板シリコンが消費されることを防止
し、その際に接合リーク及びパンチスルーの可能性を低
下させる。ＬＤＤ領域の深さ及びエピタキシャル領域４
０の重量に依存して、一層高度にドープしたソース／ド
レイン領域３８に対する必要性がない場合がある。側壁
スペーサ３４及びキャッピング層３０は隆起させたソー
ス／ドレイン領域４０をトランジスタのゲート電極１８
から電気的に分離させることに貢献する。この段階にお
いてキャッピング層は必ずしも必要なものではないが、
特に側壁スペーサがキャッピング層から開始する場合に
は、キャッピング層を所定位置に設けることで電気的分
離が改善される。隆起されたソース／ドレイン領域４０
は基板ソース／ドレイン領域の上及びゲート電極の上に
シリサイドを形成する従来のサリサイドプロセスと比較
して、後の高温処理ステップに対してより高い熱安定性
を与える。
【００２７】図６Ａを参照すると、隆起させたソース／
ドレイン領域を形成する別の実施例が示されている。ポ
リシリコン層４４をトランジスタゲート、露出されてい
る基板及びフィールド酸化膜領域の上に付着形成する。
上述した第一ポリシリコン層１８の付着形成に関して説
明したように、ポリシリコン層４４はコンフォーマル的
に付着形成される。好適には、それを付着形成した後に
所望のドーピングレベルへドーピングしてＮ型領域とＰ
型領域との別個のドーピングを行なうことを可能とす
る。そのコンフォーマル特性のために、開口１７を充填
して隆起させたソース／ドレイン領域を形成するため
に、ポリシリコン層４４の最も低い部分４６がフィール
ド酸化膜領域１２の上部表面２２の上方にあり且つ好適
にはキャッピング層３０の上部表面の上方にあるような
厚さにポリシリコン層４４を付着形成させる。例えばス
ピンオンガラス又はポリシリコン層４４に対して１：１
のエッチング速度を有するホトレジスト等の平坦な犠牲
層４８をポリシリコン層４４の上に形成することが可能
である。
ドレイン領域を形成する別の実施例が示されている。ポ
リシリコン層４４をトランジスタゲート、露出されてい
る基板及びフィールド酸化膜領域の上に付着形成する。
上述した第一ポリシリコン層１８の付着形成に関して説
明したように、ポリシリコン層４４はコンフォーマル的
に付着形成される。好適には、それを付着形成した後に
所望のドーピングレベルへドーピングしてＮ型領域とＰ
型領域との別個のドーピングを行なうことを可能とす
る。そのコンフォーマル特性のために、開口１７を充填
して隆起させたソース／ドレイン領域を形成するため
に、ポリシリコン層４４の最も低い部分４６がフィール
ド酸化膜領域１２の上部表面２２の上方にあり且つ好適
にはキャッピング層３０の上部表面の上方にあるような
厚さにポリシリコン層４４を付着形成させる。例えばス
ピンオンガラス又はポリシリコン層４４に対して１：１
のエッチング速度を有するホトレジスト等の平坦な犠牲
層４８をポリシリコン層４４の上に形成することが可能
である。
【００２８】図６Ｂを参照すると、犠牲層４８とポリシ
リコン層４４のエッチングを行なってフィールド酸化膜
領域１２の上部表面を露出させ、開口１７内に隆起させ
たソース／ドレイン領域５０を形成する。重要な点であ
るが、ポリシリコンの隆起させたソース／ドレイン領域
の場合には、使用するエッチャントはポリシリコンに対
して選択性があり、したがって下側に存在する層がエッ
チングされることがないものであることが必要である。
この場合のエッチングは、ウェットエッチング、ドライ
エッチング、ＣＭＰ、又はこれら３つのうちの組合わせ
のものとすることが可能であり、それは犠牲層４８及び
ポリシリコン層４４に対して選択性があり、犠牲層とポ
リシリコン層と同一の速度でエッチングするが、側壁ス
ペーサ３４、キャッピング層３０又はキャッピング層が
形成されない場合にはシリサイド層２８、及びエッチス
トップ層が形成される場合にはそれも包含してフィール
ド酸化膜領域１２を実質的にエッチングしないものであ
る。
リコン層４４のエッチングを行なってフィールド酸化膜
領域１２の上部表面を露出させ、開口１７内に隆起させ
たソース／ドレイン領域５０を形成する。重要な点であ
るが、ポリシリコンの隆起させたソース／ドレイン領域
の場合には、使用するエッチャントはポリシリコンに対
して選択性があり、したがって下側に存在する層がエッ
チングされることがないものであることが必要である。
この場合のエッチングは、ウェットエッチング、ドライ
エッチング、ＣＭＰ、又はこれら３つのうちの組合わせ
のものとすることが可能であり、それは犠牲層４８及び
ポリシリコン層４４に対して選択性があり、犠牲層とポ
リシリコン層と同一の速度でエッチングするが、側壁ス
ペーサ３４、キャッピング層３０又はキャッピング層が
形成されない場合にはシリサイド層２８、及びエッチス
トップ層が形成される場合にはそれも包含してフィール
ド酸化膜領域１２を実質的にエッチングしないものであ
る。
【００２９】ポリシリコンの隆起させたソース／ドレイ
ン領域５０は、トランジスタゲート及びエピタキシャル
の隆起させたソース／ドレイン領域の両方に対して上述
したようにシリサイド化させることも可能である。ポリ
シリコンの隆起させたソース／ドレイン領域５０のシリ
サイド領域５２も隆起させたソース／ドレイン領域の固
有抵抗を低下させ、一方隆起させたソース／ドレイン領
域５０は不所望の量の基板シリコンが消費されることを
防止し、この場合も接合リーク及びパンチスルーが発生
する可能性を低下させる。側壁スペーサ３４及びキャッ
ピング層３０は隆起させたソース／ドレイン領域５０を
トランジスタのゲート電極１８から電気的に分離させる
ことに貢献する。更に、形成された場合にはキャッピン
グ層３０は隆起させたソース／ドレイン領域をシリサイ
ド化させる前に除去することが可能であり、その場合に
ポリシリコンゲート電極２８を隆起させたソース／ドレ
イン領域と同時にシリサイド化させることを可能とし、
プロセスを更に簡単化させる。この方法は、例えばＳＲ
ＡＭ等の複数個のポリシリコンの代わりに例えばマイク
ロプロセサ等の１個のポリシリコン層のみを有する装置
の製造をより簡単化させることを可能とする場合があ
る。
ン領域５０は、トランジスタゲート及びエピタキシャル
の隆起させたソース／ドレイン領域の両方に対して上述
したようにシリサイド化させることも可能である。ポリ
シリコンの隆起させたソース／ドレイン領域５０のシリ
サイド領域５２も隆起させたソース／ドレイン領域の固
有抵抗を低下させ、一方隆起させたソース／ドレイン領
域５０は不所望の量の基板シリコンが消費されることを
防止し、この場合も接合リーク及びパンチスルーが発生
する可能性を低下させる。側壁スペーサ３４及びキャッ
ピング層３０は隆起させたソース／ドレイン領域５０を
トランジスタのゲート電極１８から電気的に分離させる
ことに貢献する。更に、形成された場合にはキャッピン
グ層３０は隆起させたソース／ドレイン領域をシリサイ
ド化させる前に除去することが可能であり、その場合に
ポリシリコンゲート電極２８を隆起させたソース／ドレ
イン領域と同時にシリサイド化させることを可能とし、
プロセスを更に簡単化させる。この方法は、例えばＳＲ
ＡＭ等の複数個のポリシリコンの代わりに例えばマイク
ロプロセサ等の１個のポリシリコン層のみを有する装置
の製造をより簡単化させることを可能とする場合があ
る。
【００３０】上述した成長させたエピタキシャル領域の
場合における如く、隆起させたソース／ドレイン領域は
従来のサリサイドプロセスと比較して後の高温処理ステ
ップに対してより高い熱安定性を与える。成長させたエ
ピタキシの場合におけるように、この別の実施例はフィ
ールド酸化膜領域及びトランジスタゲートの形成を簡単
化させると共に後の処理ステップに対しより平坦な装置
を提供する。上述した各実施例の場合に、開口内に形成
した導電性物質とトランジスタゲート電極との間に適宜
の距離を維持するためにキャッピング層及び側壁酸化物
スペーサに対して最小厚さが必要である。この距離は装
置の必要な電気的分離を確保し且つ装置の一体性を維持
するものである。
場合における如く、隆起させたソース／ドレイン領域は
従来のサリサイドプロセスと比較して後の高温処理ステ
ップに対してより高い熱安定性を与える。成長させたエ
ピタキシの場合におけるように、この別の実施例はフィ
ールド酸化膜領域及びトランジスタゲートの形成を簡単
化させると共に後の処理ステップに対しより平坦な装置
を提供する。上述した各実施例の場合に、開口内に形成
した導電性物質とトランジスタゲート電極との間に適宜
の距離を維持するためにキャッピング層及び側壁酸化物
スペーサに対して最小厚さが必要である。この距離は装
置の必要な電気的分離を確保し且つ装置の一体性を維持
するものである。
【００３１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１Ａ】 本発明の一実施例に基づいて半導体集積回
路を製造する一段階における状態を示した概略断面図。
路を製造する一段階における状態を示した概略断面図。
【図１Ｂ】 本発明の一実施例に基づいて半導体集積回
路を製造する一段階における状態を示した概略断面図。
路を製造する一段階における状態を示した概略断面図。
【図１Ｃ】 本発明の一実施例に基づいて半導体集積回
路を製造する一段階における状態を示した概略断面図。
路を製造する一段階における状態を示した概略断面図。
【図２Ａ】 本発明の別の実施例に基づく半導体集積回
路を製造する一段階における状態を示した概略断面図。
路を製造する一段階における状態を示した概略断面図。
【図２Ｂ】 本発明の一実施例に基づいて半導体集積回
路を製造する一段階における状態を示した概略断面図。
路を製造する一段階における状態を示した概略断面図。
【図３】 本発明の一実施例に基づいて半導体集積回路
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図４】 本発明の一実施例に基づいて半導体集積回路
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図５Ａ】 本発明の一実施例に基づいて半導体集積回
路を製造する一段階における状態を示した概略断面図。
路を製造する一段階における状態を示した概略断面図。
【図５Ｂ】 本発明の一実施例に基づいて半導体集積回
路を製造する一段階における状態を示した概略断面図。
路を製造する一段階における状態を示した概略断面図。
【図６Ａ】 本発明の更に別の実施例に基づいて半導体
集積回路を製造する一段階における状態を示した概略断
面図。
集積回路を製造する一段階における状態を示した概略断
面図。
【図６Ｂ】 本発明の更に別の実施例に基づいて半導体
集積回路を製造する一段階における状態を示した概略断
面図。
集積回路を製造する一段階における状態を示した概略断
面図。
１０ シリコン基板 １２ フィールド酸化膜領域 １４ Ｎウエル １６ ゲート酸化膜層 １７ 開口 １８ ポリシリコン層 ２０ ポリシリコン層の上部表面 ２２ フィールド酸化膜領域の上部表面 ２４ 平坦化層 ２６ エッチストップ層 ３０ キャッピング層 ３２ ホトレジスト領域 ３４ 側壁酸化物スペーサ ３６ 軽度にドープしたドレイン領域 ３８ 高度にドープしたソース／ドレイン領域 ４０ 隆起させたソース／ドレイン領域 ４２ シリサイド領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クエイ−ウ ファン アメリカ合衆国， テキサス， アービン グ， ウエスト バレイ ランチ パーク ウエイ 9825， ナンバー 1220 (72)発明者 ツィウ シー． チャン アメリカ合衆国， テキサス 75006， カーロルトン， カメロ ドライブ 1633 (72)発明者 グレゴリー シー． スミス アメリカ合衆国， テキサス 75007， カーロルトン， ションカ ドライブ 1505
Claims (68)
- 【請求項１】 半導体集積回路の一部を形成する方法に
おいて、 集積回路上にフィールド酸化膜を成長させ、 前記フィールド酸化膜をパターン形成すると共にエッチ
ングして活性区域を形成する箇所のフィールド酸化膜の
下側に存在する基板の上部表面の一部を露出させる実質
的に垂直な側壁を具備する開口を形成し、 前記基板の露出部分上にゲート酸化膜を成長させ、 ポリシリコンの上部表面の最も低い部分が前記フィール
ド酸化膜の上部表面の上方となるような厚さにポリシリ
コン層を前記フィールド酸化膜及びゲート酸化膜の上に
付着形成し、 前記ポリシリコン層を平坦化させ、少なくとも前記フィ
ールド酸化膜によって被覆されていない基板の部分の上
側に存在するポリシリコン層の一部の上にフォトレジス
トマスクを形成し、 前記ポリシリコン及びゲート酸化膜をパターン形成する
と共にエッチングしてゲート電極を形成し、 前記フォトレジストを除去し、 前記ゲート電極の側部に沿って側壁スペーサを形成す
る、上記各ステップを有することを特徴とする方法。 - 【請求項２】 請求項１において、前記フィールド酸化
膜が約４０００乃至５０００Åの間の厚さを有している
ことを特徴とする方法。 - 【請求項３】 請求項１において、更に、前記フィール
ド酸化膜が除去される区域において前記フィールド酸化
膜を形成する前に前記基板内にＮウエルを形成するステ
ップを有することを特徴とする方法。 - 【請求項４】 請求項３において、前記Ｎウエルを燐の
イオン注入及びドライブインによって形成することを特
徴とする方法。 - 【請求項５】 請求項１において、更に、前記ゲート酸
化膜層を形成する前に所望のドーピングレベルへ調節す
るために前記基板内へ一様なイオン注入を実施するステ
ップを有することを特徴とする方法。 - 【請求項６】 請求項５において、前記一様なイオン注
入が３０ＫｅＶにおいて約１．５×１０12／ｃｍ2 のド
ーズでボロンをイオン注入することを特徴とする方法。 - 【請求項７】 請求項６において、更に、Ｐ型領域をマ
スクし、且つ前記Ｎウエル領域内へパンチスルーイオン
注入を実施する、上記各ステップを有することを特徴と
する方法。 - 【請求項８】 請求項７において、前記パンチスルーイ
オン注入が、約７５ＫｅＶにおいて約１×１０12／ｃｍ
2 のドーズでボロンをイオン注入することを特徴とする
方法。 - 【請求項９】 請求項５において、更に、前記基板内の
選択したＰ型領域をマスクし、且つ前記基板内の前記選
択したＰ型領域ではなくＮウエルのドーピングレベルを
調節するために選択したＮウエル内にドーパントをイオ
ン注入する、上記各ステップを有することを特徴とする
方法。 - 【請求項１０】 請求項９において、前記ドーパントを
イオン注入する場合に、約３０ＫｅＶにおいて約１．７
×１０12／ｃｍ2 のドーズでボロンをイオン注入するこ
とを特徴とする方法。 - 【請求項１１】 請求項１において、更に、前記基板内
の選択したＮウエル領域をマスクし、所望のドーピング
レベルへ調節するためにＰ型領域内へドーパントをイオ
ン注入する、上記各ステップを有することを特徴とする
方法。 - 【請求項１２】 請求項１１において、前記ドーパント
のイオン注入が、約１８０ＫｅＶにおいて約６×１０12
／ｃｍ2 のドーズでボロンをイオン注入することを特徴
とする方法。 - 【請求項１３】 請求項１において、前記ゲート酸化膜
が約７０乃至１００Åの間の厚さを有していることを特
徴とする方法。 - 【請求項１４】 請求項１において、前記ポリシリコン
層が約７０００乃至９０００Åの間の厚さへ形成される
ことを特徴とする。 - 【請求項１５】 請求項１において、前記ポリシリコン
が付着された現場においてドープされることを特徴とす
る方法。 - 【請求項１６】 請求項１において、更に、前記ポリシ
リコンを付着形成した後に所望のドーピングレベルへド
ーピングするステップを有していることを特徴とする方
法。 - 【請求項１７】 請求項１において、前記ポリシリコン
を平坦化させるステップがＣＭＰを有することを特徴と
する方法。 - 【請求項１８】 請求項１において、前記ポリシリコン
を平坦化するステップが、ポリシリコンと１：１のエッ
チ比を有するポリシリコン層上に平坦層を形成し、前記
平坦層及びポリシリコンをエッチバックする、上記各ス
テップを有することを特徴とする方法。 - 【請求項１９】 請求項１８において、前記平坦層がス
ピンオンガラスであることを特徴とする方法。 - 【請求項２０】 請求項１８において、前記平坦層がホ
トレジストであることを特徴とする方法。 - 【請求項２１】 請求項１８において、前記エッチバッ
クがウェットエッチであることを特徴とする方法。 - 【請求項２２】 請求項１８において、前記エッチバッ
クが化学機械的研磨であることを特徴とする方法。 - 【請求項２３】 請求項１８において、前記ポリシリコ
ンをエッチングした後に前記フィールド酸化膜の表面上
及び前記開口内にポリシリコン層が残存することを特徴
とする方法。 - 【請求項２４】 請求項２３において、前記残存するポ
リシリコンが前記フィールド酸化膜上において約１５０
０乃至２０００Åであることを特徴とする方法。 - 【請求項２５】 請求項１８において、前記ポリシリコ
ンの上部表面が前記フィールド酸化膜の上部表面と実質
的に平坦状であることを特徴とする方法。 - 【請求項２６】 請求項１において、更に、前記ポリシ
リコン層を形成する前に前記フィールド酸化膜上にエッ
チストップ層を形成するステップを有することを特徴と
する方法。 - 【請求項２７】 請求項２４において、前記エッチスト
ップ層が窒化物を有することを特徴とする方法。 - 【請求項２８】 請求項１において、更に、前記ホトレ
ジストを形成する前に前記ポリシリコン、基板及びフィ
ールド酸化膜上にシリサイド層を形成し、ポリシリコン
で前記シリサイドをエッチングする、上記各ステップを
有することを特徴とする方法。 - 【請求項２９】 請求項２８において、前記シリサイド
がタンタル、タングステン、チタン、モリブデンからな
るグループから選択した物質で形成されることを特徴と
する方法。 - 【請求項３０】 請求項２８において、前記シリサイド
が約１２００乃至１７００Åの間の厚さを有しているこ
とを特徴とする方法。 - 【請求項３１】 請求項１において、更に、前記ホトレ
ジストを形成する前に前記ポリシリコン層上にキャッピ
ング層を形成し、前記ポリシリコンと共に前記シリサイ
ドをエッチングする、上記各ステップを有することを特
徴とする方法。 - 【請求項３２】 請求項３１において、前記キャッピン
グ層が酸化物を有することを特徴とする方法。 - 【請求項３３】 請求項３１において、前記キャッピン
グ層が約１２００乃至１７００Åの間の厚さを有してい
ることを特徴とする方法。 - 【請求項３４】 請求項１において、更に、前記側壁ス
ペーサを形成する前に前記ゲート電極に隣接して前記基
板内に軽度にドープしたドレイン領域を形成するステッ
プを有することを特徴とする方法。 - 【請求項３５】 請求項１において、更に、前記側壁ス
ペーサを形成した後に前記ゲート電極に隣接して前記基
板内にソース／ドレイン領域を形成するステップを有す
ることを特徴とする方法。 - 【請求項３６】 請求項１において、更に、前記露出し
た基板の上側に位置し且つ前記ゲート電極に隣接して隆
起したソース／ドレイン領域を形成するステップを有す
ることを特徴とする方法。 - 【請求項３７】 請求項３６において、前記隆起したソ
ース／ドレイン領域を形成するステップが、更に、 前記ホトレジストを形成する前に前記ポリシリコン層上
にキャッピング層を形成し、 前記キャッピング層を前記ポリシリコン層でエッチング
し、 ポリシリコン層の上部表面の最も低い部分がゲート電極
の上部表面の上方となるように前記トランジスタゲート
電極、露出されている基板及びフィールド酸化膜上にポ
リシリコン層を付着形成し、 ポリシリコン層と１：１のエッチング速度を有するポリ
シリコン層上に平坦な犠牲層を形成し、 前記犠牲層及びポリシリコン層をエッチングして前記フ
ィールド酸化膜の上部表面を露出させ、 前記ポリシリコン層を所望のドーピングレベルへドーピ
ングする、上記各ステップを有することを特徴とする方
法。 - 【請求項３８】 請求項３７において、前記ポリシリコ
ン層の上部表面の最も低い部分が前記ゲート電極の上部
表面の上方にあることを特徴とする方法。 - 【請求項３９】 請求項３７において、更に、前記ポリ
シリコンを付着形成する前に前記キャッピング層の下側
で前記ポリシリコンの上側にシリサイドを形成するステ
ップを有することを特徴とする方法。 - 【請求項４０】 請求項３６において、前記隆起したソ
ース／ドレイン領域を形成するステップが、更に、 前記露出した基板表面の上に選択的にエピタキシを成長
させ、 前記エピタキシを適宜のドーパントでイオン注入して所
望の導電度レベルとし、 前記選択的に成長させたエピタキシの上部部分をシリサ
イド化させる、上記各ステップを有することを特徴とす
る方法。 - 【請求項４１】 半導体集積回路の一部を形成する方法
において、 集積回路の上にフィールド酸化膜を成長させ、 前記フィールド酸化膜をパターン形成し且つエッチング
して活性区域を形成する前記フィールド酸化膜の下側に
位置した基板の上部表面の一部を露出させる実質的に垂
直な側壁を具備する開口を形成し、 前記基板の露出部分の上にゲート酸化膜を成長させ、 ポリシリコンの上部表面の最も低い部分が前記フィール
ド酸化膜の上部表面の上方にあるような厚さにドープし
たポリシリコン層を前記フィールド酸化膜及びゲート酸
化膜の上に付着形成し、 前記ポリシリコン層の上部表面が前記フィールド酸化膜
の上部表面またはその上方に留まるように前記ポリシリ
コン層を平坦化し且つエッチングし、 前記ポリシリコン層の上にシリサイドを形成し、 前記シリサイドの上にキャッピング層を形成し、 前記フィールド酸化膜によって被覆されていない前記基
板の少なくとも一部の上側に位置して前記キャッピング
層の一部の上にホトレジストマスクを形成し、 前記キャッピング層、シリサイド、ポリシリコン及びゲ
ート酸化膜をパターン形成すると共にエッチングしてト
ランジスタのゲート電極を形成し、 前記ホトレジストを除去し、 前記ゲート電極に隣接して前記基板内にＬＤＤ領域を形
成し、 前記ゲート電極の側部に沿って側壁スペーサを形成し、 前記ゲート電極に隣接してソース／ドレイン領域を形成
する、上記各ステップを有することを特徴とする方法。 - 【請求項４２】 請求項４１において、更に、前記フィ
ールド酸化膜が除去される区域内に前記フィールド酸化
膜を形成する前に前記基板内にＮウエルを形成するステ
ップを有することを特徴とする方法。 - 【請求項４３】 請求項４１において、前記ポリシリコ
ン層が約７０００乃至９０００Åの間の厚さに形成させ
ることを特徴とする方法。 - 【請求項４４】 請求項４１において、前記シリサイド
がタンタル、タングステン、チタン及びモリブデンから
なるグループから選択した物質から形成されることを特
徴とする方法。 - 【請求項４５】 請求項４１において、前記シリサイド
が約１２００乃至１７００Åの間の厚さを有しているこ
とを特徴とする方法。 - 【請求項４６】 請求項４１において、前記キャッピン
グ層が約１２００乃至１７００Åの間の厚さを有してい
ることを特徴とする方法。 - 【請求項４７】 請求項４１において、更に、前記露出
した基板の上側に位置し且つ前記ゲート電極に隣接して
隆起したソース／ドレイン領域を形成するステップを有
することを特徴とする方法。 - 【請求項４８】 半導体集積回路の一部を構成する構成
体において、 フィールド酸化膜の下側に位置した基板の上部表面の一
部を露出させる実質的に垂直な側壁を具備しておりフィ
ールド酸化膜を貫通する開口を具備するフィールド酸化
膜が前記集積回路上に形成されており、 前記基板の露出部分の一部の上にゲート酸化膜が設けら
れており、 ポリシリコンゲート電極が前記ゲート酸化膜の上側に位
置しており且つ前記フィールド酸化膜の上部表面と同一
面状であるか又はそれより上方に上部表面を具備してお
り、 前記ゲート電極に隣接しＬＤＤ領域が前記基板内に設け
られており、 前記ポリシリコンゲート電極の側部に沿って側壁スペー
サが設けられている、ことを特徴とする構成体。 - 【請求項４９】 請求項４８において、前記フィールド
酸化膜が約４０００乃至５０００Åの間の厚さを有して
いることを特徴とする構成体。 - 【請求項５０】 請求項４８において、更に、前記基板
内の活性区域内にＮウエルが設けられていることを特徴
とする構成体。 - 【請求項５１】 請求項４８において、前記ゲート酸化
膜が約７０乃至１００Åの間の厚さを有していることを
特徴とする構成体。 - 【請求項５２】 請求項４８において、前記ポリシリコ
ンゲート電極が約７０００乃至９０００Åの間の厚さを
有していることを特徴とする構成体。 - 【請求項５３】 請求項４８において、更に、前記ポリ
シリコンゲート電極の上にシリサイド層が設けられてい
ることを特徴とする構成体。 - 【請求項５４】 請求項５３において、前記シリサイド
がタンタル、タングステン、チタン及びモリブデンから
なるグループから選択した物質で構成されていることを
特徴とする構成体。 - 【請求項５５】 請求項５３において、前記シリサイド
が約１２００乃至１７００Åの間の厚さを有しているこ
とを特徴とする構成体。 - 【請求項５６】 請求項４８において、前記シリサイド
上にキャッピング層が設けられていることを特徴とする
構成体。 - 【請求項５７】 請求項５６において、前記キャッピン
グ層が酸化物を有することを特徴とする構成体。 - 【請求項５８】 請求項５６において、前記キャッピン
グ層が約１２００乃至１７００Åの間の厚さを有してい
ることを特徴とする構成体。 - 【請求項５９】 請求項４８において、前記ゲート電極
に隣接して前記基板内にＬＤＤ領域が設けられているこ
とを特徴とする構成体。 - 【請求項６０】 請求項４８において、前記基板内に前
記ゲート電極に隣接してソース／ドレイン領域が設けら
れていることを特徴とする構成体。 - 【請求項６１】 請求項４８において、前記露出した基
板の上側に位置し前記ゲート電極に隣接して隆起したソ
ース／ドレイン領域が設けられていることを特徴とする
構成体。 - 【請求項６２】 請求項６１において、前記隆起したソ
ース／ドレイン領域が、ドープしたポリシリコン、前記
ドープしたポリシリコンの上部表面上のシリサイドを有
することを特徴とする構成体。 - 【請求項６３】 請求項６１において、前記隆起したソ
ース／ドレイン領域が、ドープし選択的に成長させたエ
ピタキシと、前記選択的に成長させたエピタキシの上部
部分上のシリサイドとを有することを特徴とする構成
体。 - 【請求項６４】 半導体集積回路の一部を構成する構成
体において、 フィールド酸化膜が集積回路の上側に形成されており、
前記フィールド酸化膜はその下側に存在する基板の上部
表面の一部において活性区域を露出させる実質的に垂直
な側壁を具備する開口が貫通されており、 前記露出した基板の一部の上にゲート酸化膜が設けられ
ており、 ポリシリコンゲート電極が前記ゲート酸化膜の上側に位
置しており且つ前記フィールド酸化膜の上部表面と同一
面状か又はその上方に上部表面を具備しており、 シリサイド層が前記ポリシリコン層の上に設けられてお
り、 キャッピング層が前記シリサイド層の上に設けられてお
り、 前記ゲート電極に隣接し前記基板内にＬＤＤ領域が設け
られており、 前記ポリシリコンゲート電極の側部に沿って側壁スペー
サが設けられている、ことを特徴とする構成体。 - 【請求項６５】 請求項６４において、前記ゲート電極
に隣接してソース／ドレイン領域が設けられていること
を特徴とする構成体。 - 【請求項６６】 請求項６５において、前記ソース／ド
レイン領域が前記基板内に設けられていることを特徴と
する構成体。 - 【請求項６７】 請求項６４において、前記ソース／ド
レイン領域が、前記ゲート電極に隣接しており前記露出
された基板の上に設けられたドープされ隆起したポリシ
リコン層が設けられていることを特徴とする構成体。 - 【請求項６８】 請求項６４において、前記ソース／ド
レイン領域が、前記ゲート電極に隣接し且つ前記露出さ
れた基板表面上にドープされ且つ選択的に成長された隆
起したエピタキシャル領域と、前記エピタキシャル領域
の上部部分上のシリサイドとを有することを特徴とする
構成体。
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