JPH029134A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH029134A JPH029134A JP15792388A JP15792388A JPH029134A JP H029134 A JPH029134 A JP H029134A JP 15792388 A JP15792388 A JP 15792388A JP 15792388 A JP15792388 A JP 15792388A JP H029134 A JPH029134 A JP H029134A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体集積回路素子の製造方法に関するもの
で、特に微刈寸法を有する高集積回路素子の製造方法に
関するものである。
で、特に微刈寸法を有する高集積回路素子の製造方法に
関するものである。
（従来の技術）
シリコン半導体を用いたＭＯＳ（金属酸化膜シリコン）
集積回路素子は、集積素子数５０万個、最小パターン幅
１．５〜ｌ 、 ２ｕｒａが達成されている。今後もま
すます微細化・高集積化が必要とされるので、微細・高
集積化が可能な装置構造の開発が求められている。
集積回路素子は、集積素子数５０万個、最小パターン幅
１．５〜ｌ 、 ２ｕｒａが達成されている。今後もま
すます微細化・高集積化が必要とされるので、微細・高
集積化が可能な装置構造の開発が求められている。
微細化にあたってはｌＭＯＳトランジスタの特性を所定
範囲に確保しつつ、素子間の分離が行なえねばならない
。特にＭＯＳトランジスタのデー１−長を短くしたとき
には、短チヤネル効果と呼ばれるしきい値電圧の急激な
低下現象が起こる。以下に説明するのは、ＬＤＤ（低濃
度ドレイン）構造のｎチャネルＭＯ３＋−ランシフタの
製造方法例である。ＬＤＤ構造は、短チヤネル効果を防
止するために、ゲート端部のドレインの不純物濃度を低
下させることにより、ドレイン電界がチャネル部に及ぼ
す効果を減少させたものである。
範囲に確保しつつ、素子間の分離が行なえねばならない
。特にＭＯＳトランジスタのデー１−長を短くしたとき
には、短チヤネル効果と呼ばれるしきい値電圧の急激な
低下現象が起こる。以下に説明するのは、ＬＤＤ（低濃
度ドレイン）構造のｎチャネルＭＯ３＋−ランシフタの
製造方法例である。ＬＤＤ構造は、短チヤネル効果を防
止するために、ゲート端部のドレインの不純物濃度を低
下させることにより、ドレイン電界がチャネル部に及ぼ
す効果を減少させたものである。
第：３図（ａ）においては、基板１上にフィールド酸化
膜２とゲート酸化膜３が形成された状態が示されている
。次に、第３図（ｂ）では、ゲート電極４を形成後、Ｐ
（リン）をイオン注入した状ｆｍを示している。第３図
（ｃ）では、全面にＣＶＤ酸化膜８を堆積している。第
３図（ｄ）では、全面にエッチバックを施して、ゲート
電極４の端部にサイドウオール１０と呼ばれるイオン注
入のスペーサを形成した状態が示されている。第３図（
ｅ）では、再度Ａｓ（ヒ素）をイオン注入して熱処理し
、ソース・１−レイン９が形成された状態が示されてい
る。
膜２とゲート酸化膜３が形成された状態が示されている
。次に、第３図（ｂ）では、ゲート電極４を形成後、Ｐ
（リン）をイオン注入した状ｆｍを示している。第３図
（ｃ）では、全面にＣＶＤ酸化膜８を堆積している。第
３図（ｄ）では、全面にエッチバックを施して、ゲート
電極４の端部にサイドウオール１０と呼ばれるイオン注
入のスペーサを形成した状態が示されている。第３図（
ｅ）では、再度Ａｓ（ヒ素）をイオン注入して熱処理し
、ソース・１−レイン９が形成された状態が示されてい
る。
（考参：日経マイクロデバイス、 １９８５年７月号。
２０００年へのＬＳＩ技術 第１部デバイス、 Ｐ１３
６〜１４５） （発明が解決しようとする課題） ＬＤＤ構造は短チヤネル効果の防止に効果があるが、さ
らに微細化するには、ソース・ドレインの不純物拡散深
さを浅くする必要がある。特にＰチャネルではＮチャネ
ルに比較して拡散深さが深く、０．３−０．４ｕｍ（Ｎ
チャネルで０．２−０．３μｍ）もあり、浅くすべく検
討が行なわれている。しかし、拡散深さを浅くすると、
Ａ１１（アルミニウム）配線を接続した際に接合をつき
ぬけてＡＱのスパイクが入り易く、またシート抵抗が増
大するため、回路の動作周波数が低下するという問題が
発生する。
６〜１４５） （発明が解決しようとする課題） ＬＤＤ構造は短チヤネル効果の防止に効果があるが、さ
らに微細化するには、ソース・ドレインの不純物拡散深
さを浅くする必要がある。特にＰチャネルではＮチャネ
ルに比較して拡散深さが深く、０．３−０．４ｕｍ（Ｎ
チャネルで０．２−０．３μｍ）もあり、浅くすべく検
討が行なわれている。しかし、拡散深さを浅くすると、
Ａ１１（アルミニウム）配線を接続した際に接合をつき
ぬけてＡＱのスパイクが入り易く、またシート抵抗が増
大するため、回路の動作周波数が低下するという問題が
発生する。
（課題を解決するための手段）
上記のような課題に対し、ソース・１（レインの拡散層
に金属を貼り付けるという試みもなされている。本発明
では、ポリシリコンから基板への拡散でソース・ドレイ
ンを形成することしこよりこの問題点を解決した。
に金属を貼り付けるという試みもなされている。本発明
では、ポリシリコンから基板への拡散でソース・ドレイ
ンを形成することしこよりこの問題点を解決した。
（作 用）
ポリシリコン内の拡散係数はシリコンに比へて中漬程度
と大きく、浅いが濃い拡散層を形成できるので、このポ
リシリコンを拡散源として基板に対し拡散を行えば、そ
こに浅いが濃い拡散層よりなるソース・１くレインが１
！）られ、同時に実効的にソース・ドレインのシート抵
抗を低下せしめ、併せて素子の平坦化がはかられる。
と大きく、浅いが濃い拡散層を形成できるので、このポ
リシリコンを拡散源として基板に対し拡散を行えば、そ
こに浅いが濃い拡散層よりなるソース・１くレインが１
！）られ、同時に実効的にソース・ドレインのシート抵
抗を低下せしめ、併せて素子の平坦化がはかられる。
（実施例）
以下に１本発明の一実施例について図面により説明する
。
。
第１図（ａ）において、基板１Ｆにフィール１く酸化膜
２とゲート酸化膜３が形成されており、第１図（ｂ）で
は、ゲート電極４形成後、Ｐがイオン注入された状態が
示されている。第１図（ｃ）では。
２とゲート酸化膜３が形成されており、第１図（ｂ）で
は、ゲート電極４形成後、Ｐがイオン注入された状態が
示されている。第１図（ｃ）では。
酸化により、特にゲート電極がポリシリコンであるため
、ノ、髪板部分に比べ１．５〜２倍の膜Ｊつで酸化膜が
形成された状態が示されている。次いで、第１図（ｄ）
のように、ソース・ドレイン上の酸化膜厚分だけ全面エ
ツチングすると、ノブく酸化膜が形成されているフィー
ルド酸化膜２とゲート電極４の周りの酸化膜だけが残り
、従来例と同様にサイドウオール１０が形成され、ソー
ス・トレイン部分はシリコン面が露出する。このサイド
ウオール形成方法は、従来例に示した方法に比ベグート
′、１ｉ極端部のゲート酸化膜厚が厚くなる（ゲートバ
ーズビーク）という欠点はあるが、グー１へ電極」二に
も酸化膜が残るので、後工程が有利になる。第１図（ｅ
）では、ソース・ドレイン上の自然酸化膜を除去した後
全面にポリシリコン５を堆積し１段差凹部にレジスト６
を埋め込んだ（レジス１−コート後、不要なレジス１−
をエツチングする）状態が示されている。この後、レジ
スト６をマスクにポリシリコンを等方性のプラズマエツ
チングでエッチバックすると、第１図（ｆ）のようにな
る。第１図（ｆ）では、埋め込んだポリシリコンに人Ｓ
をイオン注入し、熱処理によりソース・１くレインポリ
シリコン電極７と一ル板側のソース・ドレイン９を形成
する。
、ノ、髪板部分に比べ１．５〜２倍の膜Ｊつで酸化膜が
形成された状態が示されている。次いで、第１図（ｄ）
のように、ソース・ドレイン上の酸化膜厚分だけ全面エ
ツチングすると、ノブく酸化膜が形成されているフィー
ルド酸化膜２とゲート電極４の周りの酸化膜だけが残り
、従来例と同様にサイドウオール１０が形成され、ソー
ス・トレイン部分はシリコン面が露出する。このサイド
ウオール形成方法は、従来例に示した方法に比ベグート
′、１ｉ極端部のゲート酸化膜厚が厚くなる（ゲートバ
ーズビーク）という欠点はあるが、グー１へ電極」二に
も酸化膜が残るので、後工程が有利になる。第１図（ｅ
）では、ソース・ドレイン上の自然酸化膜を除去した後
全面にポリシリコン５を堆積し１段差凹部にレジスト６
を埋め込んだ（レジス１−コート後、不要なレジス１−
をエツチングする）状態が示されている。この後、レジ
スト６をマスクにポリシリコンを等方性のプラズマエツ
チングでエッチバックすると、第１図（ｆ）のようにな
る。第１図（ｆ）では、埋め込んだポリシリコンに人Ｓ
をイオン注入し、熱処理によりソース・１くレインポリ
シリコン電極７と一ル板側のソース・ドレイン９を形成
する。
この実施例では、ＬＤＤ構造のｒｌチャネルＭＯ８１−
ランシフタで説明したが、埋め込ま才したボリシリコン
に１）とＡｓを同時にイオン注入して拡散する（二重拡
散）方法も可能であり、１）チャネルＭＯＳトランジス
タの場合には、２回に分けてＢ（ホウ素）イオン注入す
ることや、■）とＢによりＬ ＤＤ化することも可能で
ある。
ランシフタで説明したが、埋め込ま才したボリシリコン
に１）とＡｓを同時にイオン注入して拡散する（二重拡
散）方法も可能であり、１）チャネルＭＯＳトランジス
タの場合には、２回に分けてＢ（ホウ素）イオン注入す
ることや、■）とＢによりＬ ＤＤ化することも可能で
ある。
このようにして形成したトランジスタは、フィールド酸
化膜が最初の膜厚で〜７００ｎｍ、仕−１ニリで〜５０
０ｎｍに対し、ゲート電極が最初で〜４００ｎｍ、仕−
ヒリで〜３００ｎｍと上部酸化膜〜１１００ｎと合わせ
て〜４０Ｏｒ＋ｍ、ソース・ドレイン多結晶シリコン電
極がａＯＯ〜４００ｎｎ＋であるため、フィールド酸化
膜」二のゲート電極を除けばほぼ平坦である。
化膜が最初の膜厚で〜７００ｎｍ、仕−１ニリで〜５０
０ｎｍに対し、ゲート電極が最初で〜４００ｎｍ、仕−
ヒリで〜３００ｎｍと上部酸化膜〜１１００ｎと合わせ
て〜４０Ｏｒ＋ｍ、ソース・ドレイン多結晶シリコン電
極がａＯＯ〜４００ｎｎ＋であるため、フィールド酸化
膜」二のゲート電極を除けばほぼ平坦である。
さらに、以」二説明した製造方法の変形として、自己整
合的にコンタクトを形成することができる。
合的にコンタクトを形成することができる。
以下、この方法を図面を用いて説明する。第２図（３１
）ないしくｅ）は、第１図（ｅ）からの続きの工程を図
示している。第２図（ａ）では、第１図（ｆ）と同様ソ
ース・ドレイン多結晶シリコン１１が自己整合的にエッ
チバック法により形成された後で、所定献のゲート電極
上の酸化１１Ｗをエツチングした状態が示されている。
）ないしくｅ）は、第１図（ｅ）からの続きの工程を図
示している。第２図（ａ）では、第１図（ｆ）と同様ソ
ース・ドレイン多結晶シリコン１１が自己整合的にエッ
チバック法により形成された後で、所定献のゲート電極
上の酸化１１Ｗをエツチングした状態が示されている。
この後、多結晶シリコンに３）１２（ゲート電極形成用
の多結晶シリコンが（１）、ソース・ドレイン多結晶シ
リコンが（２）である）および５ｉ３Ｎ４１：３を形成
した状態である。第２図（ｃ）では、所定パターンのレ
ジスト１４のパターンに従って、 ５ｉ１Ｎ４１３とほ
ぼ堆積膜厚の半分に相当する量の多結晶シリコン（３）
＋２がエツチングされた状態である。第２図（ｄ）では
、レジスト１４を除去した後、酸化し、ソース・ドレイ
ンを形成する不純物をイオン注入している。以後、Ｓｉ
、Ｎ４１３を除去する。このとき、イオン注入とＳｉ、
Ｎ４の除去の順旨は入れ換わってもよい。第２図（ｅ
）では、ソース・ドレインの熱処理後、アルミニウム膜
を堆積し、所定マスクによってエツチングし、配線１５
が形成された状態が示されている。
の多結晶シリコンが（１）、ソース・ドレイン多結晶シ
リコンが（２）である）および５ｉ３Ｎ４１：３を形成
した状態である。第２図（ｃ）では、所定パターンのレ
ジスト１４のパターンに従って、 ５ｉ１Ｎ４１３とほ
ぼ堆積膜厚の半分に相当する量の多結晶シリコン（３）
＋２がエツチングされた状態である。第２図（ｄ）では
、レジスト１４を除去した後、酸化し、ソース・ドレイ
ンを形成する不純物をイオン注入している。以後、Ｓｉ
、Ｎ４１３を除去する。このとき、イオン注入とＳｉ、
Ｎ４の除去の順旨は入れ換わってもよい。第２図（ｅ
）では、ソース・ドレインの熱処理後、アルミニウム膜
を堆積し、所定マスクによってエツチングし、配線１５
が形成された状態が示されている。
以り説明した方法では、自己整合的にソース・トレイン
がＬＤＤ構造で形成できると同時に、配線とのコンタク
トも自己整合的に形成できる。コンタクト部とソース・
ドレインの位置ずれが生したとしても、多結晶シリコン
中の拡散が速く、ソース・１〜レイン多結晶シリコン電
極はゲート′屯極と常に一定距離離れているので、トラ
ンジスタ特性の制御性は良好である。
がＬＤＤ構造で形成できると同時に、配線とのコンタク
トも自己整合的に形成できる。コンタクト部とソース・
ドレインの位置ずれが生したとしても、多結晶シリコン
中の拡散が速く、ソース・１〜レイン多結晶シリコン電
極はゲート′屯極と常に一定距離離れているので、トラ
ンジスタ特性の制御性は良好である。
（発明の効果）
以上説明したように、本発明では、ソース・ドレイン拡
散層を浅くシつつ、上部にポリシリコン電極があるため
、全体のシート抵抗は低くなっており、Ａ（ｌ配線を接
続したときの拡散層のつきぬけも防止されている。また
、平坦化もはかられているので、ＡＱ配線の形成も容易
である。また、数工程を追加すれば自己整合的にコンタ
ク１−を形成できる。
散層を浅くシつつ、上部にポリシリコン電極があるため
、全体のシート抵抗は低くなっており、Ａ（ｌ配線を接
続したときの拡散層のつきぬけも防止されている。また
、平坦化もはかられているので、ＡＱ配線の形成も容易
である。また、数工程を追加すれば自己整合的にコンタ
ク１−を形成できる。
第１図は本発明の一実施例の製造方法を説明する図、第
２図は本発明の他の実施例を説明する図、第：３図は従
来例を説明する図である。 ］・・・基板、 ２・・・フィールド酸化膜、３・・・
ゲート酸化膜、 ４・・グー１〜電極、５・・・ポリシ
リコン、 ６・・レジス１−１７・・ソース・ドレイ
ンポリシリコン電極、８・・ＣＶＤ酸化膜、 ９・・
ソース・ドレイン、 １０・・サイドウオール、１１・
・ソース・ドレイン多結晶シリコン、 １２・・多結晶
シリコン（３）、 １３・・・Ｓｉ、 Ｎ４、１４・・
・レジスト、１５・配線。 特許出願人 松下電子工業株式会社 第 図 １０ “ワ°イドウォーνし 第 図 １３ ５ＬｓＮａ ＋＋＋ Ｎ 第 図 ６ レジスト 第 図 ａｌ１
２図は本発明の他の実施例を説明する図、第：３図は従
来例を説明する図である。 ］・・・基板、 ２・・・フィールド酸化膜、３・・・
ゲート酸化膜、 ４・・グー１〜電極、５・・・ポリシ
リコン、 ６・・レジス１−１７・・ソース・ドレイ
ンポリシリコン電極、８・・ＣＶＤ酸化膜、 ９・・
ソース・ドレイン、 １０・・サイドウオール、１１・
・ソース・ドレイン多結晶シリコン、 １２・・多結晶
シリコン（３）、 １３・・・Ｓｉ、 Ｎ４、１４・・
・レジスト、１５・配線。 特許出願人 松下電子工業株式会社 第 図 １０ “ワ°イドウォーνし 第 図 １３ ５ＬｓＮａ ＋＋＋ Ｎ 第 図 ６ レジスト 第 図 ａｌ１
Claims (2)
- （１）基板上にフィールド酸化膜パターンを形成する工
程、ゲート酸化膜を形成する工程、前記ゲート酸化膜上
にゲート電極パターンを形成する工程、酸化により前記
ゲート電極の上部と側面に酸化膜を形成する工程、ソー
ス・ドレイン上の酸化膜を除去して多結晶シリコンを堆
積する工程、前記多結晶シリコンのうち、ソース・ドレ
イン上部以外の領域を自己整合的に除去する工程、前記
ソース・ドレイン上部のポリシリコンにイオン注入する
工程、熱処理により前記ソース・ドレイン上のポリシリ
コンから不純物拡散する工程を含む半導体装置の製造方
法。 - （２）ゲート電極パターンを形成する工程の後に、多結
晶シリコンおよびシリコン窒化膜を堆積させる工程、前
記シリコン窒化膜および所定量の前記多結晶シリコンを
所定のパターンをマスクとしてエッチングする工程、前
記多結晶シリコンを酸化する工程とを有し、請求項（１
）記載の工程の直後にアルミニウム膜を堆積する工程、
前記アルミニウム膜を所定パターンをマスクとしてエッ
チングする工程とを有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15792388A JPH029134A (ja) | 1988-06-28 | 1988-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15792388A JPH029134A (ja) | 1988-06-28 | 1988-06-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH029134A true JPH029134A (ja) | 1990-01-12 |
Family
ID=15660418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15792388A Pending JPH029134A (ja) | 1988-06-28 | 1988-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH029134A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0747941A2 (en) * | 1995-06-07 | 1996-12-11 | STMicroelectronics, Inc. | Method of forming raised source/drain regions in an integrated circuit |
| EP0747946A2 (en) * | 1995-06-07 | 1996-12-11 | STMicroelectronics, Inc. | Method of forming planarized structures in an integrated circuit |
| US5955770A (en) * | 1994-10-31 | 1999-09-21 | Stmicroelectronics, Inc. | Method of forming raised source/drain regions in an integrated circuit |
| US6818915B1 (en) | 1998-03-23 | 2004-11-16 | Matsushita Electric Industrial Co., Ltd. | Field-emission electron source |
-
1988
- 1988-06-28 JP JP15792388A patent/JPH029134A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5955770A (en) * | 1994-10-31 | 1999-09-21 | Stmicroelectronics, Inc. | Method of forming raised source/drain regions in an integrated circuit |
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