JP2001237422A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ゲート電極と不純物領域との短絡不良を有効
に防止するとともに、ゲート電極と不純物領域とをより
低抵抗化することが可能な半導体装置を提供する。 【解決手段】 チャネル領域上に、ゲート酸化膜３を介
して多結晶シリコン膜からなる第１ゲート膜４が形成さ
れている。第１ゲート膜４上には、第１Ｔｉシリサイド
膜１０からなる第２ゲート膜が形成されている。ソース
・ドレイン領域９上には、第２Ｔｉシリサイド膜１２が
形成されている。第２ゲート膜上には、第１Ｔｉシリサ
イド膜１０と第２Ｔｉシリサイド膜１２とが反応するの
を防止するためのＴｉＮ膜からなる反応防止膜６が形成
されている。
に防止するとともに、ゲート電極と不純物領域とをより
低抵抗化することが可能な半導体装置を提供する。 【解決手段】 チャネル領域上に、ゲート酸化膜３を介
して多結晶シリコン膜からなる第１ゲート膜４が形成さ
れている。第１ゲート膜４上には、第１Ｔｉシリサイド
膜１０からなる第２ゲート膜が形成されている。ソース
・ドレイン領域９上には、第２Ｔｉシリサイド膜１２が
形成されている。第２ゲート膜上には、第１Ｔｉシリサ
イド膜１０と第２Ｔｉシリサイド膜１２とが反応するの
を防止するためのＴｉＮ膜からなる反応防止膜６が形成
されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、ゲート電極を有する半導体
装置およびその製造方法に関する。
その製造方法に関し、特に、ゲート電極を有する半導体
装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳトランジスタのゲート電極
およびソース・ドレイン領域の低抵抗化を図るためのプ
ロセスとして、サリサイド（SALICIDE:Self-Aligned Si
licide）プロセスが知られている。このサリサイドプロ
セスとは、ゲート電極とソース・ドレイン領域との上に
自己整合的に低抵抗な金属シリサイド膜を形成するプロ
セスである。
およびソース・ドレイン領域の低抵抗化を図るためのプ
ロセスとして、サリサイド（SALICIDE:Self-Aligned Si
licide）プロセスが知られている。このサリサイドプロ
セスとは、ゲート電極とソース・ドレイン領域との上に
自己整合的に低抵抗な金属シリサイド膜を形成するプロ
セスである。
【０００３】ＭＯＳトランジスタの形成工程において、
上記のようなサリサイドプロセスを採用する場合、その
工程での条件設定は非常に高度な技術が要求される。例
えば、熱処理（アニール）温度が大きすぎると、サイド
ウォールスペーサ上にもシリサイド膜が成長してしま
い、その結果、ゲート電極とソース・ドレイン領域との
間の短絡不良（ブリッジング）が発生してしまう。
上記のようなサリサイドプロセスを採用する場合、その
工程での条件設定は非常に高度な技術が要求される。例
えば、熱処理（アニール）温度が大きすぎると、サイド
ウォールスペーサ上にもシリサイド膜が成長してしま
い、その結果、ゲート電極とソース・ドレイン領域との
間の短絡不良（ブリッジング）が発生してしまう。
【０００４】図１８は、従来のブリッジング不良を説明
するための半導体装置の断面図である。図１８を参照し
て、以下に、従来の半導体装置のブリッジング不良につ
いて詳細に説明する。従来の半導体装置では、シリコン
基板１０１の素子分離領域にフィールド酸化膜１０２が
形成されている。フィールド酸化膜１０２に囲まれた素
子形成領域には、チャネル領域を挟むように、一対のソ
ース・ドレイン領域１０９が形成されている。チャネル
領域上には、ゲート絶縁膜１０３を介して多結晶シリコ
ン膜からなるゲート電極１０４が形成されている。ゲー
ト電極１０４の両側壁には、サイドウォールスペーサ１
０８が形成されている。
するための半導体装置の断面図である。図１８を参照し
て、以下に、従来の半導体装置のブリッジング不良につ
いて詳細に説明する。従来の半導体装置では、シリコン
基板１０１の素子分離領域にフィールド酸化膜１０２が
形成されている。フィールド酸化膜１０２に囲まれた素
子形成領域には、チャネル領域を挟むように、一対のソ
ース・ドレイン領域１０９が形成されている。チャネル
領域上には、ゲート絶縁膜１０３を介して多結晶シリコ
ン膜からなるゲート電極１０４が形成されている。ゲー
ト電極１０４の両側壁には、サイドウォールスペーサ１
０８が形成されている。
【０００５】このような構造を有する従来の半導体装置
にサリサイドプロセスを適用する場合には、まず、全面
にＴｉ膜１０５を形成する。その後、熱処理を施すこと
によって、ゲート電極１０４の上面と、ソース・ドレイ
ン領域１０９の表面上とに、同時に金属シリサイド膜１
０６を形成する。この場合、熱処理（アニール）温度が
大きすぎると、サイドウォールスペーサ１０８上にも金
属シリサイド膜１０６ａが異常成長し、その結果、ゲー
ト電極１０４とソース・ドレイン領域１０９とが短絡
（ショート）するという不都合が生じる。
にサリサイドプロセスを適用する場合には、まず、全面
にＴｉ膜１０５を形成する。その後、熱処理を施すこと
によって、ゲート電極１０４の上面と、ソース・ドレイ
ン領域１０９の表面上とに、同時に金属シリサイド膜１
０６を形成する。この場合、熱処理（アニール）温度が
大きすぎると、サイドウォールスペーサ１０８上にも金
属シリサイド膜１０６ａが異常成長し、その結果、ゲー
ト電極１０４とソース・ドレイン領域１０９とが短絡
（ショート）するという不都合が生じる。
【０００６】また、上記した場合とは逆に、熱処理（ア
ニール）温度が小さすぎると、十分なシリサイド膜の成
長が無く、サリサイドプロセスによる低抵抗化が十分に
達成できないという不都合が生じる。
ニール）温度が小さすぎると、十分なシリサイド膜の成
長が無く、サリサイドプロセスによる低抵抗化が十分に
達成できないという不都合が生じる。
【０００７】このように、従来のサリサイドプロセスで
は、熱処理条件の設定条件の範囲が狭く、そのため、プ
ロセス的な許容度（プロセスマージン）が小さいという
問題点があった。
は、熱処理条件の設定条件の範囲が狭く、そのため、プ
ロセス的な許容度（プロセスマージン）が小さいという
問題点があった。
【０００８】なお、サリサイドプロセスによる低抵抗化
が十分に達成できないという不都合に対処する技術とし
て、従来、ゲート電極に十分なシリサイド膜を供給する
方法が、特開平１０−６５１７１号において提案されて
いる。この提案された技術では、ゲート電極をポリシリ
コン層と第１Ｔｉシリサイド層との２層によって形成す
るとともに、そのようなゲート電極上とソース・ドレイ
ン領域上とに第２Ｔｉシリサイド層を形成する。これに
より、ゲート電極のシリサイド層は、第１および第２Ｔ
ｉシリサイド層によって厚く形成され、通常のサリサイ
ドプロセスに比べてゲート電極に十分なシリサイド膜を
形成することが可能となる。
が十分に達成できないという不都合に対処する技術とし
て、従来、ゲート電極に十分なシリサイド膜を供給する
方法が、特開平１０−６５１７１号において提案されて
いる。この提案された技術では、ゲート電極をポリシリ
コン層と第１Ｔｉシリサイド層との２層によって形成す
るとともに、そのようなゲート電極上とソース・ドレイ
ン領域上とに第２Ｔｉシリサイド層を形成する。これに
より、ゲート電極のシリサイド層は、第１および第２Ｔ
ｉシリサイド層によって厚く形成され、通常のサリサイ
ドプロセスに比べてゲート電極に十分なシリサイド膜を
形成することが可能となる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
提案された技術においても、第２Ｔｉシリサイド層の形
成時にゲート電極とソース・ドレイン領域との間でブリ
ッジング不良が発生する場合があり、ブリッジング不良
を解決するのは困難であった。このため、従来では、短
絡不良（ブリッジング不良）を常に注意する必要がある
ので、プロセスマージン（プロセス的な許容度）が小さ
くなるという問題点があった。
提案された技術においても、第２Ｔｉシリサイド層の形
成時にゲート電極とソース・ドレイン領域との間でブリ
ッジング不良が発生する場合があり、ブリッジング不良
を解決するのは困難であった。このため、従来では、短
絡不良（ブリッジング不良）を常に注意する必要がある
ので、プロセスマージン（プロセス的な許容度）が小さ
くなるという問題点があった。
【００１０】また、サリサイドプロセスを採用した場合
に、図１９に示すように、全面を覆う層間絶縁膜１１３
にコンタクトホール１１３ａおよび１１３ｂをエッチン
グにより形成する際、ソース・ドレイン領域１０９上
と、ゲート電極１０４上との層間絶縁膜１１３の膜厚の
違いによって、ゲート電極１０４上の金属シリサイド膜
１０６中でエッチングが停止しない場合がある。
に、図１９に示すように、全面を覆う層間絶縁膜１１３
にコンタクトホール１１３ａおよび１１３ｂをエッチン
グにより形成する際、ソース・ドレイン領域１０９上
と、ゲート電極１０４上との層間絶縁膜１１３の膜厚の
違いによって、ゲート電極１０４上の金属シリサイド膜
１０６中でエッチングが停止しない場合がある。
【００１１】このような場合には、コンタクトホール１
１３ｂが金属シリサイド膜１０６を突き抜けてゲート電
極１０４にまで達し、最悪の場合には、ゲート絶縁膜１
０３にまで達する。この場合、ゲート絶縁膜１０３がダ
メージを受け、それにより、ゲート電極の特性が劣化す
るという問題点があった。また、コンタクトホール１１
３ｂが金属シリサイド膜１０６を突き抜けてゲート電極
１０４にまで達する場合、上層配線は、金属シリサイド
膜１０６の側面とのみ接触することになるので、上層配
線と金属シリサイド膜１０６とのコンタクト面積が減少
する。このため、コンタクト特性が劣化するという問題
点もあった。
１３ｂが金属シリサイド膜１０６を突き抜けてゲート電
極１０４にまで達し、最悪の場合には、ゲート絶縁膜１
０３にまで達する。この場合、ゲート絶縁膜１０３がダ
メージを受け、それにより、ゲート電極の特性が劣化す
るという問題点があった。また、コンタクトホール１１
３ｂが金属シリサイド膜１０６を突き抜けてゲート電極
１０４にまで達する場合、上層配線は、金属シリサイド
膜１０６の側面とのみ接触することになるので、上層配
線と金属シリサイド膜１０６とのコンタクト面積が減少
する。このため、コンタクト特性が劣化するという問題
点もあった。
【００１２】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の一つの目的は、
ゲート電極と不純物領域との短絡不良を有効に防止する
とともに、ゲート電極と不純物領域とをより低抵抗化す
ることが可能な半導体装置を提供することである。
ためになされたものであり、この発明の一つの目的は、
ゲート電極と不純物領域との短絡不良を有効に防止する
とともに、ゲート電極と不純物領域とをより低抵抗化す
ることが可能な半導体装置を提供することである。
【００１３】この発明のもう一つの目的は、上記の半導
体装置において、ゲート電極上のコンタクトホールの突
き抜けを防止することである。
体装置において、ゲート電極上のコンタクトホールの突
き抜けを防止することである。
【００１４】この発明のもう一つの目的は、プロセス的
な許容度を増加させて低抵抗な化合物層を容易に形成す
ることが可能な半導体装置の製造方法を提供することで
ある。
な許容度を増加させて低抵抗な化合物層を容易に形成す
ることが可能な半導体装置の製造方法を提供することで
ある。
【００１５】
【課題を解決するための手段】請求項１による半導体装
置は、一対の不純物領域と、第１ゲート膜と、第２ゲー
ト膜と、第２化合物層と、反応防止膜とを備えている。
一対の不純物領域は、半導体基板の主表面にチャネル領
域を挟むように所定の間隔を隔てて形成されている。第
１ゲート膜は、チャネル領域上にゲート絶縁膜を介して
形成されている。 第２ゲート膜は、第１ゲート膜上に
形成されており、第１化合物層からなる。第２化合物層
は、不純物領域の表面上に形成されている。反応防止膜
は、第２ゲート膜上に形成されており、第１化合物層と
第２化合物層とが反応するのを防止するためのものであ
る。なお、本発明の半導体基板は、通常の半導体基板の
みならず、半導体薄膜なども含む広い概念である。
置は、一対の不純物領域と、第１ゲート膜と、第２ゲー
ト膜と、第２化合物層と、反応防止膜とを備えている。
一対の不純物領域は、半導体基板の主表面にチャネル領
域を挟むように所定の間隔を隔てて形成されている。第
１ゲート膜は、チャネル領域上にゲート絶縁膜を介して
形成されている。 第２ゲート膜は、第１ゲート膜上に
形成されており、第１化合物層からなる。第２化合物層
は、不純物領域の表面上に形成されている。反応防止膜
は、第２ゲート膜上に形成されており、第１化合物層と
第２化合物層とが反応するのを防止するためのものであ
る。なお、本発明の半導体基板は、通常の半導体基板の
みならず、半導体薄膜なども含む広い概念である。
【００１６】請求項１による半導体装置では、上記のよ
うに、第１化合物層と第２化合物層との反応を防止する
ための反応防止膜を設けることによって、第１および第
２化合物層の形成時に第１化合物層と第２化合物層とが
反応することなく独立して形成されるので、第１化合物
層と第２化合物層とが接続されるのが防止される。これ
により、ゲート電極と不純物領域との短絡不良を有効に
防止することができる。また、第１および第２化合物層
の形成時に第１化合物層と第２化合物層とが互いに反応
することなく独立して形成されるので、プロセス的な許
容度が増加される。これにより、従来に比べてより低抵
抗な第１および第２化合物層を容易に形成することがで
き、その結果、ゲート電極と不純物領域とをより低抵抗
化することができる。それにより、デバイスの高速化を
図ることができる。
うに、第１化合物層と第２化合物層との反応を防止する
ための反応防止膜を設けることによって、第１および第
２化合物層の形成時に第１化合物層と第２化合物層とが
反応することなく独立して形成されるので、第１化合物
層と第２化合物層とが接続されるのが防止される。これ
により、ゲート電極と不純物領域との短絡不良を有効に
防止することができる。また、第１および第２化合物層
の形成時に第１化合物層と第２化合物層とが互いに反応
することなく独立して形成されるので、プロセス的な許
容度が増加される。これにより、従来に比べてより低抵
抗な第１および第２化合物層を容易に形成することがで
き、その結果、ゲート電極と不純物領域とをより低抵抗
化することができる。それにより、デバイスの高速化を
図ることができる。
【００１７】請求項２による半導体装置は、請求項１の
構成において、反応防止膜は、低抵抗金属、高融点金
属、および、高融点金属化合物からなるグループより選
択される１つの材料からなる導電性膜を含む。請求項２
では、このような導電性膜により反応防止膜を形成する
ことによって、反応防止膜がゲート電極の並列抵抗とし
て働くので、ゲート電極をより低抵抗化することができ
る。その結果、デバイスの高速化をさらに促進すること
ができる。
構成において、反応防止膜は、低抵抗金属、高融点金
属、および、高融点金属化合物からなるグループより選
択される１つの材料からなる導電性膜を含む。請求項２
では、このような導電性膜により反応防止膜を形成する
ことによって、反応防止膜がゲート電極の並列抵抗とし
て働くので、ゲート電極をより低抵抗化することができ
る。その結果、デバイスの高速化をさらに促進すること
ができる。
【００１８】請求項３による半導体装置は、請求項１の
構成において、第２ゲート膜および第２化合物層を覆う
ように形成された層間絶縁膜をさらに備え、反応防止膜
は、層間絶縁膜に対してエッチング選択比の高い材料を
含む。請求項３では、このように、シリコン酸化膜など
の層間絶縁膜材料に対して選択比の高い材料により反応
防止膜を形成することにより、層間絶縁膜にコンタクト
ホールを形成する際のエッチング時のエッチングストッ
パー膜としてその反応防止膜を用いることができる。こ
れにより、コンタクトホールが第１化合物層を突き抜け
て第１ゲート膜にまで達するのを有効に防止することが
できる。その結果、コンタクトホールがゲート絶縁膜に
まで達した場合にゲート絶縁膜の損傷に起因して生じる
ゲート電極特性の劣化や、第１化合物層と上層配線との
コンタクト面積の減少などに起因するコンタクト特性の
劣化を防止することができる。
構成において、第２ゲート膜および第２化合物層を覆う
ように形成された層間絶縁膜をさらに備え、反応防止膜
は、層間絶縁膜に対してエッチング選択比の高い材料を
含む。請求項３では、このように、シリコン酸化膜など
の層間絶縁膜材料に対して選択比の高い材料により反応
防止膜を形成することにより、層間絶縁膜にコンタクト
ホールを形成する際のエッチング時のエッチングストッ
パー膜としてその反応防止膜を用いることができる。こ
れにより、コンタクトホールが第１化合物層を突き抜け
て第１ゲート膜にまで達するのを有効に防止することが
できる。その結果、コンタクトホールがゲート絶縁膜に
まで達した場合にゲート絶縁膜の損傷に起因して生じる
ゲート電極特性の劣化や、第１化合物層と上層配線との
コンタクト面積の減少などに起因するコンタクト特性の
劣化を防止することができる。
【００１９】請求項４による半導体装置は、請求項３の
構成において、反応防止膜は、窒素化合物、Ｓｉ酸化物
以外の酸化物、高融点金属、および、高融点金属化合物
からなるグループより選択される１つの材料からなる膜
を含む。請求項４では、上記のような材料により反応防
止膜を形成することによって、シリコン酸化膜などから
なる層間絶縁膜に対してエッチング選択比の高い反応防
止膜を容易に形成することができる。
構成において、反応防止膜は、窒素化合物、Ｓｉ酸化物
以外の酸化物、高融点金属、および、高融点金属化合物
からなるグループより選択される１つの材料からなる膜
を含む。請求項４では、上記のような材料により反応防
止膜を形成することによって、シリコン酸化膜などから
なる層間絶縁膜に対してエッチング選択比の高い反応防
止膜を容易に形成することができる。
【００２０】請求項５による半導体装置は、請求項１の
構成において、反応防止膜は、高融点Ｓｉ化合物、高融
点金属、および、高融点金属化合物からなるグループよ
り選択される１つの材料からなる膜を含む。請求項４で
は、このように耐薬品性および耐熱性の高い材料により
反応防止膜を形成することにより、たとえば、層間絶縁
膜を形成する前の洗浄工程において、高温のアンモニア
および過酸化水素水の混合液などによる処理を行う際
に、ゲート電極がその液に晒されるのをその反応防止膜
により防止することができる。また、耐熱性の高い反応
防止膜によって、その反応防止膜下の第１化合物層が熱
により変形するのを有効に防止することができる。
構成において、反応防止膜は、高融点Ｓｉ化合物、高融
点金属、および、高融点金属化合物からなるグループよ
り選択される１つの材料からなる膜を含む。請求項４で
は、このように耐薬品性および耐熱性の高い材料により
反応防止膜を形成することにより、たとえば、層間絶縁
膜を形成する前の洗浄工程において、高温のアンモニア
および過酸化水素水の混合液などによる処理を行う際
に、ゲート電極がその液に晒されるのをその反応防止膜
により防止することができる。また、耐熱性の高い反応
防止膜によって、その反応防止膜下の第１化合物層が熱
により変形するのを有効に防止することができる。
【００２１】請求項６による半導体装置は、一対の不純
物領域と、単一層からなるゲート電極と、第１化合物層
と、第２化合物層と、単一層からなる側壁絶縁膜とを備
えている。一対の不純物領域は、半導体基板の主表面に
チャネル領域を挟むように所定の間隔を隔てて形成され
ている。ゲート電極は、チャネル領域上にゲート絶縁膜
を介して形成されている。第１化合物層は、ゲート電極
上に形成されている。第２化合物層は、不純物領域の表
面上に形成されている。側壁絶縁膜は、ゲート電極の側
面に形成され、その表面に第１凹部を有する。
物領域と、単一層からなるゲート電極と、第１化合物層
と、第２化合物層と、単一層からなる側壁絶縁膜とを備
えている。一対の不純物領域は、半導体基板の主表面に
チャネル領域を挟むように所定の間隔を隔てて形成され
ている。ゲート電極は、チャネル領域上にゲート絶縁膜
を介して形成されている。第１化合物層は、ゲート電極
上に形成されている。第２化合物層は、不純物領域の表
面上に形成されている。側壁絶縁膜は、ゲート電極の側
面に形成され、その表面に第１凹部を有する。
【００２２】請求項６では、上記のように、単一層から
なるゲート電極の側面に第１凹部を有する単一層の側壁
絶縁膜を設けることによって、第１化合物層および第２
化合物層を形成するための導電膜を形成する際に、その
第１凹部で導電膜が自己整合的に分離される。これによ
り、第１および第２化合物層の形成時に第１化合物層と
第２化合物層との間の固層拡散経路が遮断されるので、
第１化合物層と第２化合物層とが接続されるのを防止す
ることができる。その結果、ゲート電極と不純物領域と
の短絡不良を有効に防止することができる。また、第１
および第２化合物層の形成時に第１化合物層と第２化合
物層との間の固層拡散経路が遮断されているので、プロ
セス的な許容度が増加される。これにより、従来に比べ
てより低抵抗な第１および第２化合物層を容易に形成す
ることができ、その結果、ゲート電極と不純物領域とを
より低抵抗化することができる。それにより、デバイス
の高速化を図ることができる。さらに、単一層からなる
ゲート電極の側面に第１凹部を有する単一層の側壁絶縁
膜を設けることにより、簡単な構造で上記の効果を達成
することができる。
なるゲート電極の側面に第１凹部を有する単一層の側壁
絶縁膜を設けることによって、第１化合物層および第２
化合物層を形成するための導電膜を形成する際に、その
第１凹部で導電膜が自己整合的に分離される。これによ
り、第１および第２化合物層の形成時に第１化合物層と
第２化合物層との間の固層拡散経路が遮断されるので、
第１化合物層と第２化合物層とが接続されるのを防止す
ることができる。その結果、ゲート電極と不純物領域と
の短絡不良を有効に防止することができる。また、第１
および第２化合物層の形成時に第１化合物層と第２化合
物層との間の固層拡散経路が遮断されているので、プロ
セス的な許容度が増加される。これにより、従来に比べ
てより低抵抗な第１および第２化合物層を容易に形成す
ることができ、その結果、ゲート電極と不純物領域とを
より低抵抗化することができる。それにより、デバイス
の高速化を図ることができる。さらに、単一層からなる
ゲート電極の側面に第１凹部を有する単一層の側壁絶縁
膜を設けることにより、簡単な構造で上記の効果を達成
することができる。
【００２３】請求項７による半導体装置は、請求項６の
構成において、第１凹部は、側壁絶縁膜の表面から側方
に窪むように形成されている。請求項７では、このよう
に第１凹部を形成することによって、第１化合物層およ
び第２化合物層を形成するための導電膜を形成する際
に、その第１凹部でその導電膜を容易に分離することが
できる。
構成において、第１凹部は、側壁絶縁膜の表面から側方
に窪むように形成されている。請求項７では、このよう
に第１凹部を形成することによって、第１化合物層およ
び第２化合物層を形成するための導電膜を形成する際
に、その第１凹部でその導電膜を容易に分離することが
できる。
【００２４】請求項８による半導体装置は、請求項６ま
たは７の構成において、側壁絶縁膜は円弧状の表面を含
み、その側壁絶縁膜の円弧状の表面上には、側壁絶縁膜
とはエッチング速度が異なる材料からなる絶縁膜が形成
されている。請求項８では、このように構成することに
よって、その絶縁膜をマスクとして側壁絶縁膜をエッチ
ングすることにより側壁絶縁膜の表面の一部を窪ませる
加工が可能となり、その結果、第１凹部を容易に形成す
ることができる。
たは７の構成において、側壁絶縁膜は円弧状の表面を含
み、その側壁絶縁膜の円弧状の表面上には、側壁絶縁膜
とはエッチング速度が異なる材料からなる絶縁膜が形成
されている。請求項８では、このように構成することに
よって、その絶縁膜をマスクとして側壁絶縁膜をエッチ
ングすることにより側壁絶縁膜の表面の一部を窪ませる
加工が可能となり、その結果、第１凹部を容易に形成す
ることができる。
【００２５】請求項９による半導体装置は、請求項６〜
８のいずれかの構成において、側璧絶縁膜は、側璧絶縁
膜とゲート電極との境界領域の上部に形成された第２凹
部を含み、第１凹部は、第２凹部と所定の間隔を隔てて
形成されている。請求項９では、このように、側璧絶縁
膜とゲート電極との境界領域の上部に第２凹部を設ける
ことによって、ゲート電極の側面上部が露出された形状
になる。これにより、ゲート電極との反応により形成さ
れる第１化合物層がゲート電極の側面部分にも形成され
るので、ゲート電極をより低抵抗化することができる。
８のいずれかの構成において、側璧絶縁膜は、側璧絶縁
膜とゲート電極との境界領域の上部に形成された第２凹
部を含み、第１凹部は、第２凹部と所定の間隔を隔てて
形成されている。請求項９では、このように、側璧絶縁
膜とゲート電極との境界領域の上部に第２凹部を設ける
ことによって、ゲート電極の側面上部が露出された形状
になる。これにより、ゲート電極との反応により形成さ
れる第１化合物層がゲート電極の側面部分にも形成され
るので、ゲート電極をより低抵抗化することができる。
【００２６】請求項１０による半導体装置の製造方法
は、半導体基板の主表面のチャネル領域上にゲート絶縁
膜を介して第１導電膜を形成する工程と、第１導電膜上
に第２導電膜を形成する工程と、第２導電膜上に反応防
止膜を形成する工程と、第１導電膜と第２導電膜とに対
して第１処理を施すことによって、第１導電膜と第２導
電膜とを反応させて第１化合物層を形成する工程と、チ
ャネル領域を挟むように所定の間隔を隔てて一対の不純
物領域を形成する工程と、反応防止膜および不純物領域
を覆うように第３導電膜を形成する工程と、第２処理を
施すことによって、第３導電膜と不純物領域の半導体と
を反応させて第２化合物層を形成するとともに、第２処
理の際に反応防止膜によって第１化合物層と第２化合物
層とが反応するのを防止する工程とを備えている。な
お、本発明の半導体基板は、通常の半導体基板のみなら
ず、半導体薄膜なども含む広い概念である。
は、半導体基板の主表面のチャネル領域上にゲート絶縁
膜を介して第１導電膜を形成する工程と、第１導電膜上
に第２導電膜を形成する工程と、第２導電膜上に反応防
止膜を形成する工程と、第１導電膜と第２導電膜とに対
して第１処理を施すことによって、第１導電膜と第２導
電膜とを反応させて第１化合物層を形成する工程と、チ
ャネル領域を挟むように所定の間隔を隔てて一対の不純
物領域を形成する工程と、反応防止膜および不純物領域
を覆うように第３導電膜を形成する工程と、第２処理を
施すことによって、第３導電膜と不純物領域の半導体と
を反応させて第２化合物層を形成するとともに、第２処
理の際に反応防止膜によって第１化合物層と第２化合物
層とが反応するのを防止する工程とを備えている。な
お、本発明の半導体基板は、通常の半導体基板のみなら
ず、半導体薄膜なども含む広い概念である。
【００２７】請求項１０による半導体装置の製造方法で
は、上記のように、第２処理の際に反射防止膜により第
１化合物層と第２化合物層とが反応するのを防止するこ
とによって、第１化合物層と第２化合物層とが反応する
ことなく独立して形成されるので、第１化合物層と第２
化合物層とが接続されるのが防止される。これにより、
ゲート電極と不純物領域との短絡不良が発生するのを容
易に防止することができる。また、第２化合物層の形成
時に第１化合物層と第２化合物層とが互いに反応するこ
となく独立して形成されるので、プロセス的な許容度が
増加される。これにより、従来に比べてより低抵抗な第
１および第２化合物層を容易に形成することができる。
は、上記のように、第２処理の際に反射防止膜により第
１化合物層と第２化合物層とが反応するのを防止するこ
とによって、第１化合物層と第２化合物層とが反応する
ことなく独立して形成されるので、第１化合物層と第２
化合物層とが接続されるのが防止される。これにより、
ゲート電極と不純物領域との短絡不良が発生するのを容
易に防止することができる。また、第２化合物層の形成
時に第１化合物層と第２化合物層とが互いに反応するこ
となく独立して形成されるので、プロセス的な許容度が
増加される。これにより、従来に比べてより低抵抗な第
１および第２化合物層を容易に形成することができる。
【００２８】請求項１１による半導体装置の製造方法
は、請求項１０の構成において、第１処理は第１の熱処
理を含み、第２処理は第２の熱処理を含み、第１の熱処
理と第２の熱処理とは同時に行われる。請求項１１で
は、このように構成することにより、第１の熱処理と第
２の熱処理とを別々に行う場合に比べて、製造プロセス
を簡略化することができる。
は、請求項１０の構成において、第１処理は第１の熱処
理を含み、第２処理は第２の熱処理を含み、第１の熱処
理と第２の熱処理とは同時に行われる。請求項１１で
は、このように構成することにより、第１の熱処理と第
２の熱処理とを別々に行う場合に比べて、製造プロセス
を簡略化することができる。
【００２９】請求項１２による半導体装置の製造方法
は、半導体基板の主表面のチャネル領域上にゲート絶縁
膜を介して単一層からなる第１導電膜を形成する工程
と、第１導電膜の側面に第１凹部を有する単一層からな
る側壁絶縁膜を形成する工程と、チャネル領域を挟むよ
うに所定の間隔を隔てて一対の不純物領域を形成する工
程と、第１導電膜および不純物領域を覆うように第２導
電膜をスパッタ法により形成する工程と、第１導電膜、
不純物領域および第２導電膜に対して処理を施すことに
よって、第１導電膜と第２導電膜とを反応させて第１化
合物層を形成するとともに、第２導電膜と不純物領域の
半導体とを反応させて第２化合物層を形成する工程とを
備えている。
は、半導体基板の主表面のチャネル領域上にゲート絶縁
膜を介して単一層からなる第１導電膜を形成する工程
と、第１導電膜の側面に第１凹部を有する単一層からな
る側壁絶縁膜を形成する工程と、チャネル領域を挟むよ
うに所定の間隔を隔てて一対の不純物領域を形成する工
程と、第１導電膜および不純物領域を覆うように第２導
電膜をスパッタ法により形成する工程と、第１導電膜、
不純物領域および第２導電膜に対して処理を施すことに
よって、第１導電膜と第２導電膜とを反応させて第１化
合物層を形成するとともに、第２導電膜と不純物領域の
半導体とを反応させて第２化合物層を形成する工程とを
備えている。
【００３０】請求項１２による半導体装置の製造方法で
は、上記のように、第１凹部を有する側壁絶縁膜を形成
した後、第１化合物層および第２化合物層を形成するた
めの第２導電膜をスパッタ法により形成することによっ
て、その第２導電膜を形成する際に、第１凹部でその第
２導電膜が自己整合的に分離される。これにより、第１
および第２化合物層の形成時に第１化合物層と第２化合
物層との間の固層拡散経路が遮断されるので、第１化合
物層と第２化合物層とが接続されるのを防止することが
できる。その結果、ゲート電極（第１導電膜）と不純物
領域との短絡不良を有効に防止することができる。ま
た、第１および第２化合物層の形成時に第１化合物層と
第２化合物層との間の固層拡散経路が遮断されているの
で、プロセス的な許容度が増加される。これにより、従
来に比べてより低抵抗な第１および第２化合物層を容易
に形成することができ、その結果、ゲート電極と不純物
領域とをより低抵抗化することができる。それにより、
デバイスの高速化を図ることができる。さらに、単一層
の第１導電膜（ゲート電極）の側面に第１凹部を有する
単一層の側壁絶縁膜を設けることにより、複数層の場合
に比べて、より簡単なプロセスで上記の効果を達成する
ことができる。
は、上記のように、第１凹部を有する側壁絶縁膜を形成
した後、第１化合物層および第２化合物層を形成するた
めの第２導電膜をスパッタ法により形成することによっ
て、その第２導電膜を形成する際に、第１凹部でその第
２導電膜が自己整合的に分離される。これにより、第１
および第２化合物層の形成時に第１化合物層と第２化合
物層との間の固層拡散経路が遮断されるので、第１化合
物層と第２化合物層とが接続されるのを防止することが
できる。その結果、ゲート電極（第１導電膜）と不純物
領域との短絡不良を有効に防止することができる。ま
た、第１および第２化合物層の形成時に第１化合物層と
第２化合物層との間の固層拡散経路が遮断されているの
で、プロセス的な許容度が増加される。これにより、従
来に比べてより低抵抗な第１および第２化合物層を容易
に形成することができ、その結果、ゲート電極と不純物
領域とをより低抵抗化することができる。それにより、
デバイスの高速化を図ることができる。さらに、単一層
の第１導電膜（ゲート電極）の側面に第１凹部を有する
単一層の側壁絶縁膜を設けることにより、複数層の場合
に比べて、より簡単なプロセスで上記の効果を達成する
ことができる。
【００３１】請求項１３による半導体装置の製造方法
は、請求項１２の構成において、第１凹部を有する側壁
絶縁膜を形成する工程は、側壁絶縁膜を覆うように側壁
絶縁膜とはエッチング速度が異なる材料からなる絶縁膜
を形成した後、その絶縁膜をエッチバックすることによ
って、側壁絶縁膜の表面の所定部分上のみに絶縁膜を残
余させる工程と、その残余された絶縁膜をマスクとし
て、側壁絶縁膜を等方性エッチングすることによって、
第１凹部を形成する工程とを含む。請求項１３では、上
記のように、側壁絶縁膜の表面の所定部分上のみに残余
された絶縁膜をマスクとして、側壁絶縁膜を等方性エッ
チングすることによって、容易に第１凹部を形成するこ
とができる。
は、請求項１２の構成において、第１凹部を有する側壁
絶縁膜を形成する工程は、側壁絶縁膜を覆うように側壁
絶縁膜とはエッチング速度が異なる材料からなる絶縁膜
を形成した後、その絶縁膜をエッチバックすることによ
って、側壁絶縁膜の表面の所定部分上のみに絶縁膜を残
余させる工程と、その残余された絶縁膜をマスクとし
て、側壁絶縁膜を等方性エッチングすることによって、
第１凹部を形成する工程とを含む。請求項１３では、上
記のように、側壁絶縁膜の表面の所定部分上のみに残余
された絶縁膜をマスクとして、側壁絶縁膜を等方性エッ
チングすることによって、容易に第１凹部を形成するこ
とができる。
【００３２】請求項１４による半導体装置の製造方法
は、請求項１３の構成において、残余された絶縁膜をマ
スクとして、側壁絶縁膜を等方性エッチングすることに
よって、第１凹部に加えて、側璧絶縁膜とゲート電極と
の境界領域の上部に第２凹部を同時に形成する工程を含
む。請求項１４では、このように、側璧絶縁膜とゲート
電極との境界領域の上部に第２凹部を形成することによ
って、ゲート電極の側面上部が露出された形状になる。
これにより、ゲート電極との反応により形成される第１
化合物層がゲート電極の側面部分にも形成されるので、
ゲート電極をより低抵抗化することができる。また、第
２凹部を第１凹部と同時に形成することによって、第２
凹部を新たに設けたとしても、製造プロセスが複雑化す
ることもない。請求項１５による半導体装置の製造方法
は、請求項１２の構成において、第１凹部を有する側壁
絶縁膜を形成する工程は、側壁絶縁膜の所定部分を露出
させたレジスト膜を形成する工程と、そのレジスト膜を
マスクとして側壁絶縁膜を等方性エッチングすることに
よって、第１凹部を形成する工程とを含む。請求項１５
では、このようにレジスト膜と等方性エッチングとを用
いることによって、容易に第１凹部を側壁絶縁膜の表面
から側方に窪むように形成することができる。
は、請求項１３の構成において、残余された絶縁膜をマ
スクとして、側壁絶縁膜を等方性エッチングすることに
よって、第１凹部に加えて、側璧絶縁膜とゲート電極と
の境界領域の上部に第２凹部を同時に形成する工程を含
む。請求項１４では、このように、側璧絶縁膜とゲート
電極との境界領域の上部に第２凹部を形成することによ
って、ゲート電極の側面上部が露出された形状になる。
これにより、ゲート電極との反応により形成される第１
化合物層がゲート電極の側面部分にも形成されるので、
ゲート電極をより低抵抗化することができる。また、第
２凹部を第１凹部と同時に形成することによって、第２
凹部を新たに設けたとしても、製造プロセスが複雑化す
ることもない。請求項１５による半導体装置の製造方法
は、請求項１２の構成において、第１凹部を有する側壁
絶縁膜を形成する工程は、側壁絶縁膜の所定部分を露出
させたレジスト膜を形成する工程と、そのレジスト膜を
マスクとして側壁絶縁膜を等方性エッチングすることに
よって、第１凹部を形成する工程とを含む。請求項１５
では、このようにレジスト膜と等方性エッチングとを用
いることによって、容易に第１凹部を側壁絶縁膜の表面
から側方に窪むように形成することができる。
【００３３】
【発明の実施の形態】以下、本発明を具体化した実施形
態を図面に基づいて説明する。
態を図面に基づいて説明する。
【００３４】（第１実施形態）図１は、本発明の第１実
施形態による半導体装置を説明するための断面図であ
る。図１を参照して、以下、第１実施形態による半導体
装置について説明する。
施形態による半導体装置を説明するための断面図であ
る。図１を参照して、以下、第１実施形態による半導体
装置について説明する。
【００３５】この第１実施形態による半導体装置では、
シリコン基板１の主表面の素子分離領域にフィールド酸
化膜２が形成されている。フィールド酸化膜２によって
囲まれた素子形成領域には、チャネル領域を挟むように
所定の間隔を隔てて一対のソース・ドレイン領域９が形
成されている。チャネル領域上には、ゲート酸化膜３を
介して第１ゲート膜４が形成されている。この第１ゲー
ト膜４は、約１８０ｎｍの膜厚を有する多結晶シリコン
膜からなる。なお、ソース・ドレイン領域９は、本発明
の「不純物領域」を構成し、ゲート酸化膜３は、本発明
の「ゲート絶縁膜」を構成する。
シリコン基板１の主表面の素子分離領域にフィールド酸
化膜２が形成されている。フィールド酸化膜２によって
囲まれた素子形成領域には、チャネル領域を挟むように
所定の間隔を隔てて一対のソース・ドレイン領域９が形
成されている。チャネル領域上には、ゲート酸化膜３を
介して第１ゲート膜４が形成されている。この第１ゲー
ト膜４は、約１８０ｎｍの膜厚を有する多結晶シリコン
膜からなる。なお、ソース・ドレイン領域９は、本発明
の「不純物領域」を構成し、ゲート酸化膜３は、本発明
の「ゲート絶縁膜」を構成する。
【００３６】第１ゲート膜４上には、約６０ｎｍの膜厚
の第１Ｔｉシリサイド膜１０からなる第２ゲート膜が形
成されている。なお、第１Ｔｉシリサイド膜１０は、本
発明の「第１化合物層」を構成する。第２ゲート膜の上
には、約３０ｎｍの膜厚を有するＴｉＮ膜からなる反応
防止膜６が形成されている。この第１ゲート膜４、第２
ゲート膜および反応防止膜６によって、ゲート電極が構
成される。ゲート電極の両側壁には、サイドウォールス
ペーサ８が形成されている。また、一対のソース・ドレ
イン領域９の表面上には、第２Ｔｉシリサイド膜１２が
形成されている。この第２Ｔｉシリサイド膜１２は、本
発明の「第２化合物層」を構成する。
の第１Ｔｉシリサイド膜１０からなる第２ゲート膜が形
成されている。なお、第１Ｔｉシリサイド膜１０は、本
発明の「第１化合物層」を構成する。第２ゲート膜の上
には、約３０ｎｍの膜厚を有するＴｉＮ膜からなる反応
防止膜６が形成されている。この第１ゲート膜４、第２
ゲート膜および反応防止膜６によって、ゲート電極が構
成される。ゲート電極の両側壁には、サイドウォールス
ペーサ８が形成されている。また、一対のソース・ドレ
イン領域９の表面上には、第２Ｔｉシリサイド膜１２が
形成されている。この第２Ｔｉシリサイド膜１２は、本
発明の「第２化合物層」を構成する。
【００３７】上記した反応防止膜６は、後述する製造プ
ロセスにおいて、第２Ｔｉシリサイド膜１２を形成する
際に、第１Ｔｉシリサイド膜１０と第２Ｔｉシリサイド
膜１２とが反応するのを防止する機能を有する膜であ
る。そのような機能を有する膜の一例として、第１実施
形態では、反応防止膜６をＴｉＮ膜によって形成してい
る。
ロセスにおいて、第２Ｔｉシリサイド膜１２を形成する
際に、第１Ｔｉシリサイド膜１０と第２Ｔｉシリサイド
膜１２とが反応するのを防止する機能を有する膜であ
る。そのような機能を有する膜の一例として、第１実施
形態では、反応防止膜６をＴｉＮ膜によって形成してい
る。
【００３８】第１実施形態では、上記のように、第１Ｔ
ｉシリサイド膜１０からなる第２ゲート膜上にＴｉＮ膜
からなる反応防止膜６を形成することによって、ソース
・ドレイン領域９の表面上に第２Ｔｉシリサイド膜１２
を形成する際に、第１Ｔｉシリサイド膜１０と第２Ｔｉ
シリサイド膜１２とが反応するのを有効に防止すること
ができる。また、反応防止膜６を構成するＴｉＮ膜は、
導電性膜であるので、そのＴｉＮ膜がゲート電極の並列
抵抗として働く。これにより、ゲート電極の抵抗をより
低減することができ、その結果、トランジスタをより高
速化することができる。
ｉシリサイド膜１０からなる第２ゲート膜上にＴｉＮ膜
からなる反応防止膜６を形成することによって、ソース
・ドレイン領域９の表面上に第２Ｔｉシリサイド膜１２
を形成する際に、第１Ｔｉシリサイド膜１０と第２Ｔｉ
シリサイド膜１２とが反応するのを有効に防止すること
ができる。また、反応防止膜６を構成するＴｉＮ膜は、
導電性膜であるので、そのＴｉＮ膜がゲート電極の並列
抵抗として働く。これにより、ゲート電極の抵抗をより
低減することができ、その結果、トランジスタをより高
速化することができる。
【００３９】図２〜図６は、本発明の第１実施形態によ
る半導体装置の製造プロセスを説明するための断面図で
ある。図２〜図６を参照して、以下に第１実施形態によ
る半導体装置の製造プロセスについて説明する。
る半導体装置の製造プロセスを説明するための断面図で
ある。図２〜図６を参照して、以下に第１実施形態によ
る半導体装置の製造プロセスについて説明する。
【００４０】まず、図２に示すように、シリコン基板１
の主表面上の素子分離領域に、ＬＯＣＯＳ（Local Oxid
ation of Silicon）法を用いて、フィールド酸化膜２を
形成する。フィールド酸化膜２によって囲まれた素子形
成領域上にゲート酸化膜３を形成する。ゲート酸化膜３
上に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Depo
sition）法を用いて、多結晶シリコン膜からなる第１ゲ
ート膜４を約１８０ｎｍの膜厚で形成する。第１ゲート
膜４上に自然に形成された自然酸化膜を除去した後、第
１ゲート膜４上に、スパッタ法を用いて、第１Ｔｉ膜５
を約３５ｎｍの膜厚で形成する。第１Ｔｉ膜５上に、ス
パッタ法を用いて、ＴｉＮ膜からなる反応防止膜６を約
３０ｎｍの膜厚で形成する。なお、第１ゲート膜４を構
成する多結晶シリコン膜は、本発明の「第１導電膜」に
相当し、第１Ｔｉ膜５は、本発明の「第２導電膜」に相
当する。
の主表面上の素子分離領域に、ＬＯＣＯＳ（Local Oxid
ation of Silicon）法を用いて、フィールド酸化膜２を
形成する。フィールド酸化膜２によって囲まれた素子形
成領域上にゲート酸化膜３を形成する。ゲート酸化膜３
上に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Depo
sition）法を用いて、多結晶シリコン膜からなる第１ゲ
ート膜４を約１８０ｎｍの膜厚で形成する。第１ゲート
膜４上に自然に形成された自然酸化膜を除去した後、第
１ゲート膜４上に、スパッタ法を用いて、第１Ｔｉ膜５
を約３５ｎｍの膜厚で形成する。第１Ｔｉ膜５上に、ス
パッタ法を用いて、ＴｉＮ膜からなる反応防止膜６を約
３０ｎｍの膜厚で形成する。なお、第１ゲート膜４を構
成する多結晶シリコン膜は、本発明の「第１導電膜」に
相当し、第１Ｔｉ膜５は、本発明の「第２導電膜」に相
当する。
【００４１】次に、ホトリソグラフィー技術とドライエ
ッチング技術とを用いて、第１ゲート膜４、第１Ｔｉ膜
５および反応防止膜６をパターニングすることによっ
て、図３に示すようなゲート電極を形成する。
ッチング技術とを用いて、第１ゲート膜４、第１Ｔｉ膜
５および反応防止膜６をパターニングすることによっ
て、図３に示すようなゲート電極を形成する。
【００４２】次に、図４に示すように、ゲート電極をマ
スクとして不純物をイオン注入することにより、低濃度
不純物領域を形成した後、ゲート電極の側壁にサイドウ
ォールスペーサ８を形成する。そのサイドウォールスペ
ーサ８およびゲート電極をマスクとして、再度不純物を
イオン注入することにより、高濃度不純物領域を形成す
る。この低濃度不純物領域と高濃度不純物領域とによっ
て、ＬＤＤ（LightlyDoped Drain）構造のソース・ドレ
イン領域９が形成される。なお、サイドウォールスペー
サ８は、全面に絶縁膜を堆積した後、エッチバックする
ことによって、ゲート電極の両側面に形成される。
スクとして不純物をイオン注入することにより、低濃度
不純物領域を形成した後、ゲート電極の側壁にサイドウ
ォールスペーサ８を形成する。そのサイドウォールスペ
ーサ８およびゲート電極をマスクとして、再度不純物を
イオン注入することにより、高濃度不純物領域を形成す
る。この低濃度不純物領域と高濃度不純物領域とによっ
て、ＬＤＤ（LightlyDoped Drain）構造のソース・ドレ
イン領域９が形成される。なお、サイドウォールスペー
サ８は、全面に絶縁膜を堆積した後、エッチバックする
ことによって、ゲート電極の両側面に形成される。
【００４３】ソース・ドレイン領域９の不純物を活性化
するためにＲＴＡ（Rapid ThermalAnnealing）による熱
処理を、約１０００℃、約１０秒の条件下で行う。この
熱処理によって、第１ゲート膜４を構成する多結晶シリ
コン膜と、第１Ｔｉ膜５との間にシリサイド反応が起こ
り、それにより、第１Ｔｉシリサイド膜１０が形成され
る。このシリサイド反応により形成される第１Ｔｉシリ
サイド膜１０の膜厚は、６０ｎｍ程度である。また、こ
の高温の熱処理により、第１Ｔｉシリサイド膜１０は低
抵抗なシリサイド膜に変化される。なお、この熱処理
は、本発明の「第１処理」に相当する。
するためにＲＴＡ（Rapid ThermalAnnealing）による熱
処理を、約１０００℃、約１０秒の条件下で行う。この
熱処理によって、第１ゲート膜４を構成する多結晶シリ
コン膜と、第１Ｔｉ膜５との間にシリサイド反応が起こ
り、それにより、第１Ｔｉシリサイド膜１０が形成され
る。このシリサイド反応により形成される第１Ｔｉシリ
サイド膜１０の膜厚は、６０ｎｍ程度である。また、こ
の高温の熱処理により、第１Ｔｉシリサイド膜１０は低
抵抗なシリサイド膜に変化される。なお、この熱処理
は、本発明の「第１処理」に相当する。
【００４４】ここで、この第１Ｔｉシリサイド膜１０の
形成時には、第１Ｔｉ膜５の表面がＴｉＮ膜６によって
覆われているので、第１Ｔｉ膜５の表面が従来のサリサ
イドプロセスのように雰囲気ガス（例えば窒素）に曝さ
れることがない。それにより、第１Ｔｉ膜５の一部が雰
囲気ガスと反応してＴｉＮの生成に消費されることもな
い。その結果、第１Ｔｉ膜５の全ての部分が、シリサイ
ド反応に消費されて第１シリサイド膜１０になるので、
従来のサリサイドプロセスに比べて、第１シリサイド膜
１０の厚みを厚くすることができる。これにより、ゲー
ト電極の抵抗をより低減することができる。
形成時には、第１Ｔｉ膜５の表面がＴｉＮ膜６によって
覆われているので、第１Ｔｉ膜５の表面が従来のサリサ
イドプロセスのように雰囲気ガス（例えば窒素）に曝さ
れることがない。それにより、第１Ｔｉ膜５の一部が雰
囲気ガスと反応してＴｉＮの生成に消費されることもな
い。その結果、第１Ｔｉ膜５の全ての部分が、シリサイ
ド反応に消費されて第１シリサイド膜１０になるので、
従来のサリサイドプロセスに比べて、第１シリサイド膜
１０の厚みを厚くすることができる。これにより、ゲー
ト電極の抵抗をより低減することができる。
【００４５】次に、図５に示すように、ソース・ドレイ
ン領域９上に形成された自然酸化膜を除去した後、スパ
ッタ法を用いて、全面に第２Ｔｉ膜１１を３０ｎｍ程度
の膜厚で形成する。この第２Ｔｉ膜１１は、本発明の
「第３導電膜」を構成する。
ン領域９上に形成された自然酸化膜を除去した後、スパ
ッタ法を用いて、全面に第２Ｔｉ膜１１を３０ｎｍ程度
の膜厚で形成する。この第２Ｔｉ膜１１は、本発明の
「第３導電膜」を構成する。
【００４６】次に、図６に示すように、通常のサリサイ
ドプロセスと同様に、第１ＲＴＡ処理を行うことによ
り、ソース・ドレイン領域９のシリコンと第２Ｔｉ膜１
１のＴｉとの間でシリサイド反応が起こるので、ソース
・ドレイン領域９上に、第２Ｔｉシリサイド膜１２が形
成される。ここで、一般のサリサイドプロセスでは、ブ
リッジング不良を抑制するために、例えば、第２Ｔｉ膜
１１の膜厚は４０ｎｍ程度以下、第１ＲＴＡ処理のアニ
ール温度は７００℃程度以下といった制約がある。
ドプロセスと同様に、第１ＲＴＡ処理を行うことによ
り、ソース・ドレイン領域９のシリコンと第２Ｔｉ膜１
１のＴｉとの間でシリサイド反応が起こるので、ソース
・ドレイン領域９上に、第２Ｔｉシリサイド膜１２が形
成される。ここで、一般のサリサイドプロセスでは、ブ
リッジング不良を抑制するために、例えば、第２Ｔｉ膜
１１の膜厚は４０ｎｍ程度以下、第１ＲＴＡ処理のアニ
ール温度は７００℃程度以下といった制約がある。
【００４７】これに対して、第１実施形態による製造プ
ロセスでは、第１Ｔｉシリサイド膜１０の表面がＴｉＮ
膜からなる反応防止膜６により覆われているため、ゲー
ト電極側からのシリサイド膜の異常成長（図１８参照）
は発生しない。これにより、ゲート電極とソース・ドレ
イン領域９との間の短絡不良（ブリッジング）が起こる
ことがないので、第２Ｔｉ膜１１の膜厚を厚くすること
ができるとともに、第１ＲＴＡ処理を高温化および長時
間化することができる。たとえば、第１実施形態では、
第１ＲＴＡ処理を約７００℃〜約７５０℃、約１０秒〜
約６０秒と高温化および長時間化することができる。
ロセスでは、第１Ｔｉシリサイド膜１０の表面がＴｉＮ
膜からなる反応防止膜６により覆われているため、ゲー
ト電極側からのシリサイド膜の異常成長（図１８参照）
は発生しない。これにより、ゲート電極とソース・ドレ
イン領域９との間の短絡不良（ブリッジング）が起こる
ことがないので、第２Ｔｉ膜１１の膜厚を厚くすること
ができるとともに、第１ＲＴＡ処理を高温化および長時
間化することができる。たとえば、第１実施形態では、
第１ＲＴＡ処理を約７００℃〜約７５０℃、約１０秒〜
約６０秒と高温化および長時間化することができる。
【００４８】第１実施形態による製造方法では、このよ
うに広いプロセスマージンを確保することができるの
で、従来のサリサイドプロセスよりも低抵抗の第２シリ
サイド膜１２を得ることができる。これにより、ソース
・ドレイン領域９の抵抗をより低減することができる。
なお、この第１ＲＴＡ処理が本発明の「第２処理」に相
当する。
うに広いプロセスマージンを確保することができるの
で、従来のサリサイドプロセスよりも低抵抗の第２シリ
サイド膜１２を得ることができる。これにより、ソース
・ドレイン領域９の抵抗をより低減することができる。
なお、この第１ＲＴＡ処理が本発明の「第２処理」に相
当する。
【００４９】最後に、Ｈ2ＳＯ4とＨ2０2とＨ2０との混
合液を用いた処理により、未反応の第２Ｔｉ膜１１と、
第１ＲＴＡ処理中に第２Ｔｉ膜１１の表面に成長したＴ
ｉＮ膜１１ａとを除去する。そして、第２ＲＴＡ処理に
よるアニールを約８５０℃、約３０秒の条件下で行うこ
とにより、第２Ｔｉシリサイド膜１２を低抵抗なシリサ
イド膜に変化させる。これにより、図１に示したような
第１実施形態による半導体装置が完成される。
合液を用いた処理により、未反応の第２Ｔｉ膜１１と、
第１ＲＴＡ処理中に第２Ｔｉ膜１１の表面に成長したＴ
ｉＮ膜１１ａとを除去する。そして、第２ＲＴＡ処理に
よるアニールを約８５０℃、約３０秒の条件下で行うこ
とにより、第２Ｔｉシリサイド膜１２を低抵抗なシリサ
イド膜に変化させる。これにより、図１に示したような
第１実施形態による半導体装置が完成される。
【００５０】（第２実施形態）図７は、本発明の第２実
施形態による半導体装置を説明するための断面図であ
る。図７を参照して、以下、第２実施形態による半導体
装置について説明する。
施形態による半導体装置を説明するための断面図であ
る。図７を参照して、以下、第２実施形態による半導体
装置について説明する。
【００５１】この第２実施形態による半導体装置では、
シリコン基板２１の主表面の素子分離領域にフィールド
酸化膜２２が形成されている。フィールド酸化膜２２に
よって囲まれた素子形成領域には、チャネル領域を挟む
ように所定の間隔を隔てて一対のソース・ドレイン領域
２９が形成されている。チャネル領域上には、ゲート酸
化膜２３を介してゲート電極２４が形成されている。こ
のゲート電極２４は、約１８０ｎｍの膜厚を有する単一
層の多結晶シリコン膜からなる。なお、ソース・ドレイ
ン領域２９は、本発明の「不純物領域」を構成し、ゲー
ト酸化膜２３は、本発明の「ゲート絶縁膜」を構成す
る。
シリコン基板２１の主表面の素子分離領域にフィールド
酸化膜２２が形成されている。フィールド酸化膜２２に
よって囲まれた素子形成領域には、チャネル領域を挟む
ように所定の間隔を隔てて一対のソース・ドレイン領域
２９が形成されている。チャネル領域上には、ゲート酸
化膜２３を介してゲート電極２４が形成されている。こ
のゲート電極２４は、約１８０ｎｍの膜厚を有する単一
層の多結晶シリコン膜からなる。なお、ソース・ドレイ
ン領域２９は、本発明の「不純物領域」を構成し、ゲー
ト酸化膜２３は、本発明の「ゲート絶縁膜」を構成す
る。
【００５２】ゲート電極２４上には、約６０ｎｍの膜厚
の第１Ｔｉシリサイド膜２７ａが形成されている。な
お、第１Ｔｉシリサイド膜２７ａは、本発明の「第１化
合物層」を構成する。ゲート電極２４の両側面に接触す
るように、ＳｉＯ2膜からなるサイドウォールスペーサ
３０が形成されている。なお、このサイドウォールスペ
ーサ３０が、本発明の「側壁絶縁膜」に相当する。
の第１Ｔｉシリサイド膜２７ａが形成されている。な
お、第１Ｔｉシリサイド膜２７ａは、本発明の「第１化
合物層」を構成する。ゲート電極２４の両側面に接触す
るように、ＳｉＯ2膜からなるサイドウォールスペーサ
３０が形成されている。なお、このサイドウォールスペ
ーサ３０が、本発明の「側壁絶縁膜」に相当する。
【００５３】ＳｉＯ2膜からなるサイドウォールスペー
サ３０の円弧状の表面上には、ＳｉＮ膜３１ａが形成さ
れている。このＳｉＮ膜３１ａが本発明の「絶縁膜」に
相当する。
サ３０の円弧状の表面上には、ＳｉＮ膜３１ａが形成さ
れている。このＳｉＮ膜３１ａが本発明の「絶縁膜」に
相当する。
【００５４】ここで、この第２実施形態では、サイドウ
ォールスペーサ３０の側面を窪ませることによって、第
１凹部３０ａが形成されている。このため、サイドウォ
ールスペーサ３０は、上部の幅が下部の幅よりも大きい
オーバーハング形状を有している。また、この第２実施
形態では、第１凹部３０ａに加えて、サイドウォールス
ペーサ３０とゲート電極２４との境界領域の上部に第２
凹部３０ｂが形成されている。
ォールスペーサ３０の側面を窪ませることによって、第
１凹部３０ａが形成されている。このため、サイドウォ
ールスペーサ３０は、上部の幅が下部の幅よりも大きい
オーバーハング形状を有している。また、この第２実施
形態では、第１凹部３０ａに加えて、サイドウォールス
ペーサ３０とゲート電極２４との境界領域の上部に第２
凹部３０ｂが形成されている。
【００５５】また、一対のソース・ドレイン領域２９の
表面上には、第２Ｔｉシリサイド膜２７ｂが形成されて
いる。この第２Ｔｉシリサイド膜２７ｂは、本発明の
「第２化合物層」を構成する。
表面上には、第２Ｔｉシリサイド膜２７ｂが形成されて
いる。この第２Ｔｉシリサイド膜２７ｂは、本発明の
「第２化合物層」を構成する。
【００５６】この第２実施形態では、上記のように、第
１凹部３０ａを有するオーバーハング形状のサイドウォ
ールスペーサ３０を設けることによって、第１Ｔｉシリ
サイド膜２７ａおよび第２Ｔｉシリサイド膜２７ｂを形
成するためのＴｉ膜を形成する際に、第１凹部３０ａで
そのＴｉ膜が自己整合的に分離される。それにより、第
１Ｔｉシリサイド膜２７ａおよび第２Ｔｉシリサイド膜
２７ｂの形成時に第１Ｔｉシリサイド膜２７ａと第２Ｔ
ｉシリサイド膜２７ｂとの間の固層拡散経路が遮断され
るので、第１Ｔｉシリサイド膜２７ａと第２Ｔｉシリサ
イド膜２７ｂとが接続されるのを防止することができ
る。その結果、ゲート電極２４とソース・ドレイン領域
２９との短絡不良を有効に防止することができる。
１凹部３０ａを有するオーバーハング形状のサイドウォ
ールスペーサ３０を設けることによって、第１Ｔｉシリ
サイド膜２７ａおよび第２Ｔｉシリサイド膜２７ｂを形
成するためのＴｉ膜を形成する際に、第１凹部３０ａで
そのＴｉ膜が自己整合的に分離される。それにより、第
１Ｔｉシリサイド膜２７ａおよび第２Ｔｉシリサイド膜
２７ｂの形成時に第１Ｔｉシリサイド膜２７ａと第２Ｔ
ｉシリサイド膜２７ｂとの間の固層拡散経路が遮断され
るので、第１Ｔｉシリサイド膜２７ａと第２Ｔｉシリサ
イド膜２７ｂとが接続されるのを防止することができ
る。その結果、ゲート電極２４とソース・ドレイン領域
２９との短絡不良を有効に防止することができる。
【００５７】また、第２実施形態では、単一層からなる
ゲート電極２４の側面に第１凹部３０ａを有する単一層
のサイドウォールスペーサ３０を設けることにより、簡
単な構造で上記の効果を達成することができる。
ゲート電極２４の側面に第１凹部３０ａを有する単一層
のサイドウォールスペーサ３０を設けることにより、簡
単な構造で上記の効果を達成することができる。
【００５８】また、第２実施形態では、上記のように、
第２凹部３０ｂを設けることによって、ゲート電極２４
の側面上部が露出された形状になる。これにより、図７
に示すように、ゲート電極２４との反応により形成され
る第１Ｔｉシリサイド膜２７ａがゲート電極２４の側面
部分にも形成されるので、ゲート電極２４をより低抵抗
化することができる。
第２凹部３０ｂを設けることによって、ゲート電極２４
の側面上部が露出された形状になる。これにより、図７
に示すように、ゲート電極２４との反応により形成され
る第１Ｔｉシリサイド膜２７ａがゲート電極２４の側面
部分にも形成されるので、ゲート電極２４をより低抵抗
化することができる。
【００５９】図８〜図１２は、本発明の第２実施形態に
よる半導体装置の製造プロセスを説明するための断面図
である。図８〜図１２を参照して、以下に第２実施形態
による半導体装置の製造プロセスについて説明する。
よる半導体装置の製造プロセスを説明するための断面図
である。図８〜図１２を参照して、以下に第２実施形態
による半導体装置の製造プロセスについて説明する。
【００６０】まず、図８に示すように、シリコン基板２
１の主表面上の素子分離領域に、ＬＯＣＯＳ法を用い
て、フィールド酸化膜２２を形成する。フィールド酸化
膜２２によって囲まれた素子形成領域上にゲート酸化膜
２３を形成する。ゲート酸化膜２３上に、ＬＰＣＶＤ法
を用いて、多結晶シリコン膜を約１８０ｎｍの膜厚で形
成した後、ホトリソグラフィー技術とドライエッチング
技術とを用いて、その多結晶シリコン膜をパターンニン
グすることによって、単一層の多結晶シリコン膜からな
るゲート電極２４を形成する。なお、ゲート電極２４を
構成する多結晶シリコン膜は、本発明の「第１導電膜」
に相当する。
１の主表面上の素子分離領域に、ＬＯＣＯＳ法を用い
て、フィールド酸化膜２２を形成する。フィールド酸化
膜２２によって囲まれた素子形成領域上にゲート酸化膜
２３を形成する。ゲート酸化膜２３上に、ＬＰＣＶＤ法
を用いて、多結晶シリコン膜を約１８０ｎｍの膜厚で形
成した後、ホトリソグラフィー技術とドライエッチング
技術とを用いて、その多結晶シリコン膜をパターンニン
グすることによって、単一層の多結晶シリコン膜からな
るゲート電極２４を形成する。なお、ゲート電極２４を
構成する多結晶シリコン膜は、本発明の「第１導電膜」
に相当する。
【００６１】この後、ゲート電極２４をマスクとして不
純物をイオン注入することにより、低濃度不純物領域を
形成する。そして、全面を覆うように、ＳｉＯ2膜を１
００ｎｍ程度の膜厚で形成した後、そのＳｉＯ2膜を全
面エッチバックすることにより、ゲート電極２４の側壁
に、ＳｉＯ2膜からなるサイドウォールスペーサ３０を
形成する。
純物をイオン注入することにより、低濃度不純物領域を
形成する。そして、全面を覆うように、ＳｉＯ2膜を１
００ｎｍ程度の膜厚で形成した後、そのＳｉＯ2膜を全
面エッチバックすることにより、ゲート電極２４の側壁
に、ＳｉＯ2膜からなるサイドウォールスペーサ３０を
形成する。
【００６２】このサイドウォールスペーサ３０をマスク
として、不純物を再度イオン注入することにより、高濃
度不純物領域を形成する。そして、熱処理することによ
って、注入した不純物を電気的に活性化することによ
り、ＬＤＤ構造のソース・ドレイン領域２９が形成され
る。この後、全面を覆うようにＳｉＮ膜３１を形成す
る。
として、不純物を再度イオン注入することにより、高濃
度不純物領域を形成する。そして、熱処理することによ
って、注入した不純物を電気的に活性化することによ
り、ＬＤＤ構造のソース・ドレイン領域２９が形成され
る。この後、全面を覆うようにＳｉＮ膜３１を形成す
る。
【００６３】このＳｉＮ膜３１を全面エッチバックする
ことによって、図９に示すように、サイドウォールスペ
ーサ３０の所定部分のみにＳｉＮ膜３１ａを残余させ
る。
ことによって、図９に示すように、サイドウォールスペ
ーサ３０の所定部分のみにＳｉＮ膜３１ａを残余させ
る。
【００６４】そして、この残余されたＳｉＮ膜３１ａを
マスクとして、サイドウォールスペーサ３０をＨＦ系の
薬液を用いて等方性エッチングすることによって、図１
０に示されるような第１凹部３０ａおよび第２凹部３０
ｂを同時に形成する。このようにして、オーバーハング
形状のサイドウォールスペーサ３０が形成される。
マスクとして、サイドウォールスペーサ３０をＨＦ系の
薬液を用いて等方性エッチングすることによって、図１
０に示されるような第１凹部３０ａおよび第２凹部３０
ｂを同時に形成する。このようにして、オーバーハング
形状のサイドウォールスペーサ３０が形成される。
【００６５】このように、ＳｉＯ2膜からなるサイドウ
ォールスペーサ３０の表面の所定部分上のみに残余され
たＳｉＮ膜３１ａをマスクとして、サイドウォールスペ
ーサ３０を等方性エッチングすることによって、容易に
第１凹部３０ａおよび第２凹部３０ｂを形成することが
できる。
ォールスペーサ３０の表面の所定部分上のみに残余され
たＳｉＮ膜３１ａをマスクとして、サイドウォールスペ
ーサ３０を等方性エッチングすることによって、容易に
第１凹部３０ａおよび第２凹部３０ｂを形成することが
できる。
【００６６】次に、図１１に示すように、スパッタ法を
用いて、４０ｎｍ程度の膜厚を有するＴｉ膜３２を形成
する。このスパッタ法によりＴｉ膜３２を形成する際、
第１凹部３０ａによって、Ｔｉ膜３２が、ゲート電極２
４上の部分とソース・ドレイン領域２９上の部分とに自
己整合的に分離される。なお、このＴｉ膜３２は、本発
明の「第２導電膜」を構成する。
用いて、４０ｎｍ程度の膜厚を有するＴｉ膜３２を形成
する。このスパッタ法によりＴｉ膜３２を形成する際、
第１凹部３０ａによって、Ｔｉ膜３２が、ゲート電極２
４上の部分とソース・ドレイン領域２９上の部分とに自
己整合的に分離される。なお、このＴｉ膜３２は、本発
明の「第２導電膜」を構成する。
【００６７】次に、図１２に示すように、通常のサリサ
イドプロセスと同様に、第１ＲＴＡ処理を行うことによ
り、ゲート電極２４およびソース・ドレイン領域２９の
シリコンと、Ｔｉ膜３２のＴｉとの間で、それぞれシリ
サイド反応が起こるので、ゲート電極２４およびソース
・ドレイン領域２９上に、それぞれ、第１Ｔｉシリサイ
ド膜２７ａおよび第２Ｔｉシリサイド膜２７ｂが形成さ
れる。ここで、一般のサリサイドプロセスでは、ブリッ
ジング不良を抑制するために、例えば、Ｔｉ膜３１の膜
厚は４０ｎｍ程度以下、第１ＲＴＡ処理のアニール温度
は７００℃程度以下といった制約がある。
イドプロセスと同様に、第１ＲＴＡ処理を行うことによ
り、ゲート電極２４およびソース・ドレイン領域２９の
シリコンと、Ｔｉ膜３２のＴｉとの間で、それぞれシリ
サイド反応が起こるので、ゲート電極２４およびソース
・ドレイン領域２９上に、それぞれ、第１Ｔｉシリサイ
ド膜２７ａおよび第２Ｔｉシリサイド膜２７ｂが形成さ
れる。ここで、一般のサリサイドプロセスでは、ブリッ
ジング不良を抑制するために、例えば、Ｔｉ膜３１の膜
厚は４０ｎｍ程度以下、第１ＲＴＡ処理のアニール温度
は７００℃程度以下といった制約がある。
【００６８】これに対して、第２実施形態による製造プ
ロセスでは、第１Ｔｉシリサイド膜２７ａおよび第２Ｔ
ｉシリサイド膜２７ｂを形成するためのＴｉ膜３２が、
ゲート電極２４上の部分とソース・ドレイン領域２９上
の部分とに自己整合的に分離されるので、第１Ｔｉシリ
サイド膜２７ａと第２Ｔｉシリサイド膜２７ｂとの間の
固層拡散経路が遮断される。このため、ゲート電極２４
側からのシリサイド膜の異常成長（図１８参照）は発生
しない。したがって、ゲート電極２４とソース・ドレイ
ン領域２９との短絡不良（ブリッジング）が起こること
がないので、Ｔｉ膜３２の膜厚を厚くすることができる
とともに、第１ＲＴＡ処理を高温化および長時間化する
ことができる。たとえば、この第２実施形態では、第１
ＲＴＡ処理を約７４０、約１５秒で行う。
ロセスでは、第１Ｔｉシリサイド膜２７ａおよび第２Ｔ
ｉシリサイド膜２７ｂを形成するためのＴｉ膜３２が、
ゲート電極２４上の部分とソース・ドレイン領域２９上
の部分とに自己整合的に分離されるので、第１Ｔｉシリ
サイド膜２７ａと第２Ｔｉシリサイド膜２７ｂとの間の
固層拡散経路が遮断される。このため、ゲート電極２４
側からのシリサイド膜の異常成長（図１８参照）は発生
しない。したがって、ゲート電極２４とソース・ドレイ
ン領域２９との短絡不良（ブリッジング）が起こること
がないので、Ｔｉ膜３２の膜厚を厚くすることができる
とともに、第１ＲＴＡ処理を高温化および長時間化する
ことができる。たとえば、この第２実施形態では、第１
ＲＴＡ処理を約７４０、約１５秒で行う。
【００６９】これにより、従来に比べてより低抵抗な第
１Ｔｉシリサイド膜２７ａと第２Ｔｉシリサイド膜２７
ｂとを容易に形成することができ、その結果、ゲート電
極２４とソース・ドレイン領域２９とをより低抵抗化す
ることができる。それにより、デバイスの高速化を図る
ことができる。また、第２凹部３０ｂを設けることによ
って、ゲート電極２４との反応により形成される第１Ｔ
ｉシリサイド膜２７ａがゲート電極２４の側面部分にも
形成される（図１２参照）ので、その分ゲート電極２４
をより低抵抗化することができる。なお、第２凹部３０
ｂは、第１凹部３０ａと同時に形成されるので、第２凹
部３０ｂを新たに設けたとしても、製造工程は増加しな
い。
１Ｔｉシリサイド膜２７ａと第２Ｔｉシリサイド膜２７
ｂとを容易に形成することができ、その結果、ゲート電
極２４とソース・ドレイン領域２９とをより低抵抗化す
ることができる。それにより、デバイスの高速化を図る
ことができる。また、第２凹部３０ｂを設けることによ
って、ゲート電極２４との反応により形成される第１Ｔ
ｉシリサイド膜２７ａがゲート電極２４の側面部分にも
形成される（図１２参照）ので、その分ゲート電極２４
をより低抵抗化することができる。なお、第２凹部３０
ｂは、第１凹部３０ａと同時に形成されるので、第２凹
部３０ｂを新たに設けたとしても、製造工程は増加しな
い。
【００７０】最後に、Ｈ2ＳＯ4とＨ2０2とＨ2０との混
合液を用いた処理により、未反応のＴｉ膜３２と、第１
ＲＴＡ処理中にＴｉ膜３２の表面に成長したＴｉＮ膜
（図示せず）とを除去する。そして、第２ＲＴＡ処理に
よるアニールを約８５０℃、約３０秒の条件下で行うこ
とにより、第１Ｔｉシリサイド膜２７ａと第２Ｔｉシリ
サイド膜２７ｂを低抵抗なシリサイド膜に変化させる。
これにより、図７に示したような第２実施形態による半
導体装置が完成される。
合液を用いた処理により、未反応のＴｉ膜３２と、第１
ＲＴＡ処理中にＴｉ膜３２の表面に成長したＴｉＮ膜
（図示せず）とを除去する。そして、第２ＲＴＡ処理に
よるアニールを約８５０℃、約３０秒の条件下で行うこ
とにより、第１Ｔｉシリサイド膜２７ａと第２Ｔｉシリ
サイド膜２７ｂを低抵抗なシリサイド膜に変化させる。
これにより、図７に示したような第２実施形態による半
導体装置が完成される。
【００７１】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
【００７２】（１）たとえば、上記第１および第２実施
形態では、シリコン基板上に形成した半導体装置に適用
した例を示したが、本発明はこれに限らず、たとえばＬ
ＣＤ等の半導体薄膜上に形成した半導体装置にも同様に
適用可能である。
形態では、シリコン基板上に形成した半導体装置に適用
した例を示したが、本発明はこれに限らず、たとえばＬ
ＣＤ等の半導体薄膜上に形成した半導体装置にも同様に
適用可能である。
【００７３】（２）また、第１実施形態では、図４に示
した工程において、ソース・ドレイン領域９の活性化の
際の熱処理によって第１Ｔｉシリサイド膜１０を形成し
た後、図６に示した工程において、第１ＲＴＡ処理によ
り第２Ｔｉシリサイド膜１２を形成するようにしたが、
本発明はこれに限らず、図４に示した工程において活性
化の熱処理を省略するとともに、図６に示した工程にお
いて、第１ＲＴＡ処理により、ソース・ドレイン領域９
の活性化と、第１Ｔｉシリサイド膜１０の形成と、第２
Ｔｉシリサイド膜１２の形成とを同時に行うようにして
もよい。このようにすれば、製造プロセスを簡略化する
ことができる。
した工程において、ソース・ドレイン領域９の活性化の
際の熱処理によって第１Ｔｉシリサイド膜１０を形成し
た後、図６に示した工程において、第１ＲＴＡ処理によ
り第２Ｔｉシリサイド膜１２を形成するようにしたが、
本発明はこれに限らず、図４に示した工程において活性
化の熱処理を省略するとともに、図６に示した工程にお
いて、第１ＲＴＡ処理により、ソース・ドレイン領域９
の活性化と、第１Ｔｉシリサイド膜１０の形成と、第２
Ｔｉシリサイド膜１２の形成とを同時に行うようにして
もよい。このようにすれば、製造プロセスを簡略化する
ことができる。
【００７４】（３）また、上記第１および第２実施形態
では、ゲート電極上とソース・ドレイン領域上とにＴｉ
シリサイド膜を形成するプロセスを例に挙げて説明した
が、本発明はこれに限らず、Ｃｏシリサイド膜を形成す
るプロセスにも適応することができる。さらに、シリサ
イド化する金属として、ＴｉおよびＣｏに代えて、Ｔｉ
およびＣｏ以外の高融点金属、たとえば、ニッケル（Ｎ
ｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タン
タル（Ｔａ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚ
ｒ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、レニウム
（Ｒｅ）、クロム（Ｃｒ）、プラチナ（Ｐｔ）、イリジ
ウム（Ｉｒ）、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）
なども用いることができる。
では、ゲート電極上とソース・ドレイン領域上とにＴｉ
シリサイド膜を形成するプロセスを例に挙げて説明した
が、本発明はこれに限らず、Ｃｏシリサイド膜を形成す
るプロセスにも適応することができる。さらに、シリサ
イド化する金属として、ＴｉおよびＣｏに代えて、Ｔｉ
およびＣｏ以外の高融点金属、たとえば、ニッケル（Ｎ
ｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タン
タル（Ｔａ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚ
ｒ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、レニウム
（Ｒｅ）、クロム（Ｃｒ）、プラチナ（Ｐｔ）、イリジ
ウム（Ｉｒ）、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）
なども用いることができる。
【００７５】（４）また、上記第１実施形態では、ゲー
ト電極上とソース・ドレイン領域上とにシリサイドを形
成するプロセスにおける適用例を示したが、本発明はこ
れに限らず、シリサイド以外で、２種類のゲート材料を
基板上で反応させてより低抵抗なゲート電極を形成する
プロセスにも適用可能である。
ト電極上とソース・ドレイン領域上とにシリサイドを形
成するプロセスにおける適用例を示したが、本発明はこ
れに限らず、シリサイド以外で、２種類のゲート材料を
基板上で反応させてより低抵抗なゲート電極を形成する
プロセスにも適用可能である。
【００７６】（５）また、第１実施形態では、反応防止
膜６をＴｉＮ膜により形成したが、本発明はこれに限ら
ず、以下のような導電性材料または絶縁性材料により形
成してもよい。
膜６をＴｉＮ膜により形成したが、本発明はこれに限ら
ず、以下のような導電性材料または絶縁性材料により形
成してもよい。
【００７７】（ｉ）たとえば、Ａｌ、Ｃｕ、Ａｇ、Ｐ
ｔ、Ａｕなどの低抵抗金属や、Ｗ、Ｔａなどの高融点金
属または高融点金属化合物により反応防止膜６を形成し
てもよい。このような導電性材料により反応防止膜６を
形成すれば、反応防止膜６がゲート電極の並列抵抗とし
て働くので、上記のＴｉＮの場合と同様、ゲート電極を
低抵抗化することができる。その結果、デバイスの高速
化を図ることができる。
ｔ、Ａｕなどの低抵抗金属や、Ｗ、Ｔａなどの高融点金
属または高融点金属化合物により反応防止膜６を形成し
てもよい。このような導電性材料により反応防止膜６を
形成すれば、反応防止膜６がゲート電極の並列抵抗とし
て働くので、上記のＴｉＮの場合と同様、ゲート電極を
低抵抗化することができる。その結果、デバイスの高速
化を図ることができる。
【００７８】（ｉｉ）また、ＳｉＮ、ＷＮなどの窒素化
合物や、ＴｉＯ2、Ａｌ2Ｏ3などのＳｉ酸化物以外の酸
化物や、Ｗ、Ｔａなどの高融点金属または高融点金属化
合物により反応防止膜６を形成してもよい。これらの材
料は、シリコン酸化膜などの層間絶縁膜材料に対して選
択比の高い材料であるので、層間絶縁膜にコンタクトホ
ールを形成する際のエッチング時のエッチングストッパ
ー膜として反応防止膜６を用いることができる。
合物や、ＴｉＯ2、Ａｌ2Ｏ3などのＳｉ酸化物以外の酸
化物や、Ｗ、Ｔａなどの高融点金属または高融点金属化
合物により反応防止膜６を形成してもよい。これらの材
料は、シリコン酸化膜などの層間絶縁膜材料に対して選
択比の高い材料であるので、層間絶縁膜にコンタクトホ
ールを形成する際のエッチング時のエッチングストッパ
ー膜として反応防止膜６を用いることができる。
【００７９】すなわち、図１３に示すように、層間絶縁
膜１３にコンタクトホール１３ａおよび１３ｂをエッチ
ングにより形成する場合に、反応防止膜６がエッチング
ストッパー膜として機能するので、コンタクトホール１
３ｂが第１Ｔｉシリサイド膜１０を突き抜けて第１ゲー
ト膜４にまで達するのを有効に防止することができる。
その結果、コンタクトホール１３ｂがゲート酸化膜３に
まで達した場合にゲート酸化膜３の損傷に起因して生じ
るゲート電極特性の劣化と、第１Ｔｉシリサイド膜１０
と上層配線とのコンタクト面積の減少などに起因するコ
ンタクト特性の劣化とを有効に防止することができる。
膜１３にコンタクトホール１３ａおよび１３ｂをエッチ
ングにより形成する場合に、反応防止膜６がエッチング
ストッパー膜として機能するので、コンタクトホール１
３ｂが第１Ｔｉシリサイド膜１０を突き抜けて第１ゲー
ト膜４にまで達するのを有効に防止することができる。
その結果、コンタクトホール１３ｂがゲート酸化膜３に
まで達した場合にゲート酸化膜３の損傷に起因して生じ
るゲート電極特性の劣化と、第１Ｔｉシリサイド膜１０
と上層配線とのコンタクト面積の減少などに起因するコ
ンタクト特性の劣化とを有効に防止することができる。
【００８０】なお、図１３に示した層間絶縁膜の形成方
法としては、まず、図１４に示すように、全面を覆うよ
うに、９００ｎｍ程度の膜厚を有する層間絶縁膜１３を
形成する。この層間絶縁膜１３としては、たとえば、Ｂ
ＰＳＧ膜、ＬＰＣＶＤ法により形成されたシリコン酸化
膜またはシリコン窒化膜、および、プラズマＴＥＯＳ酸
化膜からなるグループより選択される単層または複数の
層の積層膜を用いる。この後、ＣＭＰ(Chemical Mechan
ical Polishing)などを用いて、層間絶縁膜１３の表面
の平坦化を行うことによって、図１５に示すような平坦
な層間絶縁膜が得られる。この後、ホトリソグラフィー
技術とドライエッチング技術とを用いて、層間絶縁膜１
３に、図１３に示したような上層配線との接続のための
コンタクトホール１３ａおよび１３ｂを形成する。
法としては、まず、図１４に示すように、全面を覆うよ
うに、９００ｎｍ程度の膜厚を有する層間絶縁膜１３を
形成する。この層間絶縁膜１３としては、たとえば、Ｂ
ＰＳＧ膜、ＬＰＣＶＤ法により形成されたシリコン酸化
膜またはシリコン窒化膜、および、プラズマＴＥＯＳ酸
化膜からなるグループより選択される単層または複数の
層の積層膜を用いる。この後、ＣＭＰ(Chemical Mechan
ical Polishing)などを用いて、層間絶縁膜１３の表面
の平坦化を行うことによって、図１５に示すような平坦
な層間絶縁膜が得られる。この後、ホトリソグラフィー
技術とドライエッチング技術とを用いて、層間絶縁膜１
３に、図１３に示したような上層配線との接続のための
コンタクトホール１３ａおよび１３ｂを形成する。
【００８１】（ｉｉｉ）また、ＳｉＮ、ＳｉＯＮ、Ｓｉ
Ｏ2などの高融点Ｓｉ化合物（絶縁性材料）や、高融点
金属または高融点金属化合物（導電性材料）により反応
防止膜６を形成してもよい。これらの材料は、耐薬品性
および耐熱性の高い材料であるので、たとえば、層間絶
縁膜を形成する前の洗浄工程において、高温のアンモニ
アおよび過酸化水素水の混合液などによる処理を行う際
に、ゲート電極がその液に晒されるのを反応防止膜６に
より有効に防止することができる。また、耐熱性の高い
反応防止膜６によって、その反応防止膜６下の第１シリ
サイド膜１０が熱により変形するのを有効に防止するこ
とができる。
Ｏ2などの高融点Ｓｉ化合物（絶縁性材料）や、高融点
金属または高融点金属化合物（導電性材料）により反応
防止膜６を形成してもよい。これらの材料は、耐薬品性
および耐熱性の高い材料であるので、たとえば、層間絶
縁膜を形成する前の洗浄工程において、高温のアンモニ
アおよび過酸化水素水の混合液などによる処理を行う際
に、ゲート電極がその液に晒されるのを反応防止膜６に
より有効に防止することができる。また、耐熱性の高い
反応防止膜６によって、その反応防止膜６下の第１シリ
サイド膜１０が熱により変形するのを有効に防止するこ
とができる。
【００８２】（６）また、第２実施形態の第１凹部を形
成するためのプロセスとして、以下のような変形例も考
えられる。まず、図１６に示すように、ゲート電極２４
の側面にＳｉＯ2膜からなるサイドウォールスペーサ４
０を形成した後、サイドウォールスペーサ４０の所定部
分を露出させたレジスト膜４１を形成する。そして、そ
のレジスト膜４１をマスクとしてサイドウォールスペー
サ４０をＨＦ系の薬液を用いて等方性エッチングするこ
とによって、図１７に示されるような第１凹部４０ａを
形成する。このようにレジスト膜４１と等方性エッチン
グとを用いることによって、容易に第１凹部４０ａをサ
イドウォールスペーサ４０の表面から側方に窪むように
形成することができる。
成するためのプロセスとして、以下のような変形例も考
えられる。まず、図１６に示すように、ゲート電極２４
の側面にＳｉＯ2膜からなるサイドウォールスペーサ４
０を形成した後、サイドウォールスペーサ４０の所定部
分を露出させたレジスト膜４１を形成する。そして、そ
のレジスト膜４１をマスクとしてサイドウォールスペー
サ４０をＨＦ系の薬液を用いて等方性エッチングするこ
とによって、図１７に示されるような第１凹部４０ａを
形成する。このようにレジスト膜４１と等方性エッチン
グとを用いることによって、容易に第１凹部４０ａをサ
イドウォールスペーサ４０の表面から側方に窪むように
形成することができる。
【００８３】
【発明の効果】以上のように、本発明によれば、ゲート
電極と不純物領域との短絡不良を有効に防止するととも
に、ゲート電極と不純物領域とをより低抵抗化すること
が可能な半導体装置を提供することができる。また、プ
ロセス的な許容度を増加させてより低抵抗な化合物層を
容易に形成することが可能な半導体装置の製造方法を提
供することができる。
電極と不純物領域との短絡不良を有効に防止するととも
に、ゲート電極と不純物領域とをより低抵抗化すること
が可能な半導体装置を提供することができる。また、プ
ロセス的な許容度を増加させてより低抵抗な化合物層を
容易に形成することが可能な半導体装置の製造方法を提
供することができる。
【図１】本発明の第１実施形態による半導体装置を示し
た断面図である。
た断面図である。
【図２】本発明の第１実施形態による半導体装置の製造
プロセスを説明するための断面図である。
プロセスを説明するための断面図である。
【図３】本発明の第１実施形態による半導体装置の製造
プロセスを説明するための断面図である。
プロセスを説明するための断面図である。
【図４】本発明の第１実施形態による半導体装置の製造
プロセスを説明するための断面図である。
プロセスを説明するための断面図である。
【図５】本発明の第１実施形態による半導体装置の製造
プロセスを説明するための断面図である。
プロセスを説明するための断面図である。
【図６】本発明の第１実施形態による半導体装置の製造
プロセスを説明するための断面図である。
プロセスを説明するための断面図である。
【図７】本発明の第２実施形態による半導体装置を示し
た断面図である。
た断面図である。
【図８】本発明の第２実施形態による半導体装置の製造
プロセスを説明するための断面図である。
プロセスを説明するための断面図である。
【図９】本発明の第２実施形態による半導体装置の製造
プロセスを説明するための断面図である。
プロセスを説明するための断面図である。
【図１０】本発明の第２実施形態による半導体装置の製
造プロセスを説明するための断面図である。
造プロセスを説明するための断面図である。
【図１１】本発明の第２実施形態による半導体装置の製
造プロセスを説明するための断面図である。
造プロセスを説明するための断面図である。
【図１２】本発明の第２実施形態による半導体装置の製
造プロセスを説明するための断面図である。
造プロセスを説明するための断面図である。
【図１３】本発明の第１実施形態による半導体装置の変
形例を示した断面図である。
形例を示した断面図である。
【図１４】図１３に示した半導体装置の製造プロセスを
説明するための断面図である。
説明するための断面図である。
【図１５】図１３に示した半導体装置の製造プロセスを
説明するための断面図である。
説明するための断面図である。
【図１６】本発明の第２実施形態による半導体装置の製
造プロセスの変形例を説明するための断面図である。
造プロセスの変形例を説明するための断面図である。
【図１７】本発明の第２実施形態による半導体装置の製
造プロセスの変形例を説明するための断面図である。
造プロセスの変形例を説明するための断面図である。
【図１８】従来の半導体装置の製造プロセスにおける問
題点を説明するための断面図である。
題点を説明するための断面図である。
【図１９】従来の半導体装置の製造プロセスにおける問
題点を説明するための断面図である。
題点を説明するための断面図である。
１、２１ シリコン基板（半導体基板） ３、２３ ゲート酸化膜（ゲート絶縁膜） ４ 第１ゲート膜 ５ 第１Ｔｉ膜（第２導電膜） ６ 反応防止膜 ９、２９ ソース・ドレイン領域（不純物領域） １０、２７ａ 第１Ｔｉシリサイド膜（第１化合物層） １１ 第２Ｔｉ膜（第３導電膜） １２、２７ｂ 第２Ｔｉシリサイド膜（第２化合物層） ２４ ゲート電極 ３０、４０ サイドウォールスペーサ（側壁絶縁膜） ３０ａ、４０ａ 第１凹部 ３０ｂ 第２凹部 ３１ａ ＳｉＮ膜（絶縁膜） ３２ Ｔｉ膜（第２導電膜）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB19 BB20 BB21 BB22 BB24 BB25 BB26 BB27 BB28 CC05 DD02 DD04 DD23 DD26 DD37 DD43 DD64 DD65 DD79 DD80 DD84 EE05 EE09 EE12 EE16 EE17 FF13 FF14 FF18 GG09 HH05 HH16 HH20 5F040 DA10 DA14 DB01 EC01 EC03 EC07 EC13 EC19 EF02 EK01 FA05 FB02 FC19 FC21 FC22
Claims (15)
- 【請求項１】 半導体基板の主表面にチャネル領域を挟
むように所定の間隔を隔てて形成された一対の不純物領
域と、 前記チャネル領域上にゲート絶縁膜を介して形成された
第１ゲート膜と、 前記第１ゲート膜上に形成され、第１化合物層からなる
第２ゲート膜と、 前記不純物領域の表面上に形成された第２化合物層と、 前記第２ゲート膜上に形成され、前記第１化合物層と前
記第２化合物層とが反応するのを防止するための反応防
止膜とを備えた、半導体装置。 - 【請求項２】 前記反応防止膜は、低抵抗金属、高融点
金属、および、高融点金属化合物からなるグループより
選択される１つの材料からなる導電性膜を含む、請求項
１に記載の半導体装置。 - 【請求項３】 前記第２ゲート膜および前記第２化合物
層を覆うように形成された層間絶縁膜をさらに備え、 前記反応防止膜は、前記層間絶縁膜に対してエッチング
選択比の高い材料を含む、請求項１に記載の半導体装
置。 - 【請求項４】 前記反応防止膜は、窒素化合物、Ｓｉ酸
化物以外の酸化物、高融点金属、および、高融点金属化
合物からなるグループより選択される１つの材料からな
る膜を含む、請求項３に記載の半導体装置。 - 【請求項５】 前記反応防止膜は、高融点Ｓｉ化合物、
高融点金属、および、高融点金属化合物からなるグルー
プより選択される１つの材料からなる膜を含む、請求項
１に記載の半導体装置。 - 【請求項６】 半導体基板の主表面にチャネル領域を挟
むように所定の間隔を隔てて形成された一対の不純物領
域と、 前記チャネル領域上にゲート絶縁膜を介して形成された
単一層からなるゲート電極と、 前記ゲート電極上に形成された第１化合物層と、 前記不純物領域の表面上に形成された第２化合物層と、 前記ゲート電極の側面に形成され、その表面に第１凹部
を有する単一層からなる側壁絶縁膜とを備えた、半導体
装置。 - 【請求項７】 前記第１凹部は、前記側壁絶縁膜の表面
から側方に窪むように形成されている、請求項６に記載
の半導体装置。 - 【請求項８】 前記側壁絶縁膜は、円弧状の表面を含
み、 前記側壁絶縁膜の円弧状の表面上には、前記側壁絶縁膜
とはエッチング速度が異なる材料からなる絶縁膜が形成
されている、請求項６または７に記載の半導体装置。 - 【請求項９】 前記側璧絶縁膜は、前記側璧絶縁膜と前
記ゲート電極との境界領域の上部に形成された第２凹部
を含み、 前記第１凹部は、前記第２凹部と所定の間隔を隔てて形
成されている、請求項６〜８のいずれか１項に記載の半
導体装置。 - 【請求項１０】 半導体基板の主表面のチャネル領域上
にゲート絶縁膜を介して第１導電膜を形成する工程と、 前記第１導電膜上に第２導電膜を形成する工程と、 前記第２導電膜上に反応防止膜を形成する工程と、 前記第１導電膜と前記第２導電膜とに対して第１処理を
施すことによって、前記第１導電膜と前記第２導電膜と
を反応させて第１化合物層を形成する工程と、 前記チャネル領域を挟むように所定の間隔を隔てて一対
の不純物領域を形成する工程と、 前記反応防止膜および前記不純物領域を覆うように第３
導電膜を形成する工程と、 第２処理を施すことによって、前記第３導電膜と前記不
純物領域の半導体とを反応させて第２化合物層を形成す
るとともに、前記第２処理の際に前記反応防止膜によっ
て前記第１化合物層と前記第２化合物層とが反応するの
を防止する工程とを備えた、半導体装置の製造方法。 - 【請求項１１】 前記第１処理は、第１の熱処理を含
み、 前記第２処理は、第２の熱処理を含み、 前記第１の熱処理と前記第２の熱処理とは同時に行われ
る、請求項１０に記載の半導体装置の製造方法。 - 【請求項１２】半導体基板の主表面のチャネル領域上に
ゲート絶縁膜を介して単一層からなる第１導電膜を形成
する工程と、 前記第１導電膜の側面に第１凹部を有する単一層からな
る側壁絶縁膜を形成する工程と、 前記チャネル領域を挟むように所定の間隔を隔てて一対
の不純物領域を形成する工程と、 前記第１導電膜および前記不純物領域を覆うように第２
導電膜をスパッタ法により形成する工程と、 前記第１導電膜、前記不純物領域および前記第２導電膜
に対して処理を施すことによって、前記第１導電膜と前
記第２導電膜とを反応させて第１化合物層を形成すると
ともに、前記第２導電膜と前記不純物領域の半導体とを
反応させて第２化合物層を形成する工程とを備えた、半
導体装置の製造方法。 - 【請求項１３】前記第１凹部を有する側壁絶縁膜を形成
する工程は、 前記側壁絶縁膜を覆うように前記側壁絶縁膜とはエッチ
ング速度が異なる材料からなる絶縁膜を形成した後、前
記絶縁膜をエッチバックすることによって、前記側壁絶
縁膜の表面の所定部分上のみに前記絶縁膜を残余させる
工程と、 前記残余された絶縁膜をマスクとして、前記側壁絶縁膜
を等方性エッチングすることによって、前記第１凹部を
形成する工程とを含む、請求項１２に記載の半導体装置
の製造方法。 - 【請求項１４】前記残余された絶縁膜をマスクとして、
前記側壁絶縁膜を等方性エッチングすることによって、
前記第１凹部に加えて、前記側璧絶縁膜と前記ゲート電
極との境界領域の上部に第２凹部を同時に形成する工程
を含む、請求項１３に記載の半導体装置の製造方法。 - 【請求項１５】前記第１凹部を有する側壁絶縁膜を形成
する工程は、 前記側壁絶縁膜の所定部分を露出させたレジスト膜を形
成する工程と、 前記レジスト膜をマスクとして前記側壁絶縁膜を等方性
エッチングすることによって、前記第１凹部を形成する
工程とを含む、請求項１２に記載の半導体装置の製造方
法。
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2000
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- 2000-12-13 US US09/734,596 patent/US6724057B2/en not_active Expired - Fee Related
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