JPH10335265A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10335265A JPH10335265A JP13706397A JP13706397A JPH10335265A JP H10335265 A JPH10335265 A JP H10335265A JP 13706397 A JP13706397 A JP 13706397A JP 13706397 A JP13706397 A JP 13706397A JP H10335265 A JPH10335265 A JP H10335265A
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Landscapes
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Abstract
(57)【要約】
【課題】 本発明は、シリサイド膜を形成する際に、リ
ーク電流の発生原因となるシリサイドのスパイクが形成
されることを防止し、信頼性が高く、高速な半導体装置
の製造方法を提供することを目的とする。 【解決手段】 ＲＴＡ法を用いたＮＨ3 雰囲気ガス中に
おける熱処理により、多結晶シリコン層からなるゲート
電極１４並びにシリコン基板１０表層部のソース領域１
６及びドレイン領域１８上にスパイク防止用のＳｉＮ薄
膜２２、２４、２６を形成した後、基体全面にＣｏ膜２
８を成膜し、第１回目のＲＴＡ法を用いたアニール処理
によりＣｏ膜２８を下地のＳｉと反応させてＣｏＳｉ膜
３０、３２、３４を形成する。このとき、ゲート電極１
４並びにソース領域１６及びドレイン領域１８とＣｏ膜
２８と間にＳｉＮ薄膜２２、２４、２６が介在し、局所
的なＣｏ原子の異常拡散を抑制し、Ｃｏシリサイドのス
パイクの形成を防止する。
ーク電流の発生原因となるシリサイドのスパイクが形成
されることを防止し、信頼性が高く、高速な半導体装置
の製造方法を提供することを目的とする。 【解決手段】 ＲＴＡ法を用いたＮＨ3 雰囲気ガス中に
おける熱処理により、多結晶シリコン層からなるゲート
電極１４並びにシリコン基板１０表層部のソース領域１
６及びドレイン領域１８上にスパイク防止用のＳｉＮ薄
膜２２、２４、２６を形成した後、基体全面にＣｏ膜２
８を成膜し、第１回目のＲＴＡ法を用いたアニール処理
によりＣｏ膜２８を下地のＳｉと反応させてＣｏＳｉ膜
３０、３２、３４を形成する。このとき、ゲート電極１
４並びにソース領域１６及びドレイン領域１８とＣｏ膜
２８と間にＳｉＮ薄膜２２、２４、２６が介在し、局所
的なＣｏ原子の異常拡散を抑制し、Ｃｏシリサイドのス
パイクの形成を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特にシリコン領域を含む基体全面に金属膜
を形成し、熱処理により金属とＳｉ（シリコン）とを反
応させてシリコン領域上にシリサイド膜を自己整合的に
形成する、いわゆるサリサイド（ＳＡＬＩＣＩＤＥ；Se
lf-Alinged Slicide）プロセスに関するものである。
方法に係り、特にシリコン領域を含む基体全面に金属膜
を形成し、熱処理により金属とＳｉ（シリコン）とを反
応させてシリコン領域上にシリサイド膜を自己整合的に
形成する、いわゆるサリサイド（ＳＡＬＩＣＩＤＥ；Se
lf-Alinged Slicide）プロセスに関するものである。
【０００２】
【従来の技術】昨今の半導体デバイスの低抵抗化、高速
化の要求から、ゲート（Gate）及びソース／ドレイン
（Ｓ／Ｄ）領域上に低抵抗シリサイド膜を自己整合的に
形成するサイサイド技術が注目されている。このような
場合のシリサイド材料としては、Ｔｉ（チタン）シリサ
イドやＣｏ（コバルト）シリサイド等が活発に検討され
ている。
化の要求から、ゲート（Gate）及びソース／ドレイン
（Ｓ／Ｄ）領域上に低抵抗シリサイド膜を自己整合的に
形成するサイサイド技術が注目されている。このような
場合のシリサイド材料としては、Ｔｉ（チタン）シリサ
イドやＣｏ（コバルト）シリサイド等が活発に検討され
ている。
【０００３】しかし、Ｔｉシリサイドの場合、図１５の
グラフに示されるように、ｎ+ 型拡散層上にＴｉシリサ
イド膜を形成すると、初期Ｔｉ膜の膜厚が厚くなるほど
Ｔｉシリサイド膜のシート抵抗Ｒｓは減少するが、ｎ+
型拡散層の幅Ｗが狭くなるほどＴｉシリサイド膜のシー
ト抵抗Ｒｓは増大する傾向になる。そして、このＴｉシ
リサイド膜のシート抵抗Ｒｓの線幅依存性は、初期Ｔｉ
膜の膜厚が厚くなるほど大きい。
グラフに示されるように、ｎ+ 型拡散層上にＴｉシリサ
イド膜を形成すると、初期Ｔｉ膜の膜厚が厚くなるほど
Ｔｉシリサイド膜のシート抵抗Ｒｓは減少するが、ｎ+
型拡散層の幅Ｗが狭くなるほどＴｉシリサイド膜のシー
ト抵抗Ｒｓは増大する傾向になる。そして、このＴｉシ
リサイド膜のシート抵抗Ｒｓの線幅依存性は、初期Ｔｉ
膜の膜厚が厚くなるほど大きい。
【０００４】また、図１６のグラフに示されるように、
ｐ+ 型拡散層上にＴｉシリサイド膜を形成する際にも、
ｎ+ 型拡散層上に形成する場合と同様に、Ｔｉシリサイ
ド膜のシート抵抗Ｒｓの線幅依存性が現れる。こうし
て、微細なライン上にＴｉシリサイド膜を形成する場合
においては、そのシート抵抗Ｒｓが上昇する、いわゆる
細線効果を生じることになる。
ｐ+ 型拡散層上にＴｉシリサイド膜を形成する際にも、
ｎ+ 型拡散層上に形成する場合と同様に、Ｔｉシリサイ
ド膜のシート抵抗Ｒｓの線幅依存性が現れる。こうし
て、微細なライン上にＴｉシリサイド膜を形成する場合
においては、そのシート抵抗Ｒｓが上昇する、いわゆる
細線効果を生じることになる。
【０００５】これに対して、Ｃｏシリサイドの場合は、
図１７のグラフに示されるように、ｎ+ 型拡散層上にＣ
ｏシリサイド膜を形成すると、初期Ｃｏ膜の膜厚が厚く
なるほどＣｏシリサイド膜のシート抵抗Ｒｓは減少する
が、ｎ+ 型拡散層の幅Ｗが狭くなってもＣｏシリサイド
膜のシート抵抗Ｒｓは殆ど変動しない。そして、このよ
うにＣｏシリサイド膜のシート抵抗Ｒｓが線幅依存性を
有していないことは、図１８のグラフに示されるよう
に、ｐ+ 型拡散層上にＣｏシリサイド膜を形成する際も
同様である。
図１７のグラフに示されるように、ｎ+ 型拡散層上にＣ
ｏシリサイド膜を形成すると、初期Ｃｏ膜の膜厚が厚く
なるほどＣｏシリサイド膜のシート抵抗Ｒｓは減少する
が、ｎ+ 型拡散層の幅Ｗが狭くなってもＣｏシリサイド
膜のシート抵抗Ｒｓは殆ど変動しない。そして、このよ
うにＣｏシリサイド膜のシート抵抗Ｒｓが線幅依存性を
有していないことは、図１８のグラフに示されるよう
に、ｐ+ 型拡散層上にＣｏシリサイド膜を形成する際も
同様である。
【０００６】なお、上記図１７及び図１８のグラフにお
いては、Ｃｏシリサイド膜を形成する際にＣｏ膜上にＴ
ｉＮ膜を被せた、いわゆるＴｉＮキャップ（ｃａｐ）構
造の場合のデータを示しているが、ＴｉＮ膜のないＣｏ
膜だけを用いてＣｏシリサイド膜を形成する場合におい
ても、基本的には同様の特性を示す。従って、微細なラ
イン上にＣｏシリサイド膜を形成する場合にも、そのシ
ート抵抗Ｒｓが上昇する細線効果を生じることはない。
いては、Ｃｏシリサイド膜を形成する際にＣｏ膜上にＴ
ｉＮ膜を被せた、いわゆるＴｉＮキャップ（ｃａｐ）構
造の場合のデータを示しているが、ＴｉＮ膜のないＣｏ
膜だけを用いてＣｏシリサイド膜を形成する場合におい
ても、基本的には同様の特性を示す。従って、微細なラ
イン上にＣｏシリサイド膜を形成する場合にも、そのシ
ート抵抗Ｒｓが上昇する細線効果を生じることはない。
【０００７】このように、微細なライン上に形成しても
細線効果が生じないことから、最近においてはＣｏシリ
サイド膜についてより活発に検討されるようになってい
る。以下、従来のＣｏシリサイド・プロセスを図１９〜
図２２を用いて説明する。
細線効果が生じないことから、最近においてはＣｏシリ
サイド膜についてより活発に検討されるようになってい
る。以下、従来のＣｏシリサイド・プロセスを図１９〜
図２２を用いて説明する。
【０００８】先ず、例えばＬＯＣＯＳ（Local Oxidatio
n of Slicon ；選択酸化）法を用いて、シリコン基板５
０上にＬＯＣＯＳ膜５２を選択的に形成して素子分離を
行った後、素子領域のシリコン基板５０上に、ゲート酸
化膜（図示せず）を介して、多結晶シリコン層からなる
ゲート電極５４を形成する。続いて、例えばイオン注入
法を用いて、ＬＯＣＯＳ膜５２及びゲート電極５４をマ
スクに素子領域のシリコン基板５０表層部に不純物を選
択的に添加して、ソース領域５６及びドレイン領域５８
を形成する。続いて、基体全面にＳｉＯ2 膜（シリコン
酸化膜）を堆積した後、ドライエッチング法により、こ
のＳｉＯ2 膜をエッチング除去すると共に、ゲート電極
５４側面にＳｉＯ2 膜を残存させ、ゲート電極５４側面
にＳｉＯ2 膜からなるサイドウォール６０を形成する
（図１９参照）。
n of Slicon ；選択酸化）法を用いて、シリコン基板５
０上にＬＯＣＯＳ膜５２を選択的に形成して素子分離を
行った後、素子領域のシリコン基板５０上に、ゲート酸
化膜（図示せず）を介して、多結晶シリコン層からなる
ゲート電極５４を形成する。続いて、例えばイオン注入
法を用いて、ＬＯＣＯＳ膜５２及びゲート電極５４をマ
スクに素子領域のシリコン基板５０表層部に不純物を選
択的に添加して、ソース領域５６及びドレイン領域５８
を形成する。続いて、基体全面にＳｉＯ2 膜（シリコン
酸化膜）を堆積した後、ドライエッチング法により、こ
のＳｉＯ2 膜をエッチング除去すると共に、ゲート電極
５４側面にＳｉＯ2 膜を残存させ、ゲート電極５４側面
にＳｉＯ2 膜からなるサイドウォール６０を形成する
（図１９参照）。
【０００９】次いで、例えばスパッタ法を用いて、基体
全面にＣｏ膜６２を一様に成膜する（図２０参照）。次
いで、ＲＴＡ（Rapid Thermal Annealing ；短時間熱処
理）法を用い、処理温度５５０℃程度の条件において、
第１回目のアニール処理を行い、ゲート電極５４並びに
ソース領域５６及びドレイン領域５８上のＣｏ膜６２を
下地のＳｉと反応させ、高抵抗のＣｏシリサイドである
ＣｏＳｉ膜６４、６６、６８をそれぞれ形成する。この
とき、ＬＯＣＯＳ膜５２及びサイドウォール６０上に
は、Ｃｏ膜６２が未反応なままの状態で残存する（図２
１参照）。
全面にＣｏ膜６２を一様に成膜する（図２０参照）。次
いで、ＲＴＡ（Rapid Thermal Annealing ；短時間熱処
理）法を用い、処理温度５５０℃程度の条件において、
第１回目のアニール処理を行い、ゲート電極５４並びに
ソース領域５６及びドレイン領域５８上のＣｏ膜６２を
下地のＳｉと反応させ、高抵抗のＣｏシリサイドである
ＣｏＳｉ膜６４、６６、６８をそれぞれ形成する。この
とき、ＬＯＣＯＳ膜５２及びサイドウォール６０上に
は、Ｃｏ膜６２が未反応なままの状態で残存する（図２
１参照）。
【００１０】次いで、ウェット（ｗｅｔ）エッチング法
を用いて、ＬＯＣＯＳ膜５２及びサイドウォール２０上
に未反応のまま残っているＣｏ膜６２を選択的にエッチ
ング除去する（図２２参照）。次いで、ＲＴＡ法を用
い、処理温度７００℃程度の条件において、第２回目の
アニール処理を行い、高抵抗のＣｏシリサイドであるＣ
ｏＳｉ膜６４、６６、６８をＣｏシリサイドの中で最も
低抵抗な相であるＣｏＳｉ2 膜７０、７２、７４に相転
移する（図２３参照）。
を用いて、ＬＯＣＯＳ膜５２及びサイドウォール２０上
に未反応のまま残っているＣｏ膜６２を選択的にエッチ
ング除去する（図２２参照）。次いで、ＲＴＡ法を用
い、処理温度７００℃程度の条件において、第２回目の
アニール処理を行い、高抵抗のＣｏシリサイドであるＣ
ｏＳｉ膜６４、６６、６８をＣｏシリサイドの中で最も
低抵抗な相であるＣｏＳｉ2 膜７０、７２、７４に相転
移する（図２３参照）。
【００１１】即ち、この従来のＣｏシリサイド・プロセ
スは、ＬＯＣＯＳ法、イオン注入法、ドライエッチング
法等を用いて、ＬＯＣＯＳ膜５２によって分離された素
子領域のシリコン基板５０上にゲート酸化膜を介して多
結晶シリコン層からなるゲート電極５４を形成し、シリ
コン基板５０表層部にソース領域５６及びドレイン領域
５８を形成し、ゲート電極５４側面にサイドウォール６
０を形成する工程と、スパッタ法を用いて、基体全面に
Ｃｏ膜６２を成膜する工程と、ＲＴＡ法を用いた第１回
目のアニール処理により、ゲート電極５４並びにソース
領域５６及びドレイン領域５８上のＣｏ膜６２を下地の
Ｓｉと反応させ、高抵抗のＣｏシリサイドであるＣｏＳ
ｉ膜６４、６６、６８をそれぞれ形成する工程と、ウェ
ットエッチング法を用いて、ＬＯＣＯＳ膜５２及びサイ
ドウォール６０上の未反応Ｃｏ膜６２を除去した後、Ｒ
ＴＡ法を用いた第２回目のアニール処理により、ＣｏＳ
ｉ膜６４、６６、６８をＣｏシリサイドの中で最も低抵
抗な相であるＣｏＳｉ2 膜７０、７２、７４にそれぞれ
相転移する工程との４つの主要な工程からなる。
スは、ＬＯＣＯＳ法、イオン注入法、ドライエッチング
法等を用いて、ＬＯＣＯＳ膜５２によって分離された素
子領域のシリコン基板５０上にゲート酸化膜を介して多
結晶シリコン層からなるゲート電極５４を形成し、シリ
コン基板５０表層部にソース領域５６及びドレイン領域
５８を形成し、ゲート電極５４側面にサイドウォール６
０を形成する工程と、スパッタ法を用いて、基体全面に
Ｃｏ膜６２を成膜する工程と、ＲＴＡ法を用いた第１回
目のアニール処理により、ゲート電極５４並びにソース
領域５６及びドレイン領域５８上のＣｏ膜６２を下地の
Ｓｉと反応させ、高抵抗のＣｏシリサイドであるＣｏＳ
ｉ膜６４、６６、６８をそれぞれ形成する工程と、ウェ
ットエッチング法を用いて、ＬＯＣＯＳ膜５２及びサイ
ドウォール６０上の未反応Ｃｏ膜６２を除去した後、Ｒ
ＴＡ法を用いた第２回目のアニール処理により、ＣｏＳ
ｉ膜６４、６６、６８をＣｏシリサイドの中で最も低抵
抗な相であるＣｏＳｉ2 膜７０、７２、７４にそれぞれ
相転移する工程との４つの主要な工程からなる。
【００１２】このように、従来のＣｏシリサイド・プロ
セスにおいては、ＣｏＳｉ2 膜７０、７２、７４を形成
するためのＲＴＡ法によるアニール処理を行う際に、Ｃ
ｏ膜６２を下地のＳｉと反応させてＣｏＳｉ膜６４、６
６、６８をそれぞれ形成する処理温度５５０℃程度の第
１回目のアニール処理と、これらのＣｏＳｉ膜６４、６
６、６８をＣｏＳｉ2 膜７０、７２、７４に相転移する
処理温度７００℃程度の第２回目のアニール処理との２
段階に分けていることにより、ゲート電極５４並びにソ
ース領域５６及びドレイン領域５８上にＣｏＳｉ膜６
４、６６、６８が形成されるだけでなく、隣接するサイ
ドウォール６０上にまでＣｏＳｉ膜が形成される、いわ
ゆる這い上がり現象の発生が防止される。このため、サ
イドウォール２０上に形成されたＣｏＳｉ膜を介してゲ
ート電極１４上のＣｏＳｉ膜３０とソース領域１６及び
ドレイン領域１８上のＣｏＳｉ膜３２、３４とが短絡す
る、即ちゲート電極１４とソース領域１６及びドレイン
領域１８とが短絡する、いわゆるブリッジング現象が発
生することもなく、ゲート電極５４並びにソース領域５
６及びドレイン領域５８上に低抵抗のＣｏＳｉ2 膜７
０、７２、７４が自己整合的に形成される。
セスにおいては、ＣｏＳｉ2 膜７０、７２、７４を形成
するためのＲＴＡ法によるアニール処理を行う際に、Ｃ
ｏ膜６２を下地のＳｉと反応させてＣｏＳｉ膜６４、６
６、６８をそれぞれ形成する処理温度５５０℃程度の第
１回目のアニール処理と、これらのＣｏＳｉ膜６４、６
６、６８をＣｏＳｉ2 膜７０、７２、７４に相転移する
処理温度７００℃程度の第２回目のアニール処理との２
段階に分けていることにより、ゲート電極５４並びにソ
ース領域５６及びドレイン領域５８上にＣｏＳｉ膜６
４、６６、６８が形成されるだけでなく、隣接するサイ
ドウォール６０上にまでＣｏＳｉ膜が形成される、いわ
ゆる這い上がり現象の発生が防止される。このため、サ
イドウォール２０上に形成されたＣｏＳｉ膜を介してゲ
ート電極１４上のＣｏＳｉ膜３０とソース領域１６及び
ドレイン領域１８上のＣｏＳｉ膜３２、３４とが短絡す
る、即ちゲート電極１４とソース領域１６及びドレイン
領域１８とが短絡する、いわゆるブリッジング現象が発
生することもなく、ゲート電極５４並びにソース領域５
６及びドレイン領域５８上に低抵抗のＣｏＳｉ2 膜７
０、７２、７４が自己整合的に形成される。
【００１３】
【発明が解決しようとする課題】しかしながら、上記従
来のＣｏシリサイド・プロセスにおいては、図２４及び
図２５のグラフに示されるように、ｎ+ 型拡散層及びｐ
+ 型拡散層上にそれぞれＣｏシリサイド膜を形成する
と、これらのｎ+ 型拡散層及びｐ+ 型拡散層においてば
らつきの大きなリーク電流が発生する。特に、ｎ+ 型拡
散層上にＣｏシリサイド膜を形成する場合には、ｎ+ 型
拡散層上に形成したＣｏ膜をシリサイド化する際のアニ
ール処理温度によりリーク電流の発生に大きな差異が生
じる。即ち、アニール処理温度が４００℃から４５０℃
に上昇すると、リーク電流は急激に増大する。そして、
アニール処理温度が４５０℃から更に７００℃に上昇す
るにつれて、リーク電流は僅かながら減少する傾向を示
す。
来のＣｏシリサイド・プロセスにおいては、図２４及び
図２５のグラフに示されるように、ｎ+ 型拡散層及びｐ
+ 型拡散層上にそれぞれＣｏシリサイド膜を形成する
と、これらのｎ+ 型拡散層及びｐ+ 型拡散層においてば
らつきの大きなリーク電流が発生する。特に、ｎ+ 型拡
散層上にＣｏシリサイド膜を形成する場合には、ｎ+ 型
拡散層上に形成したＣｏ膜をシリサイド化する際のアニ
ール処理温度によりリーク電流の発生に大きな差異が生
じる。即ち、アニール処理温度が４００℃から４５０℃
に上昇すると、リーク電流は急激に増大する。そして、
アニール処理温度が４５０℃から更に７００℃に上昇す
るにつれて、リーク電流は僅かながら減少する傾向を示
す。
【００１４】このようなことから、図２６に示されるよ
うに、例えばｎ+ 型拡散層７６上にＣｏシリサイド膜７
８を形成する際に発生するリーク電流は、４５０℃近傍
の比較的低温のアニール処理温度においてｎ+ 型拡散層
７６中に形成されるＣｏシリサイドのスパイク８０に起
因すると考えられている（K.Goto,et al.,“LeakageMec
hanism and Optimized Conditions of Co Process for
Deep-Submicron CMOSDevices" IEDM (1995) p.449 参
照）。そして、このＣｏシリサイドのスパイク８０の形
成は、Ｃｏ原子がｎ+ 型拡散層７６中に異常拡散して、
その部分だけにＣｏシリサイドが形成されるためである
と考えられている。従って、Ｃｏシリサイドは、上述の
ように細線効果がないことから今後更に微細化する半導
体デバイスへの適用を考えた場合に極めて有利である反
面、シリサイド化反応の初期において発生するＣｏシリ
サイドのスパイクに起因するリーク電流の発生が実デバ
イスへの適用の大きな障害となっている。
うに、例えばｎ+ 型拡散層７６上にＣｏシリサイド膜７
８を形成する際に発生するリーク電流は、４５０℃近傍
の比較的低温のアニール処理温度においてｎ+ 型拡散層
７６中に形成されるＣｏシリサイドのスパイク８０に起
因すると考えられている（K.Goto,et al.,“LeakageMec
hanism and Optimized Conditions of Co Process for
Deep-Submicron CMOSDevices" IEDM (1995) p.449 参
照）。そして、このＣｏシリサイドのスパイク８０の形
成は、Ｃｏ原子がｎ+ 型拡散層７６中に異常拡散して、
その部分だけにＣｏシリサイドが形成されるためである
と考えられている。従って、Ｃｏシリサイドは、上述の
ように細線効果がないことから今後更に微細化する半導
体デバイスへの適用を考えた場合に極めて有利である反
面、シリサイド化反応の初期において発生するＣｏシリ
サイドのスパイクに起因するリーク電流の発生が実デバ
イスへの適用の大きな障害となっている。
【００１５】そこで本発明は、上記事情を鑑みてなされ
たものであり、シリサイド膜を形成する際に、リーク電
流の発生原因となるシリサイドのスパイクが形成される
ことを防止し、信頼性が高く、高速な半導体装置の製造
方法を提供することを目的とする。
たものであり、シリサイド膜を形成する際に、リーク電
流の発生原因となるシリサイドのスパイクが形成される
ことを防止し、信頼性が高く、高速な半導体装置の製造
方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置の製造方法により達成される。即
ち、請求項１に係る半導体装置の製造方法は、シリコン
領域を含む基体全面に金属膜を形成した後、熱処理によ
り金属膜とシリコン領域のＳｉとを反応させ、シリコン
領域上にシリサイド膜を自己整合的に形成する半導体装
置の製造方法であって、シリコン領域を含む基体全面に
金属膜を形成する前に、シリコン領域上にスパイク防止
用の薄膜を形成する工程が含まれることを特徴とする。
明に係る半導体装置の製造方法により達成される。即
ち、請求項１に係る半導体装置の製造方法は、シリコン
領域を含む基体全面に金属膜を形成した後、熱処理によ
り金属膜とシリコン領域のＳｉとを反応させ、シリコン
領域上にシリサイド膜を自己整合的に形成する半導体装
置の製造方法であって、シリコン領域を含む基体全面に
金属膜を形成する前に、シリコン領域上にスパイク防止
用の薄膜を形成する工程が含まれることを特徴とする。
【００１７】このように請求項１に係る半導体装置の製
造方法においては、シリコン領域を含む基体全面に金属
膜を形成する前に、このシリコン領域上にスパイク防止
用の薄膜を形成することにより、熱処理によりシリコン
領域のＳｉと金属とを反応させる際に、シリコン領域と
金属膜との間にスパイク防止用の薄膜が介在することに
なるため、シリサイド化反応の初期において発生する局
所的な金属原子の異常拡散が抑制され、金属原子が均一
に拡散して、シリサイドのスパイクの形成が防止され
る。従って、このシリサイドのスパイクに起因するリー
ク電流の発生が防止される。
造方法においては、シリコン領域を含む基体全面に金属
膜を形成する前に、このシリコン領域上にスパイク防止
用の薄膜を形成することにより、熱処理によりシリコン
領域のＳｉと金属とを反応させる際に、シリコン領域と
金属膜との間にスパイク防止用の薄膜が介在することに
なるため、シリサイド化反応の初期において発生する局
所的な金属原子の異常拡散が抑制され、金属原子が均一
に拡散して、シリサイドのスパイクの形成が防止され
る。従って、このシリサイドのスパイクに起因するリー
ク電流の発生が防止される。
【００１８】なお、ここで、シリコン領域とは、多結晶
シリコン領域及び単結晶シリコン領域の両方を含むもの
とする。また、シリコン領域と金属膜と間に介在するス
パイク防止用の薄膜はその膜厚が極めて薄くなっている
ため、Ｓｉと金属とのシリサイド化反応を阻止するもの
ではない。
シリコン領域及び単結晶シリコン領域の両方を含むもの
とする。また、シリコン領域と金属膜と間に介在するス
パイク防止用の薄膜はその膜厚が極めて薄くなっている
ため、Ｓｉと金属とのシリサイド化反応を阻止するもの
ではない。
【００１９】また、請求項２に係る半導体装置の製造方
法は、上記請求項１に係る半導体装置の製造方法におい
て、金属膜がＣｏ膜である構成とすることにより、Ｓｉ
との反応によりシリサイド膜が形成される際、特にシリ
サイドのスパイクが形成され易いＣｏ膜の場合であって
も、シリコン領域とＣｏ膜と間にスパイク防止用の薄膜
が介在しているため、シリサイド化反応の初期において
発生する局所的なＣｏ原子の異常拡散が抑制され、Ｃｏ
原子が均一に拡散して、Ｃｏシリサイドのスパイクの形
成が防止される。従って、このＣｏシリサイドのスパイ
クに起因するリーク電流の発生が防止される。
法は、上記請求項１に係る半導体装置の製造方法におい
て、金属膜がＣｏ膜である構成とすることにより、Ｓｉ
との反応によりシリサイド膜が形成される際、特にシリ
サイドのスパイクが形成され易いＣｏ膜の場合であって
も、シリコン領域とＣｏ膜と間にスパイク防止用の薄膜
が介在しているため、シリサイド化反応の初期において
発生する局所的なＣｏ原子の異常拡散が抑制され、Ｃｏ
原子が均一に拡散して、Ｃｏシリサイドのスパイクの形
成が防止される。従って、このＣｏシリサイドのスパイ
クに起因するリーク電流の発生が防止される。
【００２０】また、請求項３に係る半導体装置の製造方
法は、上記請求項１に係る半導体装置の製造方法におい
て、スパイク防止用の薄膜がＳｉＮ膜（シリコン窒化
膜）からなる構成とすることにより、例えばシリコン領
域と金属膜と間に自然酸化膜が介在する場合のようにシ
リサイド化反応を妨害することがないため、シリコン領
域と金属膜との間に介在するＳｉＮ膜は、局所的な金属
原子の異常拡散を抑制するというシリサイド膜を形成す
る際のスパイク防止用薄膜としての機能を良好に発揮す
る。
法は、上記請求項１に係る半導体装置の製造方法におい
て、スパイク防止用の薄膜がＳｉＮ膜（シリコン窒化
膜）からなる構成とすることにより、例えばシリコン領
域と金属膜と間に自然酸化膜が介在する場合のようにシ
リサイド化反応を妨害することがないため、シリコン領
域と金属膜との間に介在するＳｉＮ膜は、局所的な金属
原子の異常拡散を抑制するというシリサイド膜を形成す
る際のスパイク防止用薄膜としての機能を良好に発揮す
る。
【００２１】また、請求項４に係る半導体装置の製造方
法は、上記請求項３に係る半導体装置の製造方法におい
て、ＳｉＮ膜からなるスパイク防止用の薄膜を形成する
工程が、ＲＴＡ法を用いて、シリコン領域を含む基体全
面に対してＮＨ3 （アンモニア）雰囲気中におけるアニ
ール処理を行い、シリコン領域表面にＳｉＮ膜を形成す
る工程である構成とすることにより、Ｓｉと金属とのシ
リサイド化反応を阻止することなく、且つシリサイド膜
を形成する際のスパイク防止用薄膜として機能するのに
必要十分な膜厚をもつ緻密なＳｉＮ膜が容易に形成され
る。
法は、上記請求項３に係る半導体装置の製造方法におい
て、ＳｉＮ膜からなるスパイク防止用の薄膜を形成する
工程が、ＲＴＡ法を用いて、シリコン領域を含む基体全
面に対してＮＨ3 （アンモニア）雰囲気中におけるアニ
ール処理を行い、シリコン領域表面にＳｉＮ膜を形成す
る工程である構成とすることにより、Ｓｉと金属とのシ
リサイド化反応を阻止することなく、且つシリサイド膜
を形成する際のスパイク防止用薄膜として機能するのに
必要十分な膜厚をもつ緻密なＳｉＮ膜が容易に形成され
る。
【００２２】また、請求項５に係る半導体装置の製造方
法は、上記請求項２に係る半導体装置の製造方法におい
て、シリコン領域を含む基体全面にＣｏ膜を形成した後
に、このＣｏ膜上に酸化防止用の薄膜を形成する工程が
含まれる構成とすることにより、本来Ｃｏは非常に酸化
され易い金属膜であるが酸化防止用の薄膜によって覆わ
れるため、Ｃｏ膜が大気暴露によって表面酸化されるこ
とから保護される。なお、このＣｏ膜の酸化防止用の薄
膜としては、ＴｉＮ膜が好適である。
法は、上記請求項２に係る半導体装置の製造方法におい
て、シリコン領域を含む基体全面にＣｏ膜を形成した後
に、このＣｏ膜上に酸化防止用の薄膜を形成する工程が
含まれる構成とすることにより、本来Ｃｏは非常に酸化
され易い金属膜であるが酸化防止用の薄膜によって覆わ
れるため、Ｃｏ膜が大気暴露によって表面酸化されるこ
とから保護される。なお、このＣｏ膜の酸化防止用の薄
膜としては、ＴｉＮ膜が好適である。
【００２３】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。 （第１の実施形態）図１〜図６は、それぞれ本発明の第
１の実施形態に係るＣｏシリサイド・プロセスを説明す
るための工程断面図である。先ず、例えばＬＯＣＯＳ法
を用いて、シリコン基板１０上にＬＯＣＯＳ膜１２を選
択的に形成し、素子分離を行う。その後、ＬＯＣＯＳ膜
１２によって分離された素子領域のシリコン基板１０上
に、ゲート酸化膜（図示せず）を介して多結晶シリコン
層からなるゲート電極１４を形成する。
本発明の実施の形態を説明する。 （第１の実施形態）図１〜図６は、それぞれ本発明の第
１の実施形態に係るＣｏシリサイド・プロセスを説明す
るための工程断面図である。先ず、例えばＬＯＣＯＳ法
を用いて、シリコン基板１０上にＬＯＣＯＳ膜１２を選
択的に形成し、素子分離を行う。その後、ＬＯＣＯＳ膜
１２によって分離された素子領域のシリコン基板１０上
に、ゲート酸化膜（図示せず）を介して多結晶シリコン
層からなるゲート電極１４を形成する。
【００２４】続いて、例えばイオン注入法を用いて、Ｌ
ＯＣＯＳ膜１２及びゲート電極１４をマスクに素子領域
のシリコン基板１０表層部に不純物を選択的に添加し
て、ソース領域１６及びドレイン領域１８を形成する。
続いて、基体全面にＳｉＯ2 膜を堆積した後、ドライエ
ッチング法により、このＳｉＯ2 膜をエッチング除去す
ると共に、ゲート電極１４側面にこのＳｉＯ2膜を残存
させる。こうして、ゲート電極１４側面にＳｉＯ2 膜か
らなるサイドウォール２０を形成する（図１参照）。
ＯＣＯＳ膜１２及びゲート電極１４をマスクに素子領域
のシリコン基板１０表層部に不純物を選択的に添加し
て、ソース領域１６及びドレイン領域１８を形成する。
続いて、基体全面にＳｉＯ2 膜を堆積した後、ドライエ
ッチング法により、このＳｉＯ2 膜をエッチング除去す
ると共に、ゲート電極１４側面にこのＳｉＯ2膜を残存
させる。こうして、ゲート電極１４側面にＳｉＯ2 膜か
らなるサイドウォール２０を形成する（図１参照）。
【００２５】次いで、ＲＴＡ法を用いて、ゲート電極１
４上面並びにソース領域１６及びドレイン領域１８表面
が露出している基体全体をＮＨ3 雰囲気中において熱処
理する。こうして、ゲート電極１４上面並びにソース領
域１６及びドレイン領域１８表面を窒化して、膜厚１．
５ｎｍの緻密なＳｉＮ薄膜２２、２４、２６をそれぞれ
形成する（図２参照）。なお、これらの膜厚１．５ｎｍ
のＳｉＮ薄膜２２、２４、２６を形成する際のＲＴＡ法
を用いた熱処理条件は、 ＮＨ3 雰囲気ガス流量：５ｓｃｃｍ 処理温度：９００℃ 処理時間：３０秒 である。
４上面並びにソース領域１６及びドレイン領域１８表面
が露出している基体全体をＮＨ3 雰囲気中において熱処
理する。こうして、ゲート電極１４上面並びにソース領
域１６及びドレイン領域１８表面を窒化して、膜厚１．
５ｎｍの緻密なＳｉＮ薄膜２２、２４、２６をそれぞれ
形成する（図２参照）。なお、これらの膜厚１．５ｎｍ
のＳｉＮ薄膜２２、２４、２６を形成する際のＲＴＡ法
を用いた熱処理条件は、 ＮＨ3 雰囲気ガス流量：５ｓｃｃｍ 処理温度：９００℃ 処理時間：３０秒 である。
【００２６】次いで、例えばスパッタ法を用いて、基体
全面に膜厚１０ｎｍのＣｏ膜２８を一様に成膜する（図
３参照）。なお、この膜厚１０ｎｍのＣｏ膜２８を形成
する際の成膜条件は、 ＤＣパワー：０．８ｋＷ 圧力：０．４Ｐａ ヒータ用のＡｒ（アルゴン）ガス流量：３０ｓｃｃｍ プロセス用のＡｒガス流量：６０ｓｃｃｍ 基板加熱温度：１５０℃ である。
全面に膜厚１０ｎｍのＣｏ膜２８を一様に成膜する（図
３参照）。なお、この膜厚１０ｎｍのＣｏ膜２８を形成
する際の成膜条件は、 ＤＣパワー：０．８ｋＷ 圧力：０．４Ｐａ ヒータ用のＡｒ（アルゴン）ガス流量：３０ｓｃｃｍ プロセス用のＡｒガス流量：６０ｓｃｃｍ 基板加熱温度：１５０℃ である。
【００２７】次いで、ＲＴＡ法を用いて、全面にＣｏ膜
２８が成膜された基体に対してＮ2（窒素）雰囲気中に
おける第１回目のアニール処理を行い、ゲート電極１４
並びにソース領域１６及びドレイン領域１８上のＣｏ膜
２８を下地のＳｉと反応させて、高抵抗のＣｏシリサイ
ドであるＣｏＳｉ膜３０、３２、３４をそれぞれ形成す
る。このとき、ＬＯＣＯＳ膜１２及びサイドウォール２
０上には、Ｃｏ膜２８が未反応なままの状態で残存して
いる（図４参照）。なお、これらのＣｏＳｉ膜３０、３
２、３４を形成する際の第１回目のＲＴＡ法を用いたア
ニール処理条件は、 Ｎ2 雰囲気ガス流量：１０ｓｃｃｍ 処理温度：５５０℃ 処理時間：３０秒 である。
２８が成膜された基体に対してＮ2（窒素）雰囲気中に
おける第１回目のアニール処理を行い、ゲート電極１４
並びにソース領域１６及びドレイン領域１８上のＣｏ膜
２８を下地のＳｉと反応させて、高抵抗のＣｏシリサイ
ドであるＣｏＳｉ膜３０、３２、３４をそれぞれ形成す
る。このとき、ＬＯＣＯＳ膜１２及びサイドウォール２
０上には、Ｃｏ膜２８が未反応なままの状態で残存して
いる（図４参照）。なお、これらのＣｏＳｉ膜３０、３
２、３４を形成する際の第１回目のＲＴＡ法を用いたア
ニール処理条件は、 Ｎ2 雰囲気ガス流量：１０ｓｃｃｍ 処理温度：５５０℃ 処理時間：３０秒 である。
【００２８】このとき、ゲート電極１４の多結晶シリコ
ン面並びにソース領域１６及びドレイン領域１８の単結
晶シリコン面（以下、多結晶シリコン面及び単結晶シリ
コン面の両方を併せて単に「シリコン面」という）とＣ
ｏ膜２８との間にはそれぞれＳｉＮ薄膜２２、２４、２
６が介在しているものの、これらのＳｉＮ薄膜２２、２
４、２６はその膜厚が１．５ｎｍと極めて薄いため、Ｃ
ｏ膜２８がゲート電極１４並びにソース領域１６及びド
レイン領域１８のシリコン面と反応することを阻止する
ことはない。
ン面並びにソース領域１６及びドレイン領域１８の単結
晶シリコン面（以下、多結晶シリコン面及び単結晶シリ
コン面の両方を併せて単に「シリコン面」という）とＣ
ｏ膜２８との間にはそれぞれＳｉＮ薄膜２２、２４、２
６が介在しているものの、これらのＳｉＮ薄膜２２、２
４、２６はその膜厚が１．５ｎｍと極めて薄いため、Ｃ
ｏ膜２８がゲート電極１４並びにソース領域１６及びド
レイン領域１８のシリコン面と反応することを阻止する
ことはない。
【００２９】また、上記の条件において第１回目のアニ
ール処理を行うと、従来の場合は、上記図２６に示され
るように、ＣｏＳｉのスパイクが形成されるのが通常で
あったが、本実施形態においては、Ｃｏ膜２８とその下
地のシリコン面との間にそれぞれＳｉＮ薄膜２２、２
４、２６が介在していることにより、局所的なＣｏ原子
の異常拡散が抑制され、Ｃｏ原子が均一に拡散するた
め、ＣｏＳｉのスパイクが形成されることはなくなる。
即ち、ＳｉＮ薄膜２２、２４、２６は、ＣｏＳｉ膜３
０、３２、３４を形成する際のスパイク防止用薄膜とし
て機能する。
ール処理を行うと、従来の場合は、上記図２６に示され
るように、ＣｏＳｉのスパイクが形成されるのが通常で
あったが、本実施形態においては、Ｃｏ膜２８とその下
地のシリコン面との間にそれぞれＳｉＮ薄膜２２、２
４、２６が介在していることにより、局所的なＣｏ原子
の異常拡散が抑制され、Ｃｏ原子が均一に拡散するた
め、ＣｏＳｉのスパイクが形成されることはなくなる。
即ち、ＳｉＮ薄膜２２、２４、２６は、ＣｏＳｉ膜３
０、３２、３４を形成する際のスパイク防止用薄膜とし
て機能する。
【００３０】また、本実施形態においては、処理温度５
５０℃、処理時間３０秒という条件においてアニール処
理を行っているため、サイドウォール２０上にもＣｏＳ
ｉ膜が形成されてゲート電極１４上のＣｏＳｉ膜３０と
ソース領域１６及びドレイン領域１８上のＣｏＳｉ膜３
２、３４とが短絡する、即ちゲート電極１４とソース領
域１６及びドレイン領域１８とが短絡する、いわゆるＣ
ｏＳｉ膜の這い上がりによるブリッジング現象が起きる
こともない。
５０℃、処理時間３０秒という条件においてアニール処
理を行っているため、サイドウォール２０上にもＣｏＳ
ｉ膜が形成されてゲート電極１４上のＣｏＳｉ膜３０と
ソース領域１６及びドレイン領域１８上のＣｏＳｉ膜３
２、３４とが短絡する、即ちゲート電極１４とソース領
域１６及びドレイン領域１８とが短絡する、いわゆるＣ
ｏＳｉ膜の這い上がりによるブリッジング現象が起きる
こともない。
【００３１】次いで、ウェットエッチング法を用いて、
ＬＯＣＯＳ膜１２及びサイドウォール２０上に未反応の
ままの状態で残存しているＣｏ膜２８を選択的にエッチ
ング除去する（図５参照）。なお、この未反応Ｃｏ膜２
８のウェットエッチング条件は、 薬液：硫酸過水（Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝４：１） 薬液温度：７０℃ 処理時間：３分 である。
ＬＯＣＯＳ膜１２及びサイドウォール２０上に未反応の
ままの状態で残存しているＣｏ膜２８を選択的にエッチ
ング除去する（図５参照）。なお、この未反応Ｃｏ膜２
８のウェットエッチング条件は、 薬液：硫酸過水（Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝４：１） 薬液温度：７０℃ 処理時間：３分 である。
【００３２】次いで、ＲＴＡ法を用いて、ゲート電極１
４並びにソース領域１６及びドレイン領域１８上にそれ
ぞれＣｏＳｉ膜３０、３２、３４が形成された基体に対
してＮ2 雰囲気中における第２回目のアニール処理を行
い、これらのＣｏＳｉ膜３０、３２、３４をＣｏシリサ
イドの中で最も低抵抗な相であるＣｏＳｉ2 膜３６、３
８、４０に相転移する（図６参照）。
４並びにソース領域１６及びドレイン領域１８上にそれ
ぞれＣｏＳｉ膜３０、３２、３４が形成された基体に対
してＮ2 雰囲気中における第２回目のアニール処理を行
い、これらのＣｏＳｉ膜３０、３２、３４をＣｏシリサ
イドの中で最も低抵抗な相であるＣｏＳｉ2 膜３６、３
８、４０に相転移する（図６参照）。
【００３３】なお、これらのＣｏＳｉ膜３０、３２、３
４をＣｏＳｉ2 膜３６、３８、４０に相転移する際の第
２回目のアニール処理条件は、 Ｎ2 雰囲気ガス流量：１０ｓｃｃｍ 処理温度：７００℃ 処理時間：３０秒 である。
４をＣｏＳｉ2 膜３６、３８、４０に相転移する際の第
２回目のアニール処理条件は、 Ｎ2 雰囲気ガス流量：１０ｓｃｃｍ 処理温度：７００℃ 処理時間：３０秒 である。
【００３４】以上のように本実施形態によれば、ＲＴＡ
法を用いたＮＨ3 雰囲気中における熱処理により、多結
晶シリコン層からなるゲート電極１４並びにシリコン基
板１０表層部のソース領域１６及びドレイン領域１８上
に膜厚１．５ｎｍのＳｉＮ薄膜２２、２４、２６を形成
した後、基体全面に膜厚１０ｎｍのＣｏ膜２８を成膜
し、第１回目のＲＴＡ法を用いたアニール処理によりＣ
ｏ膜２８を下地のＳｉと反応させて、高抵抗のＣｏシリ
サイドであるＣｏＳｉ膜３０、３２、３４を形成し、第
２回目のＲＴＡ法を用いたアニール処理によりＣｏシリ
サイドの中で最も低抵抗な相であるＣｏＳｉ2 膜３６、
３８、４０に相転移しているが、第１回目のＲＴＡ法を
用いたアニール処理によりＣｏ膜２８と下地のＳｉとを
反応させる際に、ゲート電極１４並びにソース領域１６
及びドレイン領域１８とＣｏ膜２８と間にスパイク防止
用のＳｉＮ薄膜２２、２４、２６が介在していることに
より、局所的なＣｏ原子の異常拡散が抑制され、Ｃｏ原
子が均一に拡散して、Ｃｏシリサイドのスパイクの形成
を防止することができるため、このＣｏシリサイドのス
パイクに起因するリーク電流の発生を防止することがで
き、半導体デバイスの信頼性を向上させることが可能に
なる。
法を用いたＮＨ3 雰囲気中における熱処理により、多結
晶シリコン層からなるゲート電極１４並びにシリコン基
板１０表層部のソース領域１６及びドレイン領域１８上
に膜厚１．５ｎｍのＳｉＮ薄膜２２、２４、２６を形成
した後、基体全面に膜厚１０ｎｍのＣｏ膜２８を成膜
し、第１回目のＲＴＡ法を用いたアニール処理によりＣ
ｏ膜２８を下地のＳｉと反応させて、高抵抗のＣｏシリ
サイドであるＣｏＳｉ膜３０、３２、３４を形成し、第
２回目のＲＴＡ法を用いたアニール処理によりＣｏシリ
サイドの中で最も低抵抗な相であるＣｏＳｉ2 膜３６、
３８、４０に相転移しているが、第１回目のＲＴＡ法を
用いたアニール処理によりＣｏ膜２８と下地のＳｉとを
反応させる際に、ゲート電極１４並びにソース領域１６
及びドレイン領域１８とＣｏ膜２８と間にスパイク防止
用のＳｉＮ薄膜２２、２４、２６が介在していることに
より、局所的なＣｏ原子の異常拡散が抑制され、Ｃｏ原
子が均一に拡散して、Ｃｏシリサイドのスパイクの形成
を防止することができるため、このＣｏシリサイドのス
パイクに起因するリーク電流の発生を防止することがで
き、半導体デバイスの信頼性を向上させることが可能に
なる。
【００３５】また、このようにリーク電流の発生を防止
することができることから、低抵抗のＣｏＳｉ2 膜３
６、３８、４０の膜厚を更に十分に厚くすることが可能
になるため、これらのＣｏＳｉ2 膜３６、３８、４０を
形成したゲート電極１４並びにソース領域１６及びドレ
イン領域１８の抵抗を更に低減することができ、半導体
デバイスの動作速度を更に高速化することが可能にな
る。
することができることから、低抵抗のＣｏＳｉ2 膜３
６、３８、４０の膜厚を更に十分に厚くすることが可能
になるため、これらのＣｏＳｉ2 膜３６、３８、４０を
形成したゲート電極１４並びにソース領域１６及びドレ
イン領域１８の抵抗を更に低減することができ、半導体
デバイスの動作速度を更に高速化することが可能にな
る。
【００３６】（第２の実施形態）図７〜図１４は、それ
ぞれ本発明の第２の実施形態に係るＣｏシリサイド・プ
ロセスを説明するための工程断面図である。なお、上記
図１〜図６に示す構成要素と同一の要素には同一の符号
を付して説明を省略する。先ず、ＬＯＣＯＳ法を用い
て、シリコン基板１０上にＬＯＣＯＳ膜１２を選択的に
形成し、素子分離を行った後、ＬＯＣＯＳ膜１２によっ
て分離された素子領域のシリコン基板１０上に、ゲート
酸化膜（図示せず）を介して多結晶シリコン膜からなる
ゲート電極１４を形成する。
ぞれ本発明の第２の実施形態に係るＣｏシリサイド・プ
ロセスを説明するための工程断面図である。なお、上記
図１〜図６に示す構成要素と同一の要素には同一の符号
を付して説明を省略する。先ず、ＬＯＣＯＳ法を用い
て、シリコン基板１０上にＬＯＣＯＳ膜１２を選択的に
形成し、素子分離を行った後、ＬＯＣＯＳ膜１２によっ
て分離された素子領域のシリコン基板１０上に、ゲート
酸化膜（図示せず）を介して多結晶シリコン膜からなる
ゲート電極１４を形成する。
【００３７】続いて、イオン注入法を用い、素子領域の
シリコン基板１０表層部に不純物を選択的に添加し、ソ
ース領域１６及びドレイン領域１８を形成した後、Ｓｉ
Ｏ2膜の堆積及びそのドライエッチングにより、ゲート
電極１４側面にＳｉＯ2 膜からなるサイドウォール２０
を形成する（図７参照）。
シリコン基板１０表層部に不純物を選択的に添加し、ソ
ース領域１６及びドレイン領域１８を形成した後、Ｓｉ
Ｏ2膜の堆積及びそのドライエッチングにより、ゲート
電極１４側面にＳｉＯ2 膜からなるサイドウォール２０
を形成する（図７参照）。
【００３８】次いで、ＲＴＡ法を用いて、基体全体をＮ
Ｈ3 雰囲気中において熱処理して、ゲート電極１４上面
並びにソース領域１６及びドレイン領域１８表面を窒化
し、膜厚１．５ｎｍの緻密なＳｉＮ薄膜２２、２４、２
６をそれぞれ形成する（図８参照）。なお、これら膜厚
１．５ｎｍのＳｉＮ薄膜２２、２４、２６を形成する際
のＲＴＡ処理条件は、上記第１の実施形態の場合と同様
である。
Ｈ3 雰囲気中において熱処理して、ゲート電極１４上面
並びにソース領域１６及びドレイン領域１８表面を窒化
し、膜厚１．５ｎｍの緻密なＳｉＮ薄膜２２、２４、２
６をそれぞれ形成する（図８参照）。なお、これら膜厚
１．５ｎｍのＳｉＮ薄膜２２、２４、２６を形成する際
のＲＴＡ処理条件は、上記第１の実施形態の場合と同様
である。
【００３９】次いで、スパッタ法を用いて、基体全面に
膜厚１０ｎｍのＣｏ膜２８を一様に成膜する（図９参
照）。なお、この膜厚１０ｎｍのＣｏ膜２８を形成する
際の成膜条件は、上記第１の実施形態の場合と同様であ
る。
膜厚１０ｎｍのＣｏ膜２８を一様に成膜する（図９参
照）。なお、この膜厚１０ｎｍのＣｏ膜２８を形成する
際の成膜条件は、上記第１の実施形態の場合と同様であ
る。
【００４０】次いで、例えばスパッタ法を用いて、Ｃｏ
膜２８を一様に成膜した基体を大気開放することなく、
このＣｏ膜２８上に膜厚２０ｎｍのＴｉＮキャップ膜４
２を成膜する（図１０参照）。なお、このＴｉＮキャッ
プ膜４２を形成する際の成膜条件は、 ＤＣパワー：６．５ｋＷ 圧力：０．４Ｐａ ヒータ用のＡｒガス流量：１５ｓｃｃｍ プロセス用のＮ2 ガス流量：１３５ｓｃｃｍ 基板加熱温度：１５０℃ である。
膜２８を一様に成膜した基体を大気開放することなく、
このＣｏ膜２８上に膜厚２０ｎｍのＴｉＮキャップ膜４
２を成膜する（図１０参照）。なお、このＴｉＮキャッ
プ膜４２を形成する際の成膜条件は、 ＤＣパワー：６．５ｋＷ 圧力：０．４Ｐａ ヒータ用のＡｒガス流量：１５ｓｃｃｍ プロセス用のＮ2 ガス流量：１３５ｓｃｃｍ 基板加熱温度：１５０℃ である。
【００４１】このとき、前の工程におけるスパッタチャ
ンバ内において基体全面に成膜されたＣｏ膜２８は、大
気開放されることなく、その全面がＴｉＮキャップ膜４
２によって覆われるため、本来は非常に酸化され易い金
属膜であるＣｏ膜２８が大気暴露されてその表面が酸化
されることから保護される。即ち、ＴｉＮキャップ膜４
２は、Ｃｏ膜２８の酸化防止用膜として機能する。
ンバ内において基体全面に成膜されたＣｏ膜２８は、大
気開放されることなく、その全面がＴｉＮキャップ膜４
２によって覆われるため、本来は非常に酸化され易い金
属膜であるＣｏ膜２８が大気暴露されてその表面が酸化
されることから保護される。即ち、ＴｉＮキャップ膜４
２は、Ｃｏ膜２８の酸化防止用膜として機能する。
【００４２】次いで、ＲＴＡ法を用いて、全面にＣｏ膜
２８及びＴｉＮキャップ膜４２が順に積層された基体に
対してＮ2 雰囲気中における第１回目のアニール処理を
行い、ゲート電極１４並びにソース領域１６及びドレイ
ン領域１８上のＣｏ膜２８を下地のＳｉと反応させて、
高抵抗のＣｏシリサイドであるＣｏＳｉ膜３０、３２、
３４をそれぞれ形成すると共に、ＬＯＣＯＳ膜１２及び
サイドウォール２０上には、未反応Ｃｏ膜２８を残存す
る（図１１参照）。なお、これらのＣｏＳｉ膜３０、３
２、３４を形成する際の第１回目のアニール処理条件
は、上記第１の実施形態の場合と同様である。
２８及びＴｉＮキャップ膜４２が順に積層された基体に
対してＮ2 雰囲気中における第１回目のアニール処理を
行い、ゲート電極１４並びにソース領域１６及びドレイ
ン領域１８上のＣｏ膜２８を下地のＳｉと反応させて、
高抵抗のＣｏシリサイドであるＣｏＳｉ膜３０、３２、
３４をそれぞれ形成すると共に、ＬＯＣＯＳ膜１２及び
サイドウォール２０上には、未反応Ｃｏ膜２８を残存す
る（図１１参照）。なお、これらのＣｏＳｉ膜３０、３
２、３４を形成する際の第１回目のアニール処理条件
は、上記第１の実施形態の場合と同様である。
【００４３】このとき、上記第１の実施形態の場合と同
様にして、ゲート電極１４並びにソース領域１６及びド
レイン領域１８のシリコン面とＣｏ膜２８との間にはス
パイク防止用薄膜として機能する膜厚１．５ｎｍのＳｉ
Ｎ薄膜２２、２４、２６がそれぞれ介在していることに
より、ゲート電極１４並びにソース領域１６及びドレイ
ン領域１８のシリコン面とＣｏ膜２８との反応を阻止す
ることなく、局所的なＣｏ原子の異常拡散を抑制してＣ
ｏ原子を均一に拡散させるため、ＣｏＳｉ膜３０、３
２、３４が形成されると共に、ＣｏＳｉのスパイクの形
成が防止される。また、本実施形態においても、上記第
１の実施形態の場合と同様に、処理温度５５０℃、処理
時間３０秒という条件においてアニール処理を行ってい
るため、ＣｏＳｉ膜の這い上がりによるブリッジング現
象が起きることもない。
様にして、ゲート電極１４並びにソース領域１６及びド
レイン領域１８のシリコン面とＣｏ膜２８との間にはス
パイク防止用薄膜として機能する膜厚１．５ｎｍのＳｉ
Ｎ薄膜２２、２４、２６がそれぞれ介在していることに
より、ゲート電極１４並びにソース領域１６及びドレイ
ン領域１８のシリコン面とＣｏ膜２８との反応を阻止す
ることなく、局所的なＣｏ原子の異常拡散を抑制してＣ
ｏ原子を均一に拡散させるため、ＣｏＳｉ膜３０、３
２、３４が形成されると共に、ＣｏＳｉのスパイクの形
成が防止される。また、本実施形態においても、上記第
１の実施形態の場合と同様に、処理温度５５０℃、処理
時間３０秒という条件においてアニール処理を行ってい
るため、ＣｏＳｉ膜の這い上がりによるブリッジング現
象が起きることもない。
【００４４】次いで、例えばウェットエッチング法を用
いて、Ｃｏ膜２８の酸化防止用膜としてＣｏ膜２８上に
成膜したＴｉＮキャップ膜４２をエッチング除去する
（図１２参照）。なお、このＴｉＮキャップ膜４２のウ
ェットエッチング条件は、 薬液：アンモニア過水（ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ
＝１：２：６） 薬液温度：６５℃ 処理時間：３分 である。
いて、Ｃｏ膜２８の酸化防止用膜としてＣｏ膜２８上に
成膜したＴｉＮキャップ膜４２をエッチング除去する
（図１２参照）。なお、このＴｉＮキャップ膜４２のウ
ェットエッチング条件は、 薬液：アンモニア過水（ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ
＝１：２：６） 薬液温度：６５℃ 処理時間：３分 である。
【００４５】次いで、ウェットエッチング法を用いて、
ＬＯＣＯＳ膜１２及びサイドウォール２０上の未反応Ｃ
ｏ膜２８を選択的にエッチング除去する（図１３参
照）。なお、この未反応Ｃｏ膜２８のウェットエッチン
グ条件は、上記第１の実施形態の場合と同様である。
ＬＯＣＯＳ膜１２及びサイドウォール２０上の未反応Ｃ
ｏ膜２８を選択的にエッチング除去する（図１３参
照）。なお、この未反応Ｃｏ膜２８のウェットエッチン
グ条件は、上記第１の実施形態の場合と同様である。
【００４６】次いで、ＲＴＡ法を用いて、ゲート電極１
４並びにソース領域１６及びドレイン領域１８上にそれ
ぞれＣｏＳｉ膜３０、３２、３４が形成された基体に対
してＮ2 雰囲気中における第２回目のアニール処理を行
い、これらのＣｏＳｉ膜３０、３２、３４をＣｏシリサ
イドの中で最も低抵抗な相であるＣｏＳｉ2 膜３６、３
８、４０に相転移する（図１４参照）。なお、これらの
ＣｏＳｉ膜３０、３２、３４をＣｏＳｉ2 膜３６、３
８、４０に相転移する際の第２回目のアニール処理条件
は、上記第１の実施形態の場合と同様である。
４並びにソース領域１６及びドレイン領域１８上にそれ
ぞれＣｏＳｉ膜３０、３２、３４が形成された基体に対
してＮ2 雰囲気中における第２回目のアニール処理を行
い、これらのＣｏＳｉ膜３０、３２、３４をＣｏシリサ
イドの中で最も低抵抗な相であるＣｏＳｉ2 膜３６、３
８、４０に相転移する（図１４参照）。なお、これらの
ＣｏＳｉ膜３０、３２、３４をＣｏＳｉ2 膜３６、３
８、４０に相転移する際の第２回目のアニール処理条件
は、上記第１の実施形態の場合と同様である。
【００４７】以上のように本実施形態によれば、上記第
１の実施形態にいわゆるＴｉＮキャップ・プロセスを組
み合わせることにより、即ちＲＴＡ法を用いたＮＨ3 雰
囲気中における熱処理によりゲート電極１４並びにソー
ス領域１６及びドレイン領域１８上にＳｉＮ薄膜２２、
２４、２６をそれぞれ形成し、基体全面にＣｏ膜２８を
成膜した後、このＣｏ膜２８上に酸化防止用膜としてＴ
ｉＮキャップ膜４２を成膜し、続いて第１回目のＲＴＡ
法を用いたアニール処理によりＣｏＳｉ膜３０、３２、
３４をそれぞれ形成し、第２回目のＲＴＡ法を用いたア
ニール処理によりＣｏＳｉ2 膜３６、３８、４０に相転
移することにより、成膜後のＣｏ膜２８全面がＴｉＮキ
ャップ膜４２によって覆われ、大気暴露による表面酸化
から保護されるため、その後の第１回目のアニール処理
によるＣｏＳｉ膜３０、３２、３４の形成、更に第２回
目のアニール処理によるＣｏＳｉ2 膜３６、３８、４０
への相転移を安定して行うことができる。従って、上記
第１の実施形態の場合と同様の効果を奏することに加
え、低抵抗のＣｏＳｉ2 膜３６、３８、４０をより安定
に形成することができるため、更に信頼性の高い、より
高速な半導体デバイスを作製することが可能になる。
１の実施形態にいわゆるＴｉＮキャップ・プロセスを組
み合わせることにより、即ちＲＴＡ法を用いたＮＨ3 雰
囲気中における熱処理によりゲート電極１４並びにソー
ス領域１６及びドレイン領域１８上にＳｉＮ薄膜２２、
２４、２６をそれぞれ形成し、基体全面にＣｏ膜２８を
成膜した後、このＣｏ膜２８上に酸化防止用膜としてＴ
ｉＮキャップ膜４２を成膜し、続いて第１回目のＲＴＡ
法を用いたアニール処理によりＣｏＳｉ膜３０、３２、
３４をそれぞれ形成し、第２回目のＲＴＡ法を用いたア
ニール処理によりＣｏＳｉ2 膜３６、３８、４０に相転
移することにより、成膜後のＣｏ膜２８全面がＴｉＮキ
ャップ膜４２によって覆われ、大気暴露による表面酸化
から保護されるため、その後の第１回目のアニール処理
によるＣｏＳｉ膜３０、３２、３４の形成、更に第２回
目のアニール処理によるＣｏＳｉ2 膜３６、３８、４０
への相転移を安定して行うことができる。従って、上記
第１の実施形態の場合と同様の効果を奏することに加
え、低抵抗のＣｏＳｉ2 膜３６、３８、４０をより安定
に形成することができるため、更に信頼性の高い、より
高速な半導体デバイスを作製することが可能になる。
【００４８】
【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置の製造方法によれば、次のような効果を奏
することができる。即ち、請求項１に係る半導体装置の
製造方法によれば、シリコン領域を含む基体全面に金属
膜を形成する前に、このシリコン領域上にスパイク防止
用の薄膜を形成することにより、シリコン領域と金属膜
との間にスパイク防止用の薄膜が介在することになるた
め、熱処理によりシリコン領域のＳｉと金属とを反応さ
せる際に、シリサイド化反応の初期において発生する局
所的な金属原子の異常拡散が抑制され、金属原子が均一
に拡散して、シリサイドのスパイクが形成されることを
防止することが可能になり、このシリサイドのスパイク
に起因するリーク電流の発生を防止することができる。
また、こうしたリーク電流の発生を防止することができ
ることから、低抵抗のシリサイド膜の膜厚を更に十分に
厚くすることが可能になるため、このシリサイド膜を形
成したシリコン領域の抵抗を更に低減することができ
る。従って、高信頼性、高性能の半導体デバイスを作製
することが可能になる。
る半導体装置の製造方法によれば、次のような効果を奏
することができる。即ち、請求項１に係る半導体装置の
製造方法によれば、シリコン領域を含む基体全面に金属
膜を形成する前に、このシリコン領域上にスパイク防止
用の薄膜を形成することにより、シリコン領域と金属膜
との間にスパイク防止用の薄膜が介在することになるた
め、熱処理によりシリコン領域のＳｉと金属とを反応さ
せる際に、シリサイド化反応の初期において発生する局
所的な金属原子の異常拡散が抑制され、金属原子が均一
に拡散して、シリサイドのスパイクが形成されることを
防止することが可能になり、このシリサイドのスパイク
に起因するリーク電流の発生を防止することができる。
また、こうしたリーク電流の発生を防止することができ
ることから、低抵抗のシリサイド膜の膜厚を更に十分に
厚くすることが可能になるため、このシリサイド膜を形
成したシリコン領域の抵抗を更に低減することができ
る。従って、高信頼性、高性能の半導体デバイスを作製
することが可能になる。
【００４９】また、請求項２に係る半導体装置の製造方
法によれば、上記請求項１に係る半導体装置の製造方法
において、金属膜がＣｏ膜であることにより、特にシリ
サイドのスパイクが形成され易いＣｏ膜の場合であって
も、シリコン領域のＳｉとの反応によってシリサイド膜
が形成される際に、シリコン領域とＣｏ膜と間にスパイ
ク防止用の薄膜が介在しているため、局所的なＣｏ原子
の異常拡散が抑制され、Ｃｏ原子が均一に拡散して、Ｃ
ｏシリサイドのスパイクの形成を防止することが可能に
なる。このため、Ｃｏシリサイドのスパイクに起因する
リーク電流の発生を防止することができると共に、こう
したリーク電流の発生を防止することができることか
ら、最も低抵抗な相のＣｏシリサイド膜、即ちＣｏＳｉ
2 膜の膜厚を更に十分に厚くすることが可能になり、こ
のＣｏＳｉ2 膜を形成したシリコン領域、例えばゲート
電極やソース領域及びドレイン領域の抵抗を更に低減す
ることができるため、信頼性の高い、より高速な半導体
デバイスを作製することが可能になる。
法によれば、上記請求項１に係る半導体装置の製造方法
において、金属膜がＣｏ膜であることにより、特にシリ
サイドのスパイクが形成され易いＣｏ膜の場合であって
も、シリコン領域のＳｉとの反応によってシリサイド膜
が形成される際に、シリコン領域とＣｏ膜と間にスパイ
ク防止用の薄膜が介在しているため、局所的なＣｏ原子
の異常拡散が抑制され、Ｃｏ原子が均一に拡散して、Ｃ
ｏシリサイドのスパイクの形成を防止することが可能に
なる。このため、Ｃｏシリサイドのスパイクに起因する
リーク電流の発生を防止することができると共に、こう
したリーク電流の発生を防止することができることか
ら、最も低抵抗な相のＣｏシリサイド膜、即ちＣｏＳｉ
2 膜の膜厚を更に十分に厚くすることが可能になり、こ
のＣｏＳｉ2 膜を形成したシリコン領域、例えばゲート
電極やソース領域及びドレイン領域の抵抗を更に低減す
ることができるため、信頼性の高い、より高速な半導体
デバイスを作製することが可能になる。
【００５０】また、請求項３に係る半導体装置の製造方
法によれば、上記請求項１に係る半導体装置の製造方法
において、スパイク防止用の薄膜がＳｉＮ膜からなるこ
とにより、シリコン領域と金属膜との間にＳｉＮ膜が介
在するため、局所的な金属原子の異常拡散を抑制して均
一に拡散させ、シリサイド膜を形成する際のスパイク防
止用薄膜として機能することができる。
法によれば、上記請求項１に係る半導体装置の製造方法
において、スパイク防止用の薄膜がＳｉＮ膜からなるこ
とにより、シリコン領域と金属膜との間にＳｉＮ膜が介
在するため、局所的な金属原子の異常拡散を抑制して均
一に拡散させ、シリサイド膜を形成する際のスパイク防
止用薄膜として機能することができる。
【００５１】また、請求項４に係る半導体装置の製造方
法によれば、上記請求項３に係る半導体装置の製造方法
において、ＳｉＮ膜からなるスパイク防止用の薄膜を形
成する工程が、ＲＴＡ法を用いて、シリコン領域を含む
基体全面に対してＮＨ3 雰囲気中におけるアニール処理
を行い、シリコン領域表面にＳｉＮ膜を形成する工程で
あることにより、Ｓｉと金属との反応を阻止することな
く、且つシリサイド膜を形成する際のスパイク防止用薄
膜として機能するのに必要十分な膜厚をもつ緻密なＳｉ
Ｎ膜を容易に形成することが可能になる。
法によれば、上記請求項３に係る半導体装置の製造方法
において、ＳｉＮ膜からなるスパイク防止用の薄膜を形
成する工程が、ＲＴＡ法を用いて、シリコン領域を含む
基体全面に対してＮＨ3 雰囲気中におけるアニール処理
を行い、シリコン領域表面にＳｉＮ膜を形成する工程で
あることにより、Ｓｉと金属との反応を阻止することな
く、且つシリサイド膜を形成する際のスパイク防止用薄
膜として機能するのに必要十分な膜厚をもつ緻密なＳｉ
Ｎ膜を容易に形成することが可能になる。
【００５２】また、請求項５に係る半導体装置の製造方
法によれば、上記請求項２に係る半導体装置の製造方法
において、シリコン領域を含む基体全面にＣｏ膜を形成
した後に、このＣｏ膜上に例えばＴｉＮ膜からなる酸化
防止用の薄膜を形成する工程が含まれることにより、Ｃ
ｏ膜が大気暴露によって表面酸化されることから保護さ
れるため、上記請求項２に係る半導体装置の製造方法の
場合よりも更に安定してＣｏシリサイド膜の形成を行う
ことができる。
法によれば、上記請求項２に係る半導体装置の製造方法
において、シリコン領域を含む基体全面にＣｏ膜を形成
した後に、このＣｏ膜上に例えばＴｉＮ膜からなる酸化
防止用の薄膜を形成する工程が含まれることにより、Ｃ
ｏ膜が大気暴露によって表面酸化されることから保護さ
れるため、上記請求項２に係る半導体装置の製造方法の
場合よりも更に安定してＣｏシリサイド膜の形成を行う
ことができる。
【図１】本発明の第１の実施形態に係るＣｏシリサイド
・プロセスを説明するための工程断面図（その１）であ
る。
・プロセスを説明するための工程断面図（その１）であ
る。
【図２】本発明の第１の実施形態に係るＣｏシリサイド
・プロセスを説明するための工程断面図（その２）であ
る。
・プロセスを説明するための工程断面図（その２）であ
る。
【図３】本発明の第１の実施形態に係るＣｏシリサイド
・プロセスを説明するための工程断面図（その３）であ
る。
・プロセスを説明するための工程断面図（その３）であ
る。
【図４】本発明の第１の実施形態に係るＣｏシリサイド
・プロセスを説明するための工程断面図（その４）であ
る。
・プロセスを説明するための工程断面図（その４）であ
る。
【図５】本発明の第１の実施形態に係るＣｏシリサイド
・プロセスを説明するための工程断面図（その５）であ
る。
・プロセスを説明するための工程断面図（その５）であ
る。
【図６】本発明の第１の実施形態に係るＣｏシリサイド
・プロセスを説明するための工程断面図（その６）であ
る。
・プロセスを説明するための工程断面図（その６）であ
る。
【図７】本発明の第２の実施形態に係るＣｏシリサイド
・プロセスを説明するための工程断面図（その１）であ
る。
・プロセスを説明するための工程断面図（その１）であ
る。
【図８】本発明の第２の実施形態に係るＣｏシリサイド
・プロセスを説明するための工程断面図（その２）であ
る。
・プロセスを説明するための工程断面図（その２）であ
る。
【図９】本発明の第２の実施形態に係るＣｏシリサイド
・プロセスを説明するための工程断面図（その３）であ
る。
・プロセスを説明するための工程断面図（その３）であ
る。
【図１０】本発明の第２の実施形態に係るＣｏシリサイ
ド・プロセスを説明するための工程断面図（その４）で
ある。
ド・プロセスを説明するための工程断面図（その４）で
ある。
【図１１】本発明の第２の実施形態に係るＣｏシリサイ
ド・プロセスを説明するための工程断面図（その５）で
ある。
ド・プロセスを説明するための工程断面図（その５）で
ある。
【図１２】本発明の第２の実施形態に係るＣｏシリサイ
ド・プロセスを説明するための工程断面図（その６）で
ある。
ド・プロセスを説明するための工程断面図（その６）で
ある。
【図１３】本発明の第２の実施形態に係るＣｏシリサイ
ド・プロセスを説明するための工程断面図（その７）で
ある。
ド・プロセスを説明するための工程断面図（その７）で
ある。
【図１４】本発明の第２の実施形態に係るＣｏシリサイ
ド・プロセスを説明するための工程断面図（その８）で
ある。
ド・プロセスを説明するための工程断面図（その８）で
ある。
【図１５】ｎ+ 型拡散層上に形成されたＴｉシリサイド
膜のシート抵抗Ｒｓの線幅依存性を示すのグラフであ
る。
膜のシート抵抗Ｒｓの線幅依存性を示すのグラフであ
る。
【図１６】ｐ+ 型拡散層上に形成されたＴｉシリサイド
膜のシート抵抗Ｒｓの線幅依存性を示すのグラフであ
る。
膜のシート抵抗Ｒｓの線幅依存性を示すのグラフであ
る。
【図１７】ｎ+ 型拡散層上に形成されたＣｏシリサイド
膜のシート抵抗Ｒｓの線幅依存性を示すのグラフであ
る。
膜のシート抵抗Ｒｓの線幅依存性を示すのグラフであ
る。
【図１８】ｐ+ 型拡散層上に形成されたＣｏシリサイド
膜のシート抵抗Ｒｓの線幅依存性を示すのグラフであ
る。
膜のシート抵抗Ｒｓの線幅依存性を示すのグラフであ
る。
【図１９】従来のＣｏシリサイド・プロセスを説明する
ための工程断面図（その１）である。
ための工程断面図（その１）である。
【図２０】従来のＣｏシリサイド・プロセスを説明する
ための工程断面図（その２）である。
ための工程断面図（その２）である。
【図２１】従来のＣｏシリサイド・プロセスを説明する
ための工程断面図（その３）である。
ための工程断面図（その３）である。
【図２２】従来のＣｏシリサイド・プロセスを説明する
ための工程断面図（その４）である。
ための工程断面図（その４）である。
【図２３】従来のＣｏシリサイド・プロセスを説明する
ための工程断面図（その５）である。
ための工程断面図（その５）である。
【図２４】ｎ+ 型拡散層上にＣｏシリサイド膜を形成す
る際のシリサイド温度によるリーク電流の累積度数分布
を示すのグラフである。
る際のシリサイド温度によるリーク電流の累積度数分布
を示すのグラフである。
【図２５】ｐ+ 型拡散層上にＣｏシリサイド膜を形成す
る際のシリサイド温度によるリーク電流の累積度数分布
を示すのグラフである。
る際のシリサイド温度によるリーク電流の累積度数分布
を示すのグラフである。
【図２６】従来のＣｏシリサイド・プロセスにおいて形
成されるＣｏシリサイドのスパイクを示す模式図であ
る。
成されるＣｏシリサイドのスパイクを示す模式図であ
る。
１０…シリコン基板、１２…ＬＯＣＯＳ膜、１４…ゲー
ト電極、１６…ソース領域、１８…ドレイン領域、２０
…サイドウォール、２２、２４、２６…ＳｉＮ薄膜、２
８…Ｃｏ膜、３０、３２、３４…ＣｏＳｉ膜、３６、３
８、４０…ＣｏＳｉ2 膜、４２…ＴｉＮキャップ膜、５
０…シリコン基板、５２…ＬＯＣＯＳ膜、５４…ゲート
電極、５６…ソース領域、５８…ドレイン領域、６０…
サイドウォール、６２…Ｃｏ膜、６４、６６、６８…Ｃ
ｏＳｉ膜、７０、７２、７４…ＣｏＳｉ2 膜、７６…ｎ
+ 型拡散層、７８…Ｃｏシリサイド膜、８０…Ｃｏシリ
サイドのスパイク。
ト電極、１６…ソース領域、１８…ドレイン領域、２０
…サイドウォール、２２、２４、２６…ＳｉＮ薄膜、２
８…Ｃｏ膜、３０、３２、３４…ＣｏＳｉ膜、３６、３
８、４０…ＣｏＳｉ2 膜、４２…ＴｉＮキャップ膜、５
０…シリコン基板、５２…ＬＯＣＯＳ膜、５４…ゲート
電極、５６…ソース領域、５８…ドレイン領域、６０…
サイドウォール、６２…Ｃｏ膜、６４、６６、６８…Ｃ
ｏＳｉ膜、７０、７２、７４…ＣｏＳｉ2 膜、７６…ｎ
+ 型拡散層、７８…Ｃｏシリサイド膜、８０…Ｃｏシリ
サイドのスパイク。
Claims (6)
- 【請求項１】 シリコン領域を含む基体全面に金属膜を
形成した後、熱処理により前記金属膜と前記シリコン領
域のＳｉとを反応させ、前記シリコン領域上にシリサイ
ド膜を自己整合的に形成する半導体装置の製造方法であ
って、 前記シリコン領域を含む基体全面に前記金属膜を形成す
る前に、前記シリコン領域上にスパイク防止用の薄膜を
形成する工程が含まれることを特徴とする半導体装置の
製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記金属膜が、Ｃｏ膜であることを特徴とする半導体装
置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記スパイク防止用の薄膜が、ＳｉＮ膜からなることを
特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 前記ＳｉＮ膜からなるスパイク防止用の薄膜を形成する
工程が、短時間熱処理法を用いて、前記シリコン領域を
含む基体全面に対してＮＨ3 雰囲気中におけるアニール
処理を行い、前記シリコン領域表面に前記ＳｉＮ膜を形
成する工程であることを特徴とする半導体装置の製造方
法。 - 【請求項５】 請求項２記載の半導体装置の製造方法に
おいて、 前記シリコン領域を含む基体全面に前記Ｃｏ膜を形成し
た後に、前記Ｃｏ膜上に酸化防止用の薄膜を形成する工
程が含まれることを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 前記酸化防止用の薄膜が、ＴｉＮ膜からなることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13706397A JPH10335265A (ja) | 1997-05-27 | 1997-05-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13706397A JPH10335265A (ja) | 1997-05-27 | 1997-05-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335265A true JPH10335265A (ja) | 1998-12-18 |
Family
ID=15190031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13706397A Pending JPH10335265A (ja) | 1997-05-27 | 1997-05-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335265A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6346465B1 (en) | 1997-06-23 | 2002-02-12 | Nec Corportion | Semiconductor device with silicide contact structure and fabrication method thereof |
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-
1997
- 1997-05-27 JP JP13706397A patent/JPH10335265A/ja active Pending
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