JPH0786583A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0786583A JPH0786583A JP22763493A JP22763493A JPH0786583A JP H0786583 A JPH0786583 A JP H0786583A JP 22763493 A JP22763493 A JP 22763493A JP 22763493 A JP22763493 A JP 22763493A JP H0786583 A JPH0786583 A JP H0786583A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 本発明は半導体装置に使用されるシリサイド
膜の形成方法に係わり、サリサイド工程でのゲート電
極、ソース・ドレイン拡散層間のシリサイド膜によるシ
ョートを確実に防止することを目的とする。 【構成】 半導体基板１上のゲート電極４の側壁部に形
成されたサイドウォール絶縁膜７が第一の絶縁膜５と第
二の絶縁膜６の積層された二層からなり、かつ、下層の
第一の絶縁膜５の表面が上層の第二の絶縁膜６より、ゲ
ート電極４の側壁部の上端及び下端で窪んだ構造を有
し、半導体基板１上に被覆された高融点金属膜９が、サ
イドウォール絶縁膜７の下端で不連続な構造を有するよ
うに構成する。
膜の形成方法に係わり、サリサイド工程でのゲート電
極、ソース・ドレイン拡散層間のシリサイド膜によるシ
ョートを確実に防止することを目的とする。 【構成】 半導体基板１上のゲート電極４の側壁部に形
成されたサイドウォール絶縁膜７が第一の絶縁膜５と第
二の絶縁膜６の積層された二層からなり、かつ、下層の
第一の絶縁膜５の表面が上層の第二の絶縁膜６より、ゲ
ート電極４の側壁部の上端及び下端で窪んだ構造を有
し、半導体基板１上に被覆された高融点金属膜９が、サ
イドウォール絶縁膜７の下端で不連続な構造を有するよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に使用され
るシリサイドの形成方法に係わり、特にソース・ドレイ
ン部とゲートポリシリコン上に同時にシリサイド膜を形
成するサリサイドプロセスにおいて、良好な形状を得る
ための半導体装置の製造方法に関する。
るシリサイドの形成方法に係わり、特にソース・ドレイ
ン部とゲートポリシリコン上に同時にシリサイド膜を形
成するサリサイドプロセスにおいて、良好な形状を得る
ための半導体装置の製造方法に関する。
【０００２】
【従来の技術】図４は従来例の説明図である。図におい
て、11はSi基板、12はフィールドSiO2膜、13はゲートSi
O2膜、14はゲート電極、17' はサイドウォールSiO2膜、
18はソース・ドレイン拡散層、20はTiシリサイド膜であ
る。
て、11はSi基板、12はフィールドSiO2膜、13はゲートSi
O2膜、14はゲート電極、17' はサイドウォールSiO2膜、
18はソース・ドレイン拡散層、20はTiシリサイド膜であ
る。
【０００３】従来のサリサイド工程では、図４（ａ）に
示すように、Si基板11上に形成したポリSi膜からなるゲ
ート電極14の側壁部に二酸化シリコン（SiO2）膜を自己
整合的に形成してサイドウォールSiO2膜17' とした後、
チタン(Ti)等のシリサイド形成のため、図示しないTi等
の金属膜をSi基板11上全面に堆積し、熱処理して、ソー
ス・ドレイン拡散層18、ゲート電極14表面にのみTiシリ
サイド膜20を自己整合的に形成する。
示すように、Si基板11上に形成したポリSi膜からなるゲ
ート電極14の側壁部に二酸化シリコン（SiO2）膜を自己
整合的に形成してサイドウォールSiO2膜17' とした後、
チタン(Ti)等のシリサイド形成のため、図示しないTi等
の金属膜をSi基板11上全面に堆積し、熱処理して、ソー
ス・ドレイン拡散層18、ゲート電極14表面にのみTiシリ
サイド膜20を自己整合的に形成する。
【０００４】この後、フィールドSiO2膜12やサイドウォ
ールSiO2膜17' 上の未反応のTi等の金属膜を薬品処理に
よって選択的にエッチング除去し、熱処理を加えて、図
４（ｂ）にゲート電極14の側壁部を拡大して示したよう
に、ゲート電極14とSi基板11のソース・ドレイン拡散層
上にTiシリサイド膜20を形成してサリサイド工程を完了
する。
ールSiO2膜17' 上の未反応のTi等の金属膜を薬品処理に
よって選択的にエッチング除去し、熱処理を加えて、図
４（ｂ）にゲート電極14の側壁部を拡大して示したよう
に、ゲート電極14とSi基板11のソース・ドレイン拡散層
上にTiシリサイド膜20を形成してサリサイド工程を完了
する。
【０００５】
【発明が解決しようとする課題】従って、上記の従来技
術では、シリサイド膜の形成時のSiとTi等の高融点金属
との反応の時、Siの金属中への拡散により、Si表面だけ
でなく、SiO2膜の上までシリサイドが形成されてしまう
場合がある。
術では、シリサイド膜の形成時のSiとTi等の高融点金属
との反応の時、Siの金属中への拡散により、Si表面だけ
でなく、SiO2膜の上までシリサイドが形成されてしまう
場合がある。
【０００６】このような現象はシリサイドの横方向成長
と呼ばれ、特にTiの場合のように、SiがTi中に拡散する
ことによって、シリサイド化が進む場合に問題となる。
このような横方向成長が激しくなると図４（ｃ）に示す
ように、ゲート電極上のシリサイド層と、ソース・ドレ
イン拡散層上のシリサイド膜がショートしてしまう場合
がある。
と呼ばれ、特にTiの場合のように、SiがTi中に拡散する
ことによって、シリサイド化が進む場合に問題となる。
このような横方向成長が激しくなると図４（ｃ）に示す
ように、ゲート電極上のシリサイド層と、ソース・ドレ
イン拡散層上のシリサイド膜がショートしてしまう場合
がある。
【０００７】今後の微細なデバイスにおいては、スケー
リングによりゲート電極のポリSi膜の厚さも薄くなるた
めに、ゲート電極表面とソース・ドレイン拡散層との距
離はますます接近し上記の横方向成長によるショートの
問題は大きくなる。
リングによりゲート電極のポリSi膜の厚さも薄くなるた
めに、ゲート電極表面とソース・ドレイン拡散層との距
離はますます接近し上記の横方向成長によるショートの
問題は大きくなる。
【０００８】本発明の目的は、サリサイド工程でのゲー
ト電極、ソース・ドレイン拡散層間のシリサイド膜によ
るショートを確実に防止することにある。
ト電極、ソース・ドレイン拡散層間のシリサイド膜によ
るショートを確実に防止することにある。
【０００９】
【課題を解決するための手段】図１〜図２は本発明の原
理説明図であり、工程順模式断面図である。図におい
て、１は半導体基板、２はフィールド絶縁膜、３はゲー
ト絶縁膜、４はゲート電極、５は第一の絶縁膜、６は第
二の絶縁膜、７はサイドウォール絶縁膜、９は高融点金
属膜である。
理説明図であり、工程順模式断面図である。図におい
て、１は半導体基板、２はフィールド絶縁膜、３はゲー
ト絶縁膜、４はゲート電極、５は第一の絶縁膜、６は第
二の絶縁膜、７はサイドウォール絶縁膜、９は高融点金
属膜である。
【００１０】上記問題点は、ゲート電極の側壁部に形成
されるサイドウォール絶縁膜の表面に窪み（くびれ）を
設けて、半導体基板上に形成するシリサイド膜形成用の
高融点金属膜を窪みの部分で不連続にしておくことによ
り解決される。
されるサイドウォール絶縁膜の表面に窪み（くびれ）を
設けて、半導体基板上に形成するシリサイド膜形成用の
高融点金属膜を窪みの部分で不連続にしておくことによ
り解決される。
【００１１】即ち、本発明の目的は、図１に示すよう
に、半導体基板１上のゲート電極４の側壁部に形成され
たサイドウォール絶縁膜７が第一の絶縁膜５と第二の絶
縁膜６の積層された二層からなり、かつ、サイドウォー
ル絶縁膜７の下端で、下層の第一の絶縁膜５の表面が上
層の第二の絶縁膜６より窪んだ構造を有し、半導体基板
１上に被覆された高融点金属膜９が、サイドウォール絶
縁膜７の下端で不連続な構造を有することにより達成さ
れる。
に、半導体基板１上のゲート電極４の側壁部に形成され
たサイドウォール絶縁膜７が第一の絶縁膜５と第二の絶
縁膜６の積層された二層からなり、かつ、サイドウォー
ル絶縁膜７の下端で、下層の第一の絶縁膜５の表面が上
層の第二の絶縁膜６より窪んだ構造を有し、半導体基板
１上に被覆された高融点金属膜９が、サイドウォール絶
縁膜７の下端で不連続な構造を有することにより達成さ
れる。
【００１２】また、図２（ａ）に示すように、フィール
ド絶縁膜２、ゲート絶縁膜３、ゲート電極４が順次形成
されたＭＯＳ型の半導体基板１上に、第一の絶縁膜５と
第二の絶縁膜６とを順次積層する工程と、図２（ｂ）に
示すように、第二の絶縁膜６、第一の絶縁膜５を異方性
エッチングして、ゲート電極４の側壁部に第一の絶縁膜
５と第二の絶縁膜６とが積層されたサイドウォール絶縁
膜７を形成する工程と、図２（ｃ）に示すように、第一
の絶縁膜５の露出面をエッチングして、サイドウォール
絶縁膜７の下端に窪みを形成する工程と、図２（ｄ）に
示すように、半導体基板１上に高融点金属膜９を被着
し、サイドウォール絶縁膜７の下端で不連続な高融点金
属膜９を形成する工程とを含むことにより達成される。
ド絶縁膜２、ゲート絶縁膜３、ゲート電極４が順次形成
されたＭＯＳ型の半導体基板１上に、第一の絶縁膜５と
第二の絶縁膜６とを順次積層する工程と、図２（ｂ）に
示すように、第二の絶縁膜６、第一の絶縁膜５を異方性
エッチングして、ゲート電極４の側壁部に第一の絶縁膜
５と第二の絶縁膜６とが積層されたサイドウォール絶縁
膜７を形成する工程と、図２（ｃ）に示すように、第一
の絶縁膜５の露出面をエッチングして、サイドウォール
絶縁膜７の下端に窪みを形成する工程と、図２（ｄ）に
示すように、半導体基板１上に高融点金属膜９を被着
し、サイドウォール絶縁膜７の下端で不連続な高融点金
属膜９を形成する工程とを含むことにより達成される。
【００１３】
【作用】本発明においては、図１のようにゲート電極の
側壁部に形成した二層からなるサイドウォール絶縁膜の
下端にくびれた窪みが形成されているために、このよう
な形状のところに高融点金属膜をスパッタ法により堆積
した場合、窪み部分の直下では金属膜が堆積しないため
に、Si基板上に堆積した金属膜とゲート電極側壁のサイ
ドウォール絶縁膜上の金属膜は物理的に不連続となる。
側壁部に形成した二層からなるサイドウォール絶縁膜の
下端にくびれた窪みが形成されているために、このよう
な形状のところに高融点金属膜をスパッタ法により堆積
した場合、窪み部分の直下では金属膜が堆積しないため
に、Si基板上に堆積した金属膜とゲート電極側壁のサイ
ドウォール絶縁膜上の金属膜は物理的に不連続となる。
【００１４】このことにより、金属膜をシリサイド化し
た場合に横方向成長するためのSiの拡散経路が無くなっ
てしまうために、結果としてサイドウォール絶縁膜上へ
のシリサイドの横方向成長は抑制される。
た場合に横方向成長するためのSiの拡散経路が無くなっ
てしまうために、結果としてサイドウォール絶縁膜上へ
のシリサイドの横方向成長は抑制される。
【００１５】よって、ゲート電極表面とソース・ドレイ
ン拡散層間のショートは従来に比べて起こり難くなる。
ン拡散層間のショートは従来に比べて起こり難くなる。
【００１６】
【実施例】図３は本発明の一実施例の工程順模式断面図
である。図において、11はSi基板、12はフィールドSiO2
膜、13はゲートSiO2膜、14はゲート電極、15は Si3N
4膜、16はSiO2膜、17はサイドウォール絶縁膜、18はソ
ース・ドレイン拡散層、19はTi膜、20はTiシリサイド
膜、21はＰＳＧ膜、22はAl電極膜である。
である。図において、11はSi基板、12はフィールドSiO2
膜、13はゲートSiO2膜、14はゲート電極、15は Si3N
4膜、16はSiO2膜、17はサイドウォール絶縁膜、18はソ
ース・ドレイン拡散層、19はTi膜、20はTiシリサイド
膜、21はＰＳＧ膜、22はAl電極膜である。
【００１７】図３により本発明の一実施例について説明
するが、本発明では、ゲート電極側壁のサイドウォール
絶縁膜の形成に関してのみ、従来技術と異なり、他の工
程については従来と同様である。
するが、本発明では、ゲート電極側壁のサイドウォール
絶縁膜の形成に関してのみ、従来技術と異なり、他の工
程については従来と同様である。
【００１８】よって、サイドウォール絶縁膜の形成方法
について重点的に説明する。先ず、図３（ａ）に示すよ
うに、Si基板11上にフィールドSiO2膜12を形成して、MO
S 素子形成領域を画定し、ゲートSiO2膜13を形成し、そ
の上に燐をドープしたポリSi膜からなるゲート電極14を
形成する。
について重点的に説明する。先ず、図３（ａ）に示すよ
うに、Si基板11上にフィールドSiO2膜12を形成して、MO
S 素子形成領域を画定し、ゲートSiO2膜13を形成し、そ
の上に燐をドープしたポリSi膜からなるゲート電極14を
形成する。
【００１９】次に、本発明の工程に入る。図３（ｂ）に
示すように、ゲート電極の側壁保護膜を形成するため
に、 Si3N4膜15を 500Åの厚さに形成し、更にSiO2膜16
を 700Åの厚さに積層して形成した後、図３（ｃ）に示
すように、全面ＲＩＥにより、下層の Si3N4膜15と上層
のSiO2膜16からなるサイドウォール絶縁膜17をゲート電
極14の側壁部のみに残す。
示すように、ゲート電極の側壁保護膜を形成するため
に、 Si3N4膜15を 500Åの厚さに形成し、更にSiO2膜16
を 700Åの厚さに積層して形成した後、図３（ｃ）に示
すように、全面ＲＩＥにより、下層の Si3N4膜15と上層
のSiO2膜16からなるサイドウォール絶縁膜17をゲート電
極14の側壁部のみに残す。
【００２０】次に、ソース・ドレイン拡散層18をゲート
電極14とサイドウォール絶縁膜17をマスクとして通常の
工程で形成する。そして、図３（ｄ）に示すように、加
熱した燐酸を用いて、 Si3N4膜15のみ、露出面を一定の
深さまでエッチングして図３（ｄ）に示すようなサイド
ウォール絶縁膜17の下端に窪みが出来るような形状を得
る。エッチング条件は 150℃に加熱した燐酸を用い、６
分間のエッチングを行うと、 Si3N4膜15は表面から 300
Å程度エッチングされる。
電極14とサイドウォール絶縁膜17をマスクとして通常の
工程で形成する。そして、図３（ｄ）に示すように、加
熱した燐酸を用いて、 Si3N4膜15のみ、露出面を一定の
深さまでエッチングして図３（ｄ）に示すようなサイド
ウォール絶縁膜17の下端に窪みが出来るような形状を得
る。エッチング条件は 150℃に加熱した燐酸を用い、６
分間のエッチングを行うと、 Si3N4膜15は表面から 300
Å程度エッチングされる。
【００２１】この後、シリサイド膜形成用のTi膜19をス
パッタ法により 300Åの厚さにSi基板11上全面に形成す
ると、図３（ｅ）に示したようになり、サイドウォール
絶縁膜17の下端に隙間が出来る。
パッタ法により 300Åの厚さにSi基板11上全面に形成す
ると、図３（ｅ）に示したようになり、サイドウォール
絶縁膜17の下端に隙間が出来る。
【００２２】続いて、ハロゲンランプを用いたＲＴＡに
より 650℃の窒素雰囲気中で30秒のアニールを行い、Si
とTiを反応させてTiシリサイドを形成する。そして、図
３（ｆ）に示すように、70℃の硝酸、過酸化水素、純水
の混酸で未反応のTiを選択的にエッチングする。
より 650℃の窒素雰囲気中で30秒のアニールを行い、Si
とTiを反応させてTiシリサイドを形成する。そして、図
３（ｆ）に示すように、70℃の硝酸、過酸化水素、純水
の混酸で未反応のTiを選択的にエッチングする。
【００２３】次に、ＲＴＡにより 800℃、窒素中で30秒
アニールすることにより、Tiシリサイド膜20を低抵抗化
する。この後、層間絶縁膜として、例えばＰＳＧ膜21を
被覆し、スルーホールを開口し、Al膜をスパッタ法で被
着し、パターニングしてAl配線膜22を形成する。
アニールすることにより、Tiシリサイド膜20を低抵抗化
する。この後、層間絶縁膜として、例えばＰＳＧ膜21を
被覆し、スルーホールを開口し、Al膜をスパッタ法で被
着し、パターニングしてAl配線膜22を形成する。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
Tiを用いたサリサイド構造において、シリサイドの横方
向成長による電極ショート等の障害を抑制でき、今後の
微小なＭＯＳトランジスタの形成が容易にできるため、
ＭＯＳデバイスの品質向上、高信頼性の確保に寄与する
ところが大きい。
Tiを用いたサリサイド構造において、シリサイドの横方
向成長による電極ショート等の障害を抑制でき、今後の
微小なＭＯＳトランジスタの形成が容易にできるため、
ＭＯＳデバイスの品質向上、高信頼性の確保に寄与する
ところが大きい。
【図１】 本発明の原理説明図（その１）
【図２】 本発明の原理説明図（その２）
【図３】 本発明の一実施例の工程順模式断面図
【図４】 従来例の説明図
１ 半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ 第一の絶縁膜 ６ 第二の絶縁膜 ７ サイドウォール絶縁膜 ８ ソース・ドレイン拡散層 ９ 高融点金属膜 11 Si基板 12 フィールドSiO2膜 13 ゲートSiO2膜 14 ゲート電極 15 Si3N4膜 16 SiO2膜 17 サイドウォール絶縁膜 18 ソース・ドレイン拡散層 19 Ti膜 20 Tiシリサイド膜 21 ＰＳＧ膜 22 Al電極膜
Claims (2)
- 【請求項１】 半導体基板(1) 上のゲート電極(4)側壁
部に形成されたサイドウォール絶縁膜(7) が第一の絶縁
膜(5) と第二の絶縁膜(6) の積層された二層からなり、
かつ、サイドウォール絶縁膜(7) の下端で、下層の第一
の絶縁膜(6)の表面が上層の第二の絶縁膜(7) より窪ん
だ構造を有し、該半導体基板(1) 上に被覆された高融点
金属膜(9) が該サイドウォール絶縁膜(7) の下端で不連
続な構造を有することを特徴とする半導体装置。 - 【請求項２】 フィールド絶縁膜(2) 、ゲート絶縁膜
(3) 、ゲート電極(4)が順次形成されたＭＯＳ型半導体
基板上に、第一の絶縁膜(5) と第二の絶縁膜(6) とを順
次積層する工程と、 該第二の絶縁膜(6) 、該第一の絶縁膜(5) を異方性エッ
チングして、該ゲート電極(4) の側壁部に該第一の絶縁
膜(5) と該第二の絶縁膜(6) とが積層されたサイドウォ
ール絶縁膜(7) を形成する工程と、 該第一の絶縁膜(5) の露出面をエッチングして、該サイ
ドウォール絶縁膜(7)の下端に窪みを形成する工程と、 該半導体基板１上に高融点金属膜(9) を被着し、該サイ
ドウォール絶縁膜(7)の下端において不連続な高融点金
属膜(9) を形成する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22763493A JPH0786583A (ja) | 1993-09-14 | 1993-09-14 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22763493A JPH0786583A (ja) | 1993-09-14 | 1993-09-14 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786583A true JPH0786583A (ja) | 1995-03-31 |
Family
ID=16863972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22763493A Withdrawn JPH0786583A (ja) | 1993-09-14 | 1993-09-14 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786583A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724057B2 (en) | 1999-12-14 | 2004-04-20 | Sanyo Electric Co., Ltd. | Semiconductor device with reduced short circuiting between gate electrode and source/drain region |
| KR100529873B1 (ko) * | 2001-12-22 | 2005-11-22 | 동부아남반도체 주식회사 | 반도체소자의 제조방법 |
-
1993
- 1993-09-14 JP JP22763493A patent/JPH0786583A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724057B2 (en) | 1999-12-14 | 2004-04-20 | Sanyo Electric Co., Ltd. | Semiconductor device with reduced short circuiting between gate electrode and source/drain region |
| KR100529873B1 (ko) * | 2001-12-22 | 2005-11-22 | 동부아남반도체 주식회사 | 반도체소자의 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |