KR100315037B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성 방법에 있어서, 게이트 전극을 형성하는 배리어 금속막과 금속막 사이에 실리콘 박막을 삽입함으로써 게이트 전극의 저항을 감소시켜서 게이트 전극의 전기적 특성을 향상시킬 수 있는 방법에 관한 것이다.
본 발명은 반도체 기판 상에 게이트 산화막과 도핑된 폴리 실리콘 막 및 배리어 금속막을 순차적으로 적층하는 단계와, 상기 배리어 금속막 상부에 게이트 전극의 저항을 감소시키기 위한 실리콘 박막 및 금속막을 증착하는 단계와, 하드 마스크를 이용하여 상기에서 형성된 게이트 구조를 소정의 형태로 패터닝하여 게이트 전극을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로서, 보다 구체적으로는 폴리 실리콘 상부의 배리어 금속막(Barrier Metal)과 금속막 사이에 실리콘 박막(Thin Silicon)을 삽입함으로써 저항을 감소시켜 전기적 특성을 향상시키기 위한 방법에 관한 것이다.
일반적으로, 게이트 전극은 MOS 트랜지스터(Metal Oxide Semiconductor Transistor)를 선택하기 위한 전극으로서, 주로 불순물이 도핑된(Doped) 폴리 실리콘막으로 형성되거나 또는 불순물이 도핑된 폴리 실리콘막과 텅스텐 실리사이드막(WSi2)의 적층으로 형성된다.
그러나, 상기와 같이 불순물이 도핑된 폴리 실리콘막과 불순물이 도핑된 폴리 실리콘막/텅스텐 실리사이드막(WSi2)은 낮은 집적도를 갖는 반도체 소자에는 용이하게 사용되나, 현재의 고집적 반도체 소자의 미세 게이트 전극에 필요한 낮은 저항값을 만족시키지 못하기 때문에 이의 사용에는 문제점이 있다.
따라서, 종래에는 게이트 전극의 구조로 폴리 실리콘막과 금속막으로 이루어지는 구조를 사용하여 게이트 전극의 저항을 낮추는 방법이 연구되었었다. 특히, 폴리 실리콘막 상부에 금속막으로서 텅스텐(W)을 사용하고, 폴리 실리콘막과 금속막의 결합을 방지하기 위하여 상기 폴리 실리콘막과 금속막 사이에 배리어 금속막을 삽입하는 구조가 이용되고 있다.
그러나, 상기와 같은 폴리 실리콘막/배리어 금속막/금속막의 구조는 열적으로 매우 안정하지만, 1 G 이상의 고집적 메모리 소자의 설계 규격에 따른 저 저항과 얇은 폭의 게이트 전극 구조를 만족시키는 데는 한계가 있다.
게이트 전극에서 금속막의 폭이 증가하면 저항은 낮아지지만, 그 이후의 게이트 패턴(Pattern)을 형성하는 공정이나 층간 절연막을 형성하는 공정 등에서 반도체 소자의 제작에 어려움이 발생한다.
반대로, 금속막의 폭이 감소하면 고집적 반도체 소자의 제작에는 유리하지만 저항이 증가하게 되어 게이트 전극의 전기적 특성을 확보하기는 어려워진다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 게이트 전극을 형성하는 폴리 실리콘막 상부의 배리어 금속막과 금속막 사이에 실리콘 박막을 삽입함으로써, 저항 성분을 감소시켜 게이트 전극의 전기적 특성을 향상시키고, 상대적으로 선폭이 적은 게이트 전극을 형성하도록 하는데 그 목적이 있다.
도 1a 내지 도 1b는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 각 공정별 단면도,
도 2a는 배리어 금속막으로서 텅스텐 질화막(WN)을 사용한 게이트 전극에 있어서, 배리어 금속막과 금속막 사이에 실리콘 박막을 삽입한 경우와 삽입하지 않은 경우에 급속 열처리 공정의 온도에 따른 게이트 전극 저항의 변화를 나타낸 도면,
도 2b는 배리어 금속막으로 티타늄 질화막(TiN)을 사용한 게이트 전극에 있어서, 배리어 금속막과 금속막 사이에 실리콘 박막을 삽입한 경우와 삽입하지 않은 경우에 급속 열처리 공정의 온도에 따른 게이트 전극 저항의 변화를 나타낸 도면,
(도면의 주요 부분에 대한 부호의 명칭)
1: 반도체 기판 2: 게이트 산화막
3: 폴리 실리콘 4: 배리어 금속막
5: 실리콘 박막 6: 금속막
7: 하드 마스크
상기한 목적을 달성하기 위하여, 본 발명은 반도체 기판 상에 게이트 산화막과 도핑된 폴리 실리콘막 및 배리어 금속막을 순차적으로 적층하는 단계와, 상기 배리어 금속막 상부에 실리콘 박막을 증착하는 단계와, 하드 마스크(Hard Mask)를 이용하여 상기에서 형성된 게이트 구조를 패터닝(Patterning)하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 배리어 금속막은 텅스텐 질화막(WN) 또는 티타늄 질화막(TiN)을 사용하는 것을 특징으로 한다.
상기 실리콘 박막은 도핑된 비정질 실리콘(doped amorphous Silicon)막 또는 도핑된 폴리 실리콘막으로 형성되는 것을 특징으로 한다.
상기 금속막은 텅스텐(W)을 사용하는 것을 특징으로 한다.
도핑된 폴리 실리콘 막과 금속막의 적층 구조로 된 게이트 전극에서 종래의 게이트 전극과 동일한 폭을 가지면서, 종래의 경우보다 낮은 저항을 얻기 위하여 본 발명에서는 폴리 실리콘 막 상부의 배리어 금속막과 금속막 사이에 실리콘 박막을 삽입한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 자세히 설명하도록 한다.
도 1a 내지 도 1d는 본 발명의 실시 예에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 각 공정별 단면도를 도시한 것이다.
먼저, 도 1a를 참조하면 본 발명은 반도체 기판(1) 상부에 게이트 산화막(2)을 공지의 열 성장 또는 증착 방식에 의하여 형성한 다음, 게이트 산화막(2) 상부에 불순물이 도핑된 폴리 실리콘막(3)을 소정 두께로 증착하고, 폴리 실리콘 막(3) 상부에 배리어 금속막(4)을 증착한다.
이 때, 상기 폴리 실리콘막(3)은 500 내지 1,000 Å의 두께로 형성하고, 배리어 금속막(4)은 텅스텐 질화막(WN) 또는 티타늄 질화막(TiN)을 사용한다.
이후, 도 1b에 도시된 바와 같이, 상기 배리어 금속막(4) 상부에 게이트 전극의 저항을 낮추기 위한 실리콘 박막(5)으로서 비정질 실리콘막 또는 도핑된 폴리 실리콘막을 50 내지 200 Å의 두께로 형성한다.
이어서, 도 1c에 도시된 바와 같이, 상기 실리콘 박막(5) 상부에 금속막(6)과 하드 마스크(7)를 차례로 증착하는데, 상기 금속막(6)은 텅스텐(W)을 사용하고 그 두께는 500 내지 1,000 Å으로 한다. 그리고, 상기 하드 마스크(7)는 실리콘 질 산화막(SiON)과 실리콘 질화막(SiN)의 적층 구조로 형성한다.
마지막으로, 도 1d에서와 같이 하드 마스크(7)를 이용한 포토 리소그라피(Photo Lithography) 공정을 통하여 실리콘 박막(5), 배리어 금속막(4), 폴리 실리콘막(3) 및 게이트 산화막(2)을 식각하여, 게이트 전극을 형성한다.
도 2a는 폴리 실리콘막 상부의 배리어 금속막으로 텅스텐 질화막(WN)을 100 Å의 두께로 형성하고, 금속막을 500 Å의 텅스텐(W)으로 형성하여 상기 배리어 금속막과 금속막 사이에 실리콘 박막을 삽입하는 경우와 삽입하지 않는 경우에 있어서, 급속 열처리 공정(Rapid Thermal Annealing: RTA)을 실시하였을 때, 열처리 온도에 따른 저항의 변화를 도시한 것이다.
도 2a를 참조하면, 배리어 금속막과 금속막 사이에 실리콘 박막으로 도핑된 비정질 실리콘 막을 삽입한 경우(20)와, 도핑된 폴리 실리콘 막을 삽입한 경우(30)에 상기 배리어 금속막과 금속막 사이에 실리콘 박막을 삽입하지 않은 경우(10)보다 800 ℃ 이하에서 10 % 정도 게이트 전극의 저항이 감소하는 것을 볼 수 있다.
도 2b는 배리어 금속막으로 티타늄 질화막(TiN)을 100 Å의 두께로 형성하고, 금속막을 500 Å 두께의 텅스텐(W)으로 형성할 때, 상기 배리어 금속막과 금속막 사이에 실리콘 박막을 삽입한 경우와 삽입하지 않은 경우에 있어서 급속 열처리 공정의 온도에 따른 저항의 변화를 도시한 것이다.
도 2b를 참조하면, 상기 배리어 금속막으로서의 티타늄 질화막(TiN)과 금속막인 텅스텐(W) 사이에 실리콘 박막을 삽입하지 않은 경우(40)는 배리어 금속막으로서 텅스텐 질화막(WN)을 사용한 경우(10)보다 저항이 증가한 것을 볼 수 있다.
하지만, 상기 배리어 금속막으로서의 티타늄 질화막(TiN)과 금속막으로서의 텅스텐(W) 사이에 도핑된 비정질 실리콘 막 또는 도핑된 폴리 실리콘 막을 삽입한 경우(50, 60)는 배리어 금속막으로 텅스텐 질화막(WN)을 사용한 경우(20, 30)와 비교하여 저항값이 거의 변화가 없고, 800 ℃ 이하에서 상기 배리어 금속막과 금속막 사이에 실리콘 박막을 삽입하지 않은 경우(40)보다 20 내지 40 %의 저항이 낮은 값을 가지는 것을 볼 수 있다.
특히, 반도체 메모리 소자에 있어서 급속 열처리 온도인 800 ℃이하의 경우에 있어서는 배리어 금속막과 금속막 사이에 비정질 실리콘 막 또는 폴리 실리콘 막을 삽입하는 경우가 상기 비정질 실리콘 막 또는 폴리 실리콘 막을 삽입하지 않는 경우보다 게이트 전극의 저항 성분의 감소가 두드러지게 나타나는 것을 볼 수 있다.
상기와 같이 배리어 금속막(4)으로서의 티타늄 질화막(TiN)과 금속막(6)으로서의 텅스텐(W) 사이에 실리콘 박막(5)을 삽입하는 경우에 금속막의 입자 크기(Grain Size)는, 상기 실리콘 박막(5)을 삽입하지 않고 배리어 금속막(4)과 금속막(6)을 직접 적층한 경우에 있어서의 금속막(6)의 입자 크기보다 증가하기 때문이다. 즉, 배리어 금속막(4)과 금속막(6) 사이에 삽입되는 실리콘 박막(5)이 상기 금속막(6)의 입자 크기를 증가시키는 역할을 하는 것이다.
금속막과 실리콘 박막이 접촉하면 상기 실리콘 박막은 금속막과의 반응으로 금속 실리사이드가 형성되어 저항이 증가하게 되는데, 티타늄 질화막(TiN)을 배리어 금속막으로 사용하고, 텅스텐(W)을 금속막으로 사용하는 경우에 실리콘 박막이 그 사이에 삽입된 본 발명의 게이트 구조에서는 실험 결과 텅스텐 실리사이드가 형성되지 않고 금속막의 입자 크기만 증가되어 게이트 전극의 저항이 낮아지는 것을 확인할 수 있었다.
상기와 같이 텅스텐 실리사이드가 형성되지 않는 이유는, 실리콘 박막 하부의 티타늄 질화막(TiN)이 텅스텐 실리사이드의 형성을 억제하기 때문으로 해석된다. 또한, 텅스텐(W)과 실리콘이 반응하여 텅스텐 실리사이드가 형성되기 위해서는 일반적으로 두께가 1 : 2 이상의 값을 가져야 하는데, 상기 도 2a와 도 2b의 본 발명에 의한 경우처럼 텅스텐(W)의 두께를 500 Å으로 하고, 실리콘 박막을 100 Å으로 하는 경우에는 더욱 더 텅스텐 실리사이드의 형성을 억제하는 것이다.
이상에서 자세히 설명된 바와 같이 본 발명의 게이트 전극 형성 방법에 따르면, 배리어 금속막과 금속막 사이에 실리콘 박막을 삽입하여 열처리 공정을 수행함으로써, 게이트 전극의 저항 성분을 감소시키고, 그에 따라 게이트 전극의 전기적 특성을 향상시킬 수 있다.
또한, 상대적으로 폭이 좁은 게이트 전극에서도 메모리 소자에서 요구되는 저항 성분을 만족시킬 수 있기 때문에, 반도체 소자의 고집적화를 가능하게 할 수 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (6)
- 반도체 기판 상에 게이트 산화막과 도핑된 폴리 실리콘막 및 배리어 금속막을 순차적으로 적층하는 단계;상기 배리어 금속막 상부에 실리콘 박막 및 금속막을 적층하는 단계;하드 마스크를 이용하여 상기 금속막, 실리콘 박막, 배리어 금속막 및 폴리 실리콘막을 소정 형태로 패터닝하여 게이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 폴리 실리콘막은500 내지 1,000 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 배리어 금속막은텅스텐 질화막 또는 티타늄 질화막 중 하나를 사용하여 50 내지 150 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 실리콘 박막은도핑된 비정질 실리콘 박막 또는 도핑된 폴리 실리콘 박막을 50 내지 200 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 금속막은텅스텐을 500 내지 1,000 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 하드 마스크는실리콘 질산화막과 실리콘 질화막의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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