KR20050067451A - 반도체 소자 및 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 질화막 게이트 하드마스크를 사용하는 반도체 소자에서, 웨이퍼 뒷면에 형성된 질화막 하드마스크에 이온주입을 실시하여 스트레스를 완화시킨 발명이다. 이를 위한 본 발명은, 반도체 기판; 상기 반도체 기판의 앞면에 형성되며, 질화막 하드마스크를 구비한 게이트 전극; 및 상기 반도체 기판의 뒷면에 형성되며, 불순물 이온주입을 통해 막질이 개질된 하드마스크용 질화막을 포함하여 이루어진다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 질화막 게이트 하드마스크를 구비한 반도체 소자에서 웨이퍼 뒷면에 형성된 질화막 게이트 하드마스크에 불순물을 이온주입하여 스트레스를 완화시킨 발명이다.
현재, DRAM(Dynamic Random Access Memory)과 같은 메모리 소자에서 질화막(Si3N4)을 게이트 하드마스크로 사용하여 게이트 전극을 패터닝 하는 공정이 일반적으로 이용되고 있다.
이와같이 질화막 게이트 하드마스크를 사용하는 이유는, 단순히 포토레지스트만을 이용하여 게이트 전극을 패터닝하는 공정에 비하여 그 식각이 용이하다는 점 이외에도, 고집적 메모리 소자 제작에 필수적인 공정인 자기정렬콘택(Self Aligned Contact : 이하, SAC) 공정이 가능하다는 장점이 있기 때문이다.
최근에 게이트 전극의 선폭이 100nm 이하로 작아짐에 따라, 게이트 전극간의 간격이 급격히 좁아지면서 SAC 공정시 로딩효과(loading effect)가 발생하기 때문에, 매우 두꺼운 두께의 질화막 게이트 하드마스크가 요구되고 있다.
이처럼 매우 두꺼운 두께의 질화막 게이트 하드마스크를 사용할 경우, 후속 열공정시 두꺼운 질화막에 기인하는 스트레스가 유발되어 트랜지스터의 특성이 저하될 염려가 있다.
질화막 게이트 하드마스크를 형성할 경우, 질화막을 웨이퍼 앞면에만 증착하는 방법이 있으며, 또는 웨이퍼 앞/뒷면 모두에 질화막을 증착하는 방법이 있다.
일반적으로 질화막을 웨이퍼 앞면에만 증착할 경우에는 한쪽에만 질화막이 있기 때문에 필름 스트레스가 높을 뿐만 아니라, 후속 열공정에서 야기되는 스트레스 또한 매우 크다. 따라서, 질화막을 웨이퍼 앞/뒷면 모두에 증착하는 것이 스트레스 상쇄측면에서 유리하다.
이하에서는 도1a 내지 도1e를 참조하여 웨이퍼 앞/뒷면 모두에 질화막을 형성하는 종래기술을 설명한다.
먼저, 도1a에 도시된 바와같이 반도체 기판(10)에 소자분리막 형성공정 및 웰 이온주입, 채널 이온주입등을 진행한 이후, 반도체 기판의 앞/뒷면 모두에 게이트 산화막(11)을 형성한다. 이후, 게이트 산화막(11) 상에 게이트 폴리실리콘(12)을 증착한다.
다음으로 도1b에 도시된 바와같이 게이트 폴리실리콘 상에 상/하부 물질간의 확산을 막는 확산방지막(13)을 형성하고, 확산방지막(13) 상에 텅스텐막(14)을 증착한다. 이때, 게이트 산화막(11), 게이트 폴리실리콘(12)은 웨이퍼 앞/뒷면 모두에 증착되며, 확산방지막(13)과 텅스텐막(14)은 웨이퍼 앞면에만 증착된다.
다음으로 도1c에 도시된 바와같이, 웨이퍼 앞면에 형성된 텅스텐막(14) 상에 하드마스크 질화막(15)을 형성한다. 또한 웨이퍼 뒷면에 형성된 게이트 폴리실리콘(13) 상에도 하드마스크 질화막(15)을 형성한다.
이어서, 감광막 등을 이용하여 웨이퍼 앞면에만 마스크(16)를 형성한다. 다음으로 도1e에 도시된 바와같이 상기 마스크(16)를 이용하여 웨이퍼의 앞면에만, 질화막 하드마스크(15)/텅스텐막(14)/확산방지막(13)/폴리실리콘(12) 구조로 이루어진 게이트 스택을 패터닝한다.
이때, 웨이퍼의 뒷면에는 질화막 하드마스크(15)가 패터닝되지 않은 채로 그대로 남아있게 된다.
이와같이 웨이퍼 앞/뒷면 모두에 질화막을 형성하여 필름 스트레스를 감소시키는 방법에서도, 결국 게이트 전극 패터닝 후에는 웨이퍼 뒷면에 남아있는 질화막의 면적에 비해, 웨이퍼 앞면에 남아있는 질화막의 면적이 절반이하로 작기 때문에 여전히 실리콘 기판이 받는 필름 스트레스가 매우 큰 문제가 있었다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 질화막 게이트 하드마스크를 적용한 반도체 소자에서 웨이퍼 뒷면에 형성된 질화막 하드마스크에 불순물을 이온주입하여 스트레스를 완화시킨 반도체 소자 및 그 제조방법을 제공함을 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, 반도체 기판; 상기 반도체 기판의 앞면에 형성되며, 질화막 하드마스크를 구비한 게이트 전극; 및 상기 반도체 기판의 뒷면에 형성되며, 불순물 이온주입을 통해 막질이 개질된 하드마스크용 질화막을 포함하여 이루어진다.
또한, 본 발명은 웨이퍼 앞/뒷면에 각각 게이트 산화막과 폴리실리콘막을 적층형성하는 단계; 웨이퍼 앞면에 형성된 상기 폴리실리콘막 상에 확산방지막과 텅스텐막을 적층형성하는 단계; 상기 웨이퍼 뒷면에 형성된 상기 폴리실리콘막 및 상기 텅스텐막 상에 하드마스크용 질화막을 형성하는 단계; 상기 웨이퍼 뒷면에 형성된 상기 하드마스크용 질화막에 불순물을 이온주입시키는 단계; 및 상기 웨이퍼 앞면에 형성된 상기 폴리실리콘막, 확산방지막, 금속막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하여 이루어진다.
본 발명에서는 웨이퍼 뒷면에 형성된 질화막 하드마스크에 불순물을 이온주입하여 막질을 개질시켰다. 일반적으로 질화막의 스트레스는 질화막의 증착온도, 질화막의 밀도 및 조성 등과 밀접한 관계가 있는 것으로 알려져 있다. 이러한 질화막은 열처리, 이온주입, 플라즈마 처리 등을 하용하면, 그 특성개질이 가능한데, 이러한 방법들 중에서 두꺼운 질화막을 선택적으로 개질시키기 위해서는 이온주입이 가장 유리하다.
이에, 본 발명에서는 웨이퍼 뒷면에 형성된 하드마스크용 질화막에 불순물을 이온주입하여 스트레스를 완화시켜 주었다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2f는 본 발명의 일실시예에 따른 반도체 소자 제조공정을 도시한 도면으로, 이들을 참조하여 본 발명의 일실시예를 설명한다.
먼저, 도2a에 도시된 바와같이 반도체 기판(20) 상에 소자분리를 위한 트렌치 소자분리막(미도시)을 형성한 후, 웰 이온주입, 채널 이온주입공정을 진행한다.
다음으로 반도체 기판(20) 상에 게이트 산화막(21)과 게이트 폴리실리콘(22)을 차례로 적층형성한다. 이때 게이트 산화막(21)과 게이트 폴리실리콘(22)은 웨이퍼의 앞/뒷면에 모두 형성된다.
본 발명에서는 게이트 폴리실리콘(22)을 사용하였으나, 게이트 폴리실리콘 대신에 poly Si1-xGex (여기서, x 는 0.01 ∼ 0.99)를 사용할 수도 있다.
다음으로 도2b에 도시된 바와같이 웨이퍼 앞면에 형성된 게이트 폴리실리콘 (22)상에 상/하부 물질간의 확산을 막는 확산방지막(23)을 형성하고, 확산방지막(23) 상에 텅스텐막(24)을 증착한다.
전술한 바와같이 게이트 산화막(21), 게이트 폴리실리콘(22)은 웨이퍼 앞/뒷면 모두에 증착되며, 확산방지막(23)과 텅스텐막(24)은 웨이퍼 앞면에만 증착된다.
확산방지막(23)으로는 10 ∼ 300Å 두께의 WNx 막(여기서, x 는 0.1 ∼ 2.0) 또는 5 ∼ 20Å 두께의 SiNx(여기서, x 는 0.1 ∼ 2.0) 막을 적용할 수 있다.
다음으로 도2c에 도시된 바와같이 웨이퍼 앞면에 증착된 텅스텐막(24) 및 웨이퍼 뒷면에 증착된 폴리실리콘막(22) 상에 하드마스크용 질화막(25)을 형성한다.
하드마스크용 질화막(25)으로는 실리콘질화막(SixNy) 가 사용되며, 여기서 실리콘과 질소의 조성비는 x/y = 0.7 ∼ 1.1 인 막이 사용된다. 또한, 실리콘 질화막의 증착온도는 600℃ 이상인 것이 바람직하다.
다음으로 도2에 도시된 바와같이 웨이퍼 뒷면에 형성된 실리콘 질화막(25)에 대해 불순물을 이온주입하는 공정이 진행된다.
이온주입되는 불순물로는 H, He, B, C, N, O, F, Ne, Al, Si, P, Cl, Ar, Ge, As, Kr, Zr, Mo, Hf, Ta, W 등을 사용할 수 있으며, 도즈는 1010 ∼ 1016 로 한다. 이와같은 불순물 이온주입을 통해 하드마스크용 질화막을 개질시켜 스트레스를 완화할 수 있음은 전술한 바와같다.
다음으로 도2e 내지 도2f에 도시된 바와같이, 웨이퍼 앞면에 형성된 하드마스크 질화막(25) 상에 감광막으로 이루어진 마스크(26)를 형성한 후, 이를 이용한 패터닝 공정을 진행하여 웨이퍼의 앞면에만, 질화막 하드마스크(25)/텅스텐막(24)/확산방지막(23)/폴리실리콘(22) 구조로 이루어진 게이트 스택을 패터닝한다.
이때, 웨이퍼의 뒷면에는 불순물이 이온주입되어 막질이 개질된 하드마스크용 질화막(25')이 패터닝되지 않은 채로 그대로 남아있다.
이어서, 후속공정으로 게이트 재산화, 게이트 스페이서 형성, LDD 구조 및 소스/드레인 형성공정 등이 진행된다.
본 발명의 일실시예에서는 텅스텐/확산배리어/폴리실리콘이 적층된 구조의 게이트 전극을 예로 들어 설명하였지만, 이외에도 각종 금속실리사이드(예를 들면, WSix, CoSix, NiSix, TiSix, CrSix, HfSix)와 폴리실리콘이 적층된 구조의 게이트 전극에도 본 발명이 적용가능하다.
또한, 본 발명은 TaN, TaSiN, TiN, TiAlN, HfN 등의 다이렉트 금속 전극(direct metal electrode)의 구조를 갖는 게이트 전극에도 사용가능하다.
그리고, 도2a 내지 도2f에는 도시되어 있지 않지만, 하드마스크용 질화막으로 인한 스트레스를 좀더 완화시키기 위하여, 웨이퍼 앞면에 형성된 텅스텐막(24)과 질화막 하드마스크(25) 사이에 100 ∼ 1000Å 두께의 실리콘산화막 또는 금속 산화막으로 구성된 스트레스 버퍼막(stress buffer layer)을 삽입할 수도 있다.
그리고, 본 발명의 일실시예에서는, 웨이퍼 뒷면에 형성된 하드마스크용 질화막에 대한 이온주입 공정을 먼저 진행한 다음에, 웨이퍼 앞면에서 게이트 전극을 패터닝하는 공정이 진행되었지만, 그 순서를 바꿀 수도 있다.
즉, 웨이퍼 앞면에서 게이트 전극을 패터닝한 후에, 웨이퍼 뒷면에 형성된 하드마스크용 질화막에 대한 이온주입 공정을 진행하여도 무방하다.
본 발명에서와 같이 웨이퍼 뒷면에 형성된 하드마스크용 질화막에 대해 이온주입방법을 이용하여 질화막의 특성을 선택적으로 개질시킬 경우, 게이트 패턴닝 후 전체 웨이퍼가 받는 스트레스를 최소로 낮출 수 있으며 따라서, 기계적 스트레스에 의한 게이트 산화막의 특성열화를 방지할 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명을 적용하면, 게이트 패턴닝 후 전체 웨이퍼가 받는 스트레스를 최소로 낮출 수 있으며 따라서, 기계적 스트레스에 의한 게이트 산화막의 특성열화를 방지할 수 있는 장점이 있다.
도1a 내지 도1e는 종래기술에 따른 게이트 전극 형성공정을 도시한 공정단면도,
도2a 내지 도2f는 본 발명의 일실시예에 따른 게이트 전극 형성공정을 도시한 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
20 : 기판
21 : 게이트 산화막
22 : 게이트 폴리실리콘
23 : 확산방지막
24 : 텅스텐
25 : 질화막 게이트 하드마스크
25' : 이온주입된 질화막 게이트 하드마스크
26 : 감광막
Claims (15)
- 반도체 기판;상기 반도체 기판의 앞면에 형성되며, 질화막 하드마스크를 구비한 게이트 전극; 및상기 반도체 기판의 뒷면에 형성되며, 불순물 이온주입을 통해 막질이 개질된 하드마스크용 질화막을 포함하여 이루어지는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 전극은,반도체 기판 상에 형성된 게이트 폴리실리콘;상기 게이트 폴리실리콘 상에 형성된 확산방지막; 및상기 확산방지막 상에 형성된 금속막을 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 전극은,반도체 기판 상에 형성된 게이트 폴리실리콘;상기 게이트 폴리실리콘 상에 형성된 금속실리사이드막을 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자.
- 제 2 항에 있어서,상기 확산방지막은,10 ∼ 300Å 두께의 텅스텐질화막 또는 5 ∼ 20Å 두께의 실리콘질화막인 것을 특징으로 하는 반도체 소자.
- 제 3 항에 있어서,상기 금속실리사이드막은,WSix, CoSix, NiSix, TiSix, CrSix, HfSix 중 적어도 어느 하나를 포함하여 이루어진 것을 특징으로 하는 반도체 소자.
- 제 2 항에 있어서,상기 게이트 전극은,상기 금속막과 상기 질화막 하드마스크 사이에 스트레스 버퍼막을 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자.
- 제 6 항에 있어서,상기 스트레스 버퍼막은 실리콘산화막 또는 금속산화막인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 이온주입되는 불순물은,H, He, B, C, N, O, F, Ne, Al, Si, P, Cl, Ar, Ge, As, Kr, Zr, Mo, Hf, Ta, W 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 하드마스크용 질화막은,실리콘/질소의 조성비가 0.7 ∼ 1.1 인 실리콘질화막인 것을 특징으로 하는 반도체 소자.
- 웨이퍼 앞/뒷면에 각각 게이트 산화막과 폴리실리콘막을 적층형성하는 단계;웨이퍼 앞면에 형성된 상기 폴리실리콘막 상에 확산방지막과 텅스텐막을 적층형성하는 단계;상기 웨이퍼 뒷면에 형성된 상기 폴리실리콘막 및 상기 텅스텐막 상에 하드마스크용 질화막을 형성하는 단계;상기 웨이퍼 뒷면에 형성된 상기 하드마스크용 질화막에 불순물을 이온주입시키는 단계; 및상기 웨이퍼 앞면에 형성된 상기 폴리실리콘막, 확산방지막, 금속막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 불순물을 이온주입하는 단계는,H, He, B, C, N, O, F, Ne, Al, Si, P, Cl, Ar, Ge, As, Kr, Zr, Mo, Hf, Ta, W 중 적어도 어느 하나를 이온주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항 또는 제 11 항에 있어서,상기 하드마스크용 질화막을 형성하는 단계는,실리콘/질소의 조성비가 0.7 ∼ 1.1 인 실리콘질화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 확산방지막을 형성하는 단계는,10 ∼ 300Å 두께의 텅스텐질화막 또는 5 ∼ 20Å 두께의 실리콘질화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 웨이퍼 뒷면에 형성된 상기 폴리실리콘막 및 상기 텅스텐막 상에 하드마스크용 질화막을 형성하는 단계는,상기 텅스텐막과 상기 하드마스크용 질화막 사이에 스트레스 버퍼막을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 14 항에 있어서,상기 스트레스 버퍼막을 형성하는 단계는,실리콘산화막 또는 금속산화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030098434A KR20050067451A (ko) | 2003-12-29 | 2003-12-29 | 반도체 소자 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030098434A KR20050067451A (ko) | 2003-12-29 | 2003-12-29 | 반도체 소자 및 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050067451A true KR20050067451A (ko) | 2005-07-04 |
Family
ID=37258110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030098434A KR20050067451A (ko) | 2003-12-29 | 2003-12-29 | 반도체 소자 및 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050067451A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100731125B1 (ko) * | 2005-12-28 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서 |
| KR101127492B1 (ko) * | 2008-06-23 | 2012-03-27 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치의 제조 방법 |
| WO2019204006A3 (en) * | 2018-04-20 | 2019-12-12 | Varian Semiconductor Equipment Associates, Inc. | Techniques for forming low stress mask using implantation |
-
2003
- 2003-12-29 KR KR1020030098434A patent/KR20050067451A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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