KR19990027358A - 반도체 소자의 제조방법 - Google Patents

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Abstract

비저항 특성을 향상시키기에 적당한 반도체 소자의 제조방법에 관한 것으로, 이와 같은 목적을 달성하기 위한 반도체 소자의 제조방법은 기판상에 실리콘층을 형성하는 공정과, 상기 실리콘층상에 결정질 금속실리사이드층을 형성하는 공정과, 상기 결정질 금속실리사이드층에 이온을 주입하여 비정질화된 금속실리사이드층을 형성하는 공정, 상기 비정질화된 금속실리사이드층을 열처리하여 결정화하는 공정을 포함함을 특징으로 한다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자에 관한 것으로, 특히 비저항 특성을 향상시키기에 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화 될수록 배선의 선폭이 감소하게 된다. 이에 따라서 배선의 저항이 증가하게 되어 소자의 동작 속도가 늦어지는 등의 문제가 발생된다. 또한, 상기 배선의 면 저항이 증가되는 문제를 해결하기 위하여 배선의 선폭을 감소시키면서 대신에 두께를 늘리는 방법도 있으나 이 경우는 배선의 스탭 커버리지가 커져서 공정 조건이 까다롭고 수율이 저하되는 문제점을 야기시킨다.
이와 같은 문제를 해결하기 위하여 종래에는 폴리실리콘층 상에 텅스텐실리사이드(WSix)나 티타늄 실리사이드(TiSi2) 또는 코발트 실리사이드(CoSi2) 등의 고융점 금속 실리사이드(refractory metal silicide)를 형성하여 비저항이 증가되는 것을 방지하려 하였다(이하 폴리실리콘층상에 고융점 금속 실리사이드를 형성하는 것을 폴리사이드라고 칭한다.).
그러나 이와 같은 방법으로는 비저항 및 스텝 커버리지의 특성을 다소 향상시키지만, 좀더 개선된 폴리사이드의 형성방법이 요구되고 있다.
이하 첨부 도면을 참조하여 종래 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 1c는 종래 제 1 방법의 반도체 소자의 제조방법을 나타낸 공정단면도이고, 도 2a 내지 2c는 종래 제 2 방법의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
반도체 소자의 비저항과 스텝커버리지를 줄이기 위하여 사용되는 폴리사이드 공정은 게이트 전극과 비트라인 배선을 형성하는데 사용할 수 있다.
먼저, 폴리사이드 공정이 게이트 전극에 사용되는 종래 제 1 방법에 따른 반도체 소자의 제조방법은 다음과 같다.
도 1a에 도시한 바와 같이 반도체 기판(1)에 제 1 산화막(2)을 증착하고 상기 제 1 산화막(2)상에 폴리실리콘층(3)을 증착한다. 이때 폴리실리콘층(3)은 수용성이며 P형으로 도핑되어 있다. 여기에서 폴리실리콘층(3)의 도핑은 도핑이 안된 폴리실리콘층을 증착후에 이온주입을 하여 형성하거나, POCl3증착(포클도핑)을 하거나 또는 폴리실리콘층을 증착하며서 PH3등의 도핑 가스를 연속적으로 주입하여 형성한다.
그리고 도 1b에 도시한 바와 같이 폴리실리콘층(3)을 형성하는 과정에서 폴리실리콘층(3) 상에 잔존할 수 있는 자연산화막(또는 Glass)을 제거하기 위하여 상기와 같이 형성된 반도체 기판(1)을 HF용액에 담궈서 세정한다.
이후에 SiH4나 SiH2Cl2에 플루오로화 텅스텐(WF6) 가스를 주입한 화학기상 증착법으로 텅스텐 실리사이드층(4)를 형성하여 폴리사이드층을 형성한다.
도 1c에 도시한 바와 같이 게이트 전극을 형성하기 위한 마스크를 이용하여 텅스텐 실리사이드층(4)과 폴리실리콘층(3)과 제 1 산화막(2)을 사진 식각으로 이방성 식각한다. 이에따라 적층되게 게이트 캡 실리사이드층(4a)과 게이트 전극(3a)과 게이트 산화막(2a)을 형성한다. 그리고 게이트 전극(3a)의 양측 반도체 기판(1)에 LDD 영역(5)을 형성하고 전면에 제 2 산화막을 증착하고 이방성 식각으로 상기 제 2 산화막을 제거하여 게이트 캡 실리사이드층(4a)과 게이트 전극(3a)과 게이트 산화막(2a)의 양 측면에 측벽절연막(6)을 형성한다. 이후에 게이트 전극(3a) 하부를 제외한 측벽절연막(6)의 양측 반도체 기판(1)에 고농도 불순물 이온을 주입하여 소오스/드레인 영역(7)을 형성한다.
다음으로 폴리사이드 공정이 비트라인 배선에 사용된 종래 제 2 방법에 따른 반도체 소자의 제조방법을 설명한다.
도 2a에 도시한 바와 같이 P형 반도체 기판(1)의 일영역에 N형 불순물 주입층(8)을 형성한다.
그리고 반도체 기판(1)에 화학기상 증착법으로 층간절연층(9)을 증착하고 상기 N형 불순물 주입층(8)이 노출되도록 층간절연층(9)을 선택적으로 제거하여 콘택홀(10)을 형성한다.
도 2b에 도시한 바와 같이 전면에 폴리실리콘층(11)을 형성한다. 이때 폴리실리콘층(11)은 수용성이며 P형으로 도핑되었다. 여기에서 폴리실리콘층(11)의 도핑은 폴리실리콘층(11)을 증착한 후에 이온주입을 하여 형성하거나, POCl3증착(포클도핑)을 하거나 또는 폴리실리콘층을 증착할 때 PH3등의 도핑 가스를 연속적으로 주입하여 도핑한다.
도 2c에 도시한 바와 같이 폴리실리콘층(11)을 형성하는 과정에서 폴리실리콘층(11) 상에 잔존하는 자연산화막(또는 Glass)을 HF용액에 담궈서 세정한다.
이후에 SiH4나 SiH2Cl2에 플루오루화 텅스텐(WF6) 가스를 주입하여 폴리실리콘층(11)에 텅스텐 실리사이드층(12)를 형성한 후 선택적으로 패터닝하여 폴리사이드층으로 이루어진 비트라인 배선을 형성한다.
상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
종래의 폴리실리콘층상에 텅스텐 실리사이드를 증착하여 형성한 반도체 소자의 게이트 전극이나 배선은 텅스텐 실리사이드가 비정질화되지 않고 또한 그레인 사이즈도 작기 때문에 폴리실리콘층의 비저항을 낮추는 데는 한계가 있었다. 이와 같은 이유로 0.25㎛이하로 감소하는 고집적소자에서는 폴리 실리콘층의 비저항 감소에 큰 기여를 하지 못한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 비저항 특성을 향상시키기에 적당한 금속 실리사이드 형성방법 및 이를 이용한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1c는 종래 제 1 방법의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 2c는 종래 제 2 방법의 반도체 소자의 제조방법을 나타낸 공정단면도
도 3a 내지 3c는 본 발명 제 1 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정단면도
도 4a 내지 4f는 본 발명 제 2 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정단면도
도 5는 본 발명에 따른 도핑된 텅스텐실리사이드층의 비정질특성을 나타낸 데이터도
도 6은 본 발명에 따른 텅스텐 실리사이드층에 주입되는 이온농도에 따른 비저항 특성을 나타낸 데이터도
도 7은 본 발명에 따라 이온주입된 텅스텐 실리사이드층을 900℃에서 30분 동안 열처리한 후의 텅스텐 실리사이드층의 비저항 특성을 나타낸 데이터도
도 8은 두께를 달리하여 형성한 텅스텐 실리사이드층에 인(P) 이온을 주입하여 형성하였을 경우의 게이트 전극의 비저항 특성을 나타낸 데이터도
도 9는 도 8과 같은 조건에서 0.25㎛의 선폭을 갖는 소자를 제조할 때의 게이트 전극의 비저항 특성을 나타낸 데이터도
도면의 주요 부분에 대한 부호의 설명
20, 30: 반도체 기판 21, 31: 제 1 산화막
21a, 31a: 게이트 산화막 22: 도핑된 폴리실리콘층
23, 32: 도핑되지 않은 폴리실리콘층 24,36: 텅스텐실리사이드층
24a: 결정립이 큰 텅스텐 실리사이드층 25: 측벽스페이서
26: LDD영역 27: 소오스/드레인 불순물 영역
32a: N형의 폴리실리콘층 32b: P형의 폴리실리콘층
32c: 제 1 게이트 전극 32d: 제 2 게이트 전극
33: 제 1 감광막 34: 제 2 감광막
35: 확산방지막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 기판상에 실리콘층을 형성하는 공정과, 상기 실리콘층상에 결정질 금속실리사이드층을 형성하는 공정과, 상기 결정질 금속실리사이드층에 이온을 주입하여 비정질화된 금속실리사이드층을 형성하는 공정, 상기 비정질화된 금속실리사이드층을 열처리하여 결정화하는 공정을 포함함을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 3a 내지 3c는 본 발명 제 1 실시예의 금속 실리사이드를 형성하는 방법에 따른 반도체 소자의 제조방법을 나타낸 공정단면도이고, 도 4a 내지 4f는 본 발명 제 2 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정단면도이다.
반도체 소자의 비저항을 줄이기 위하여 사용되는 폴리사이드 형성공정은 게이트 전극과 비트라인 배선을 형성하는데 적용할 수 있다. 이하 본 발명은 게이트 전극에 폴리사이드를 적용한 예에 대하여 설명하겠다.
먼저 본 발명 제 1 실시예에 따른 반도체 소자의 제조방법은 도 3a에 도시한 바와 같이 반도체 기판(20)에 제 1 산화막(21)을 증착한다. 이후에 ICT(Integrated Cluster Tool)을 이용하여 660℃, 80Torr에서 1000Å의 두께를 갖도록 도핑된 폴리실리콘층(22)을 증착한다. 이어서 도핑된 폴리실리콘층(22)상에 200Å 정도의 두께를 갖는 도핑이 되지 않은 폴리실리콘층(23)을 증착한다. 여기서, 도핑된 폴리실리콘층(22)은 H2내에 50%의 SiH4와 1%의 PH3를 함유한 소오스 가스를 사용하여 증착한다. 이어서 도핑되지 않은 폴리실리콘층(23)상에 소오스 가스로 WF6와 SiH2Cl2를 사용하여 텅스텐 실리사이드층(24)을 형성한다.
이때 텅스텐 실리사이드층(24) 하부에 도핑된 폴리실리콘층(22)과 도핑이 되지 않은 폴리실리콘층(23)을 적층하여 형성하는 방법을 사용하는 이유는 차후에 텅스텐 실리사이드층(24)에 이온을 주입하여 비정질화된 텅스텐 실리사이드층를 형성시킬 때 비정질화된 텅스텐 실리사이드층에 주입된 이온이 손실되는 것을 방지하기 위해서 이다.
이때 상기 도핑된 폴리실리콘층(22)은 800Å정도의 두께를 갖도록 증착하고 상기 도핑이 되지 않은 폴리실리콘층(23)은 200Å 정도의 두께를 갖도록 증착하고 텅스텐 실리사이드층(24)은 1000Å정도의 두께를 갖도록 증착한다. 또는 도핑된 폴리실리콘층(22)을 300Å 정도의 두께를 갖도록 증착하고 도핑되지 않은 폴리실리콘층(23)은 200Å 정도의 두께를 갖도록 증착하고 텅스텐 실리사이드층(24)은 2000Å 정도의 두께를 갖도록 증착할 수도 있다.
도 3b에 도시한 바와 같이 상기 텅스텐 실리사이드층(24)에 N형의 인(P) 이온을 50keV의 에너지로 1E15∼8E15cm-3로 주입하여 비정질화 시킨다. 이때 인(P)을 주입하는 에너지는 80KeV로 하여도 된다. 이후에 900℃ 정도의 온도로 30분정도 열처리 공정을 하여 재결정화 시켜서 결정립이 큰 텅스텐 실리사이드층(24a)을 형성한다.
이때 N형의 인(P)이온 대신에 P형의 아세닉(As)이온이나 보론(Boron:B)이온을 각각 70KeV의 에너지와 20KeV의 에너지로 주입한 후 열처리공정을 거쳐서 결정립이 큰 텅스텐 실리사이드층(24a)을 형성할 수도 있다. 또는 아르곤(Ar)이온을 70KeV의 에너지로 주입한 후 열처리를 하여 형성할 수도 있다.
도 3c에 도시한 바와 같이 게이트 전극을 형성하기 위한 마스크를 이용하여 제 1 산화막과 도핑된 폴리실리콘층(22)과 도핑되지 않은 폴리실리콘층(22)과 결정립이 큰 텅스텐 실리사이드층(24a)이 적층되도록 이방성 식각한다. 이에따라 게이트 캡 실리사이드층(24b)과 게이트 전극(21a22a)과 게이트 산화막(21a)이 형성된다.
그리고 게이트 전극(21a,22a)의 양측 반도체 기판(20)에 LDD 영역(26)을 형성하고 전면에 제 2 산화막을 증착하여 이방성식각으로 제 2 산화막을 제거하여 게이트 캡 실리사이드층(25a)과 게이트 전극(21a,22a)과 게이트 산화막(21a)의 측면에 측벽스페이서(25)을 형성한다. 이후에 게이트 전극(21a,22a)을 제외한 측벽스페이서(25)의 양측 반도체 기판(21)에 고농도 불순물 이온을 주입하여 소오스/드레인 영역(27)을 형성한다. 상기에서 텅스텐 실리사이드층(24)은 도핑된 폴리실리콘층을 증착한 후에 HF세정을 실시한 후에 증착하여도 된다.
상기와 같이 1000Å 정도의 두께를 갖는 텅스텐 실리사이드층(24)에 5E15cm-3농도로 도핑된 텅스텐 실리사이드층(24)의 비정질 특성을 고찰하면 도 5에 도시한 바와 같이 아르곤(Ar)과 인(P)은 완전하게 비정질화가 일어났다. 그러나 보론(B)이나 아세닉(As)은 완전한 비정질화를 이루지 못했다.
그리고 텅스텐 실리사이드층(24)에 이온 농도를 달리하여 주입할 경우 이온주입농도에 따른 비저항 특성은 도 6에 도시한 바와 같이 이온농도가 1E15cm-3 이상인 경우 모두 비저항이 급격히 감소하였다. 그리고 이온농도가 계속 증가하는 경우에도 비저항은 점차적으로 감소한다. 이러한 현상은 1E15cm-3에서도 거의 대부분 비정질화가 일어난다는 것을 의미한다.
그리고 텅스텐 실리사이드층(24)에 이온주입 하고 900℃에서 30분 동안 열처리한 후 이온의 농도 변화에 따른 비저항 특성은 도 7에 도시한 바와 같이 아세닉(As)과 보론(B)과 인(P)이온은 이온의 농도가 증가할수록 비저항이 감소한다. 감소하는 정도는 인(P)이온을 80KeV의 에너지로 주입한 경우가 가장컸다. 그리고 아세닉과 보론을 이온주입하는 경우에는 화합물이 형성되었다. 한편 아르곤(Ar) 이온을 주입하였을 경우에는 이온의 농도가 증가할수록 비저항이 증가하였는데 그 이유는 불활성 특성을 갖는 아르곤(Ar)이 열처리 공정을 하는 과정에서 분리되어 보이드를 형성하기 때문이다.
이와 같은 실험 데이터도를 고찰하여 볼 때 게이트 전극의 저항 감소측면에서 인(P)이온을 5E15cm-3이상 이온주입하는 것이 가장 바람직하다.
다음에 텅스텐 실리사이드층을 각각 1000Å 두께가 되도록 증착한 것에 인(P)이온을 50KeV로 주입하였을 때와 1500Å 두께가 되도록 증착한 후 인(P)이온을 80KeV로 주입하였을 때의 게이트 전극(22a,23a)의 비저항 특성과, 상기와 같은 조건에서 최소선폭을 0.25㎛로 하였을 경우의 게이트 전극(22a,23a)의 비저항 특성은 도 8과 도 9에 도시한 바와 같이 1500Å의 두께로 증착한 텅스텐 실리사이드층에 80KeV로 이온주입한 텅스텐 실리사이드를 형성할 때가 게이트 전극의 비저항이 더 적게 나타났다.
이어서 본 발명 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
본 발명 제 2 실시예는 상기의 제 1 실시예에 의하여 비정질화된 텅스텐 실리사이드층을 이중 게이트를 사용하여 형성하는 씨모스 트랜지스터에 적용하고자 할 때 필요한 것이다.
본 발명 제 2 실시예는 도 4a에 도시한 바와 같이 반도체 기판(30)에 50Å 정도의 두께를 갖는 제 1 산화막(31)을 증착한다. 이후에 제 1 산화막(31) 상에 도핑이 되지 않은 폴리실리콘층(32)을 1000Å 정도 증착한다.
도 4b에 도시한 바와 같이 상기 도핑이 되지 않은 폴리실리콘층(32)상에 제 1 감광막(33)을 도포한 후 NMOS 트랜지스터를 형성시킬 영역의 도핑이 되지 않은 폴리실리콘층(32)이 드러나도록 제 1 감광막(33)을 선택적으로 패터닝한다. 이후에 패터닝된 감광막(33)을 마스크로 이용하여 도핑이 되지 않은 폴리실리콘층(32)에 N형의 인(P)이온을 주입하여 N형의 폴리실리콘층(32a)을 형성한다.
도 4c에 도시한 바와 같이 제 1 감광막(33)을 제거하고, 제 2 감광막(34)을 도포한 후 N형의 폴리실리콘층(32)에 인접한 PMOS 트랜지스터를 형성시킬 영역의 도핑이 되지 않은 폴리실리콘층(32)상이 드러나도록 제 2 감광막(34)을 노광 및 현상공정으로 선택적으로 패터닝한다. 이후에 드러난 도핑이 되지 않은 폴리실리콘층(32)상에 P형의 아세닉(As)이나 보론(B) 이온을 주입하여 P형의 폴리실리콘층(32b)을 형성한다. 이후에 제 2 감광막(34)을 제거한다.
도 4d에 도시한 바와 같이 상기의 N형의 폴리실리콘층(32a)과 P형의 폴리실리콘층(32b)상에 100Å 정도의 두께를 갖는 티타늄 나이트라이드(TiN)를 증착하여 확산방지막(35)을 형성한다. 이때 티타늄 나이트라이드(TiN)는 50Å을 증착한 후 다시 50Å 증착하여 그레인 바운드리가 엇갈리게 하여 확산방지막(35)의 특성이 향상되도록 한다. 이때 확산방지막(35)으로써 티타늄 나이트라이드(TiN) 대신에 텅스텐 나이트라이드(WNx)나 텅스텐실리콘 나이트라이드(WSiN)나 탄탈늄실리콘 나이트라이드(TaSiN) 등을 증착하여 형성할 수도 있다. 그리고 상기 확산방지막(35)상에 소오스 가스로 WF6와 SiH2Cl2를 사용하여 1000Å에서 2000Å 정도의 두께를 갖는 텅스텐 실리사이드층(36)을 형성한다.
여기서 확산방지막(35)을 형성한 후 텅스텐 실리사이드층(36)을 형성하므로써 차후에 비정질화된 텅스텐 실리사이드층(36)으로 구성된 게이트 캡 실리사이드층(36b)을 갖는 이중게이트를 갖는 씨모스 소자에 영향을 주지 않는 게이트 전극을 형성할 수 있다.
도 4e에 도시한 바와 같이 상기 텅스텐 실리사이드층(36)에 N형의 인(P) 이온을 80keV의 에너지로 5E15cm-3주입하여 비정질화 시킨다. 이후에 900℃ 정도의 온도로 30분정도 열처리 공정을 하여 재결정화 시켜서 결정립이 큰 텅스텐 실리사이드층(36a)을 형성한다.
이때 N형의 인(P)이온 대신에 P형의 아세닉(As)이온이나 보론(Boron:B)이온을 각각 70KeV의 에너지와 20KeV의 에너지로 인(P) 이온과 같은 양을 주입한 후 열처리공정을 거쳐서 결정립이 큰 텅스텐 실리사이드층(24a)을 형성할 수도 있다.
도 4f에 도시한 바와 같이 NMOS 트랜지스터의 게이트 전극을 형성하기 위한 마스크를 이용하여 제 1 산화막(31)과 N형의 폴리실리콘층(32a)과 결정립이 큰 텅스텐 실리사이드층(36a)이 적층되도록 이방성 식각한다. 이에 따라 게이트 캡 실리사이드층(36b)과 제 1 게이트 전극(32c)과 게이트 산화막(31a)이 형성된다.
그리고 다시 PMOS 트랜지스터의 게이트 전극을 형성하기 위한 마스크를 이용하여 제 1 산화막(31)과 P형의 폴리실리콘층(32a)과 결정립이 큰 텅스텐실리사이드층(36a)이 적층되도록 이방성 식각한다. 이에 따라서 게이트 캡 실리사이드층(36b)과 제 2 게이트 전극(32d)과 게이트 산화막(31a)이 형성된다.
그리고 상기 텅스텐 실리사이드층(36)을 상기 확산방지막(35)을 형성한 후 WSi2.2형성 타겟을 이용한 스퍼터링에 의하여 형성하므로써 비정질화된 텅스텐실리사이드층을 형성하고 이렇게 형성된 텅스텐 실리사이드층을 이온주입 없이 900℃에서 열처리 공정을 하여 결정립이 큰 텅스텐 실리사이드층(36a)를 형성하여도 된다.
상기에 설명한 본 발명 제 1, 제 2 실시예에서 텅스텐 실리사이드층 대신에 고융점 금속 실리사이드(refractory metal silicide)인 티타늄 실리사이드층이나 탄탈늄 실리사이드층을 증착하여도 된다. 티타늄(Ti)을 사용하였을 경우에는 TiCl4, TiI2, SiH4또는 SiH2Cl2등을 소오스 가스로 사용하여 TiSi2를 형성할 수 있고, 탄탈늄(Ta)을 사용할 경우에는 TaCl5, SiH4, SiH2Cl2등을 소오스 가스로 사용하여 TaSi2를 형성할 수 있다.
상기와 같은 본 발명 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 상기 텅스텐 실리사이드층을 형성한 후 이온주입을 통하여 텅스텐 실리사이드층을 비정질화 시키고 이후의 열처리 공정으로 결정립 크기를 크게 형성하므로써 비저항이 낮은 게이트 전극을 형성할 수 있다.
둘째, 이중게이트를 갖는 씨모스 소자를 형성할 때 N형과 P형으로 도핑된 폴리실리콘층상에 확산방지막을 형성하므로써 게이트 전극의 비저항을 낮출 수 있으므로 소자의 동작특성이 개선 된다.

Claims (21)

  1. 기판상에 실리콘층을 형성하는 공정과,
    상기 실리콘층상에 결정질 금속실리사이드층을 형성하는 공정과,
    상기 결정질 금속실리사이드층에 이온을 주입하여 비정질화된 금속실리사이드층을 형성하는 공정,
    상기 비정질화된 금속실리사이드층을 열처리하여 결정화하는 공정을 포함함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 실리콘층은 도핑된 실리콘층을 형성하는 단계, 상기 도핑된 실리콘층상에 도핑이 되지 않은 실리콘층을 증착하는 단계를 통하여 형성하는 것을 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 실리콘층의 형성은 도핑된 실리콘층을 증착하는 단계, 상기 도핑된 실리콘층을 HF용액으로 세정하는 단계를 통하여 형성하는 것을 포함함을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 결정질 금속실리사이드층을 형성하기 위한 금속으로는 텅스텐(W), 티나늄(Ti) 또는 탄탈늄(Ta)을 이용함을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 비정질화된 금속실리사이드층을 형성하기 위하여 주입하는 이온은 인(P:Phosphorus), 보론(B) 또는 아세닉(As)을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 인(P), 보론(B), 아세닉(As)은 1E15∼8E15cm-3의 범위로 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 결정질 금속실리사이드층은 1000Å에서 2000Å 정도의 두께가 되도록 형성함을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 4 항에 있어서, 상기 결정질 금속실리사이드층을 텅스텐으로 형성할 때는 소오스 가스로 WF6와 SiH4또는 WF6와 SiH2Cl2를 사용함을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서, 상기 비정질화된 금속실리사이드층의 열처리 공정은 400∼1100℃범위에서 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 기판상에 절연막을 증착하는 공정과,
    상기 절연막상의 제 1 영역에 제 1 도전형 폴리실리콘층을 형성하는 공정과,
    상기 절연막상의 제 2 영역에 제 2 도전형 폴리실리콘층을 형성하는 공정과,
    상기 제 1, 제 2 도전형 폴리실리콘층상에 확산방지막을 형성하는 공정과,
    상기 확산방지막상에 결정질 금속실리사이드층을 형성하는 공정과,
    상기 결정질 금속실리사이드층에 이온을 주입하여 비정질화된 금속실리사이드층을 형성하는 공정과,
    상기 비정질화된 금속 실리사이드층을 열처리하여 결정화하는 공정과,
    상기 결정화된 금속실리사이드층과 상기 제 1, 제 2 도전형 폴리실리콘층과 상기 절연막을 식각하여 씨모스 트랜지스터를 형성하는 공정을 포함함을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서, 상기 확산방지막은 티타늄 나이트라이드(TiN), 텅스텐 나이트라이드(WNx), 텅스텐 실리콘 나이트라이드(WSiN), 또는 탄탈늄 실리콘 나이드라이드(TaSiN)를 이용하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 10 항에 있어서, 상기 결정질 금속실리사이드층의 금속으로는 텅스텐(W), 티나늄(Ti) 또는 탄탈늄(Ta)을 이용하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 10 항에 있어서, 상기 비정질화된 금속실리사이드층을 형성하기 위하여 주입하는 이온은 인(P:Phosphorus), 보론(B) 또는 아세닉(As)을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서, 상기 인(P), 보론(B), 아세닉(As)은 1E15∼8E15cm-3의 범위로 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 10 항에 있어서, 상기 결정질 금속실리사이드층은 1000Å에서 2000Å 정도의 두께가 되도록 형성함을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 12 항에 있어서, 상기 결정질 금속실리사이드층을 텅스텐으로 형성할 때는 소오스 가스로 WF6와 SiH4또는 WF6와 SiH2Cl2를 사용함을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 10 항에 있어서, 상기 비정질화된 금속실리사이드층의 열처리 공정은 400∼1100℃범위에서 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 10 항에 있어서, 상기 비정질회된 금속실리사이드층을 형성하는 공정은 확산방지막을 형성하는 공정과, 확산방지막상에 스퍼터링으로 금속실리사이드층을 형성하는 공정을 통하여도 형성함을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 10 항에 있어서, 상기 확산방지막은 100Å 정도의 두께를 갖도록 증착함을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 19 항에 있어서, 상기 확산방지막은 확산방지 특성이 향상되도록 50Å씩 두 번 증착하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  21. 제 10 항에 있어서, 상기 제 1 및 제 2 도전형 폴리실리콘층을 형성하는 공정은 상기 절연막상에 도핑이 되지 않은 실리콘층을 형성하는 공정과,
    상기 실리콘층의 제 1 영역에 제 1 도전형 폴리실리콘층을 형성하는 공정과,
    상기 실리콘층의 제 2 영역에 제 2 도전형 폴리실리콘층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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