JP3144483B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、高融点金属膜を有
するゲート電極を用いた半導体装置およびその製造方法
に関するものであり、特に、タングステン膜を有するゲ
ート電極の構造およびその製造方法に関するものであ
る。
するゲート電極を用いた半導体装置およびその製造方法
に関するものであり、特に、タングステン膜を有するゲ
ート電極の構造およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】従来より、半導体装置、特にＣＭＯＳ集
積回路の高速化を実現するには、ゲート電極の低抵抗化
が必要であることが知られており、特にゲート長が１ｕ
ｍ以下のＣＭＯＳでは、低抵抗化は必須である。それを
実現するゲート電極構造として、ポリシリコン膜上に抵
抗率が比較的低い高融点金属膜を形成する「メタルポリ
構造」がある。高融点金属材料には、抵抗率が５．５
μ ｏｈｍ ｃｍのタングステンや、５．７ μ ｏｈｍ
ｃｍのモリブデン、１３．５ μｏｈｍ ｃｍのタンタル
等があり、特に、タングステンは抵抗率が低いことか
ら、メタルポリ構造に有効な材料である。
積回路の高速化を実現するには、ゲート電極の低抵抗化
が必要であることが知られており、特にゲート長が１ｕ
ｍ以下のＣＭＯＳでは、低抵抗化は必須である。それを
実現するゲート電極構造として、ポリシリコン膜上に抵
抗率が比較的低い高融点金属膜を形成する「メタルポリ
構造」がある。高融点金属材料には、抵抗率が５．５
μ ｏｈｍ ｃｍのタングステンや、５．７ μ ｏｈｍ
ｃｍのモリブデン、１３．５ μｏｈｍ ｃｍのタンタル
等があり、特に、タングステンは抵抗率が低いことか
ら、メタルポリ構造に有効な材料である。
【０００３】しかし、ゲート電極形成後に通常行われる
ソース・ドレイン領域の熱処理等で６００℃程度以上に
加熱されるためポリシリコン膜とタングステン膜が反応
してタングステンシリサイド膜が形成される。例えば、
「1983年、シリサイド・フォー・ブイエルエスアイ・ア
プリケーション、40-41頁、(Silicides for VLSI Appli
cations, p.40-41, 1983)」には、６００℃以上の熱処理
により抵抗率の高いタングステンシリサイド膜が形成さ
れることが開示されている。この膜は抵抗率が３０μ
ｏｈｍ ｃｍと比較的高いことから、ゲート電極の低抵
抗化には、タングステンシリサイド膜の形成を抑制する
ことが必要である。
ソース・ドレイン領域の熱処理等で６００℃程度以上に
加熱されるためポリシリコン膜とタングステン膜が反応
してタングステンシリサイド膜が形成される。例えば、
「1983年、シリサイド・フォー・ブイエルエスアイ・ア
プリケーション、40-41頁、(Silicides for VLSI Appli
cations, p.40-41, 1983)」には、６００℃以上の熱処理
により抵抗率の高いタングステンシリサイド膜が形成さ
れることが開示されている。この膜は抵抗率が３０μ
ｏｈｍ ｃｍと比較的高いことから、ゲート電極の低抵
抗化には、タングステンシリサイド膜の形成を抑制する
ことが必要である。
【０００４】ここで、従来法におけるポリメタル構造の
形成方法を図５に示す。まず、シリコン基板１上に素子
分離領域２、ゲート絶縁膜３を形成する。その上に、ゲ
ート電極となるポリシリコン膜４をＣＶＤ法等により堆
積した後、イオン注入法等により、ｐ型ｎＭＯＳＦＥＴ
の場合はｐ型、ｎＭＯＳＦＥＴの場合はｎ型に不純物を
導入してｐｎポリシリコン膜４１を形成する。次に、タ
ングステン膜７をスパッタ法あるいはＣＶＤ法等により
堆積する。
形成方法を図５に示す。まず、シリコン基板１上に素子
分離領域２、ゲート絶縁膜３を形成する。その上に、ゲ
ート電極となるポリシリコン膜４をＣＶＤ法等により堆
積した後、イオン注入法等により、ｐ型ｎＭＯＳＦＥＴ
の場合はｐ型、ｎＭＯＳＦＥＴの場合はｎ型に不純物を
導入してｐｎポリシリコン膜４１を形成する。次に、タ
ングステン膜７をスパッタ法あるいはＣＶＤ法等により
堆積する。
【０００５】次に、ゲートエッチングのパターン形成に
用いるハードマスク膜８としてシリコン酸化膜等を堆積
した後に、通常の露光工程によってレジスト９のパター
ニングを行い（図５（ａ））、さらに、ハードマスク膜
８の一部を例えば通常のドライエッチング法により除去
する。
用いるハードマスク膜８としてシリコン酸化膜等を堆積
した後に、通常の露光工程によってレジスト９のパター
ニングを行い（図５（ａ））、さらに、ハードマスク膜
８の一部を例えば通常のドライエッチング法により除去
する。
【０００６】次に、このパターニングされたハードマス
ク膜８１をマスクにして、タングステン膜７とｐｎポリ
シリコン膜４１を例えばドライエッチングで除去する
（図５（ｂ））。次に、チャネル長が短い領域でのしき
い値電圧の低下を抑制するために、イオン注入等によ
り、浅いソース・ドレイン領域１０とポケット領域１１
を形成する。次に、ゲート電極側壁膜１２を形成した
後、深いソース・ドレイン領域１３をイオン注入法と熱
処理により形成する。この時、タングステン膜７とｐｎ
ポリシリコン膜４１が固相反応して、タングステンシリ
サイド膜６１が形成される（図５（ｃ））。このタング
ステンシリサイド膜６１によって、ゲート電極が高抵抗
化することが問題であった。
ク膜８１をマスクにして、タングステン膜７とｐｎポリ
シリコン膜４１を例えばドライエッチングで除去する
（図５（ｂ））。次に、チャネル長が短い領域でのしき
い値電圧の低下を抑制するために、イオン注入等によ
り、浅いソース・ドレイン領域１０とポケット領域１１
を形成する。次に、ゲート電極側壁膜１２を形成した
後、深いソース・ドレイン領域１３をイオン注入法と熱
処理により形成する。この時、タングステン膜７とｐｎ
ポリシリコン膜４１が固相反応して、タングステンシリ
サイド膜６１が形成される（図５（ｃ））。このタング
ステンシリサイド膜６１によって、ゲート電極が高抵抗
化することが問題であった。
【０００７】ＣＭＯＳ集積回路の高速動作には、ｎ型ポ
リシリコン膜のゲート電極を用いた表面チャネル型のｎ
ＭＯＳＦＥＴ、およびｐ型ポリシリコン膜のゲート電極
を用いたｐＭＯＳＦＥＴで構成されるＣＭＯＳを形成す
る必要がある。これは、このｐｎポリシリコン膜のゲー
ト電極構造によって、短チャンネル効果が抑制できるた
めにしきい値電圧のばらつきを小さくでき、さらにしき
い値電圧を低く設定できるためである。
リシリコン膜のゲート電極を用いた表面チャネル型のｎ
ＭＯＳＦＥＴ、およびｐ型ポリシリコン膜のゲート電極
を用いたｐＭＯＳＦＥＴで構成されるＣＭＯＳを形成す
る必要がある。これは、このｐｎポリシリコン膜のゲー
ト電極構造によって、短チャンネル効果が抑制できるた
めにしきい値電圧のばらつきを小さくでき、さらにしき
い値電圧を低く設定できるためである。
【０００８】このｐｎポリシリコン膜上にタングステン
膜を直接形成した場合、上述の通り、ゲート電極形成後
の熱処理によってタングステンシリサイド膜が形成され
る。この場合、ポリシリコン膜に比べてタングステンシ
リサイド膜の方が、ヒ素やボロン等の不純物の拡散係数
が大きいために、ｐｎポリシリコン膜中の不純物はタン
グステンシリサイド膜を通じて相互拡散が生じる。
膜を直接形成した場合、上述の通り、ゲート電極形成後
の熱処理によってタングステンシリサイド膜が形成され
る。この場合、ポリシリコン膜に比べてタングステンシ
リサイド膜の方が、ヒ素やボロン等の不純物の拡散係数
が大きいために、ｐｎポリシリコン膜中の不純物はタン
グステンシリサイド膜を通じて相互拡散が生じる。
【０００９】この結果、ＭＯＳＦＥＴのしきい値電圧が
上昇し、ＣＭＯＳ回路性能が劣化することが問題となっ
ていた。例えば、「1989年5月、シンポジウム・オン・
ブイエルエスアイ・テクノロジー・ダイジェスト・オブ
・テクニカル・ペーパー、29-30頁、Symposium on VLSI
Technology Digest of Technical Papers, p.29-30,Ma
y, 1989」には、タングステンシリサイド膜中を通じた
相互拡散により、pMOSFETのしきい値電圧が上昇するこ
とが記載されている。
上昇し、ＣＭＯＳ回路性能が劣化することが問題となっ
ていた。例えば、「1989年5月、シンポジウム・オン・
ブイエルエスアイ・テクノロジー・ダイジェスト・オブ
・テクニカル・ペーパー、29-30頁、Symposium on VLSI
Technology Digest of Technical Papers, p.29-30,Ma
y, 1989」には、タングステンシリサイド膜中を通じた
相互拡散により、pMOSFETのしきい値電圧が上昇するこ
とが記載されている。
【００１０】タングステンシリサイド膜の形成を抑制す
るためには、タングステン膜とポリシリコン膜の間に反
応バリア膜、例えば窒化チタン膜を形成することが有効
である。例えば、「1988年、シン・ソリッド・フィル
ム、第166号、1-14頁、(Thin Solid Films, vol.166,
p.1-14, 1988)」には、ポリシリコン膜とタングステン
膜の間に窒化チタン膜を形成することにより、タングス
テン膜とポリシリコン膜の反応を抑制する技術が掲載さ
れている。しかし、窒化チタン膜は、断面直径が１０ｎ
ｍ程度の堆積面に直角方向に延びた柱状構造であるため
に、その上に形成するタングステン膜の結晶粒径も１０
ｎｍと非常に小さくなり、抵抗率が４０μｏｈｍ程度に
高くなることが問題となっていた。これは、窒化チタン
膜の粒径が小さいために、窒化チタン膜の粒界における
タングステン膜の核発生確率が高くなり、タングステン
膜も柱状構造になるためであると考えられる。
るためには、タングステン膜とポリシリコン膜の間に反
応バリア膜、例えば窒化チタン膜を形成することが有効
である。例えば、「1988年、シン・ソリッド・フィル
ム、第166号、1-14頁、(Thin Solid Films, vol.166,
p.1-14, 1988)」には、ポリシリコン膜とタングステン
膜の間に窒化チタン膜を形成することにより、タングス
テン膜とポリシリコン膜の反応を抑制する技術が掲載さ
れている。しかし、窒化チタン膜は、断面直径が１０ｎ
ｍ程度の堆積面に直角方向に延びた柱状構造であるため
に、その上に形成するタングステン膜の結晶粒径も１０
ｎｍと非常に小さくなり、抵抗率が４０μｏｈｍ程度に
高くなることが問題となっていた。これは、窒化チタン
膜の粒径が小さいために、窒化チタン膜の粒界における
タングステン膜の核発生確率が高くなり、タングステン
膜も柱状構造になるためであると考えられる。
【００１１】一般に、金属薄膜の抵抗は、金属膜の比較
的低い抵抗成分と粒界の比較的高い抵抗成分で構成され
る。柱状構造になった場合、粒界の比較的高い抵抗成分
が支配的となるために、高抵抗化すると考えられる。例
えば、「1995年6月、ブイエルエスアイ・マルチレベル
・インターコネクション・コンファレンス、168-174
頁、(VLSI Multilevel Interconnection Conference,
p.168-174, June, 1995)」では、タングステン膜の抵抗
率は、シリコン酸化膜上では１５μ ｏｈｍ ｃｍなのに
比べ、窒化チタン膜上の場合には３０μ ｏｈｍ ｃｍ
と高くなることが記載されている。
的低い抵抗成分と粒界の比較的高い抵抗成分で構成され
る。柱状構造になった場合、粒界の比較的高い抵抗成分
が支配的となるために、高抵抗化すると考えられる。例
えば、「1995年6月、ブイエルエスアイ・マルチレベル
・インターコネクション・コンファレンス、168-174
頁、(VLSI Multilevel Interconnection Conference,
p.168-174, June, 1995)」では、タングステン膜の抵抗
率は、シリコン酸化膜上では１５μ ｏｈｍ ｃｍなのに
比べ、窒化チタン膜上の場合には３０μ ｏｈｍ ｃｍ
と高くなることが記載されている。
【００１２】ここで、従来の窒化チタン膜を反応バリア
膜に用いた場合の、ポリメタル構造の形成方法を図６に
示す。まず、シリコン基板１上に素子分離領域２、ゲー
ト絶縁膜３を形成する。さらにその上に、ゲート電極と
なるポリシリコン膜４をＣＶＤ法により堆積した後、そ
のポリシリコン膜４にイオン注入法によってｐＭＯＳＦ
ＥＴの場合はｐ型、ｎＭＯＳＦＥＴの場合はｎ型に不純
物を導入し、ｐｎポリシリコン膜４１を形成する。続い
て、窒化チタン膜５をスパッタリング法により形成す
る。この膜は、シリコン基板１やｐｎポリシリコン膜４
１と後に堆積するタングステン膜７１の固相反応により
形成されると懸念される比較的高抵抗なタングステンシ
リサイド膜の形成を抑制するために堆積する。
膜に用いた場合の、ポリメタル構造の形成方法を図６に
示す。まず、シリコン基板１上に素子分離領域２、ゲー
ト絶縁膜３を形成する。さらにその上に、ゲート電極と
なるポリシリコン膜４をＣＶＤ法により堆積した後、そ
のポリシリコン膜４にイオン注入法によってｐＭＯＳＦ
ＥＴの場合はｐ型、ｎＭＯＳＦＥＴの場合はｎ型に不純
物を導入し、ｐｎポリシリコン膜４１を形成する。続い
て、窒化チタン膜５をスパッタリング法により形成す
る。この膜は、シリコン基板１やｐｎポリシリコン膜４
１と後に堆積するタングステン膜７１の固相反応により
形成されると懸念される比較的高抵抗なタングステンシ
リサイド膜の形成を抑制するために堆積する。
【００１３】次に、窒化チタン膜５上にタングステン膜
７１を堆積する。次に、ハードマスク膜８としてシリコ
ン酸化膜を堆積した後に、通常の露光工程によってレジ
スト９のパターニングを行い（図６（ａ））、さらに、
ハードマスク膜８の一部を例えば通常のドライエッチン
グ法により除去する。次に、パターニングされたハード
マスク膜８１をマスクにして、タングステン膜７、窒化
チタン膜５、ｐｎポリシリコン膜４１を例えばドライエ
ッチングで除去する（図６（ｂ））。
７１を堆積する。次に、ハードマスク膜８としてシリコ
ン酸化膜を堆積した後に、通常の露光工程によってレジ
スト９のパターニングを行い（図６（ａ））、さらに、
ハードマスク膜８の一部を例えば通常のドライエッチン
グ法により除去する。次に、パターニングされたハード
マスク膜８１をマスクにして、タングステン膜７、窒化
チタン膜５、ｐｎポリシリコン膜４１を例えばドライエ
ッチングで除去する（図６（ｂ））。
【００１４】次に、チャネル長が短い領域でのしきい値
電圧の低下を抑制するために、イオン注入法により、浅
いソース・ドレイン領域１０とポケット領域１１を形成
する。次に、ゲート電極側壁膜１２を形成した後、深い
ソース・ドレイン領域１３をイオン注入法と熱処理によ
り形成する（図６（ｃ））。
電圧の低下を抑制するために、イオン注入法により、浅
いソース・ドレイン領域１０とポケット領域１１を形成
する。次に、ゲート電極側壁膜１２を形成した後、深い
ソース・ドレイン領域１３をイオン注入法と熱処理によ
り形成する（図６（ｃ））。
【００１５】この窒化チタン膜５上にタングステン膜７
を形成した構造では、窒化チタン膜５によってタングス
テンシリサイド膜７１の構成は抑制されるが、タングス
テン膜の粒径が１０ｎｍ程度と非常に小さいため、低抵
抗なタングステン膜を形成することが問題であった。
を形成した構造では、窒化チタン膜５によってタングス
テンシリサイド膜７１の構成は抑制されるが、タングス
テン膜の粒径が１０ｎｍ程度と非常に小さいため、低抵
抗なタングステン膜を形成することが問題であった。
【００１６】
【発明が解決使用とする課題】本発明の第１の目的は、
高融点金属膜、特にタングステン膜を用いた低抵抗ゲー
ト電極を提供することである。
高融点金属膜、特にタングステン膜を用いた低抵抗ゲー
ト電極を提供することである。
【００１７】本発明の第２の目的は、タングステンシリ
サイド膜の形成をを抑制し、かつゲート電極であるｐｎ
ポリシリコン膜中の不純物の相互拡散を抑制して、トラ
ンジスタのしきい値電圧上昇を抑制することのできるゲ
ート電極を提供することである。
サイド膜の形成をを抑制し、かつゲート電極であるｐｎ
ポリシリコン膜中の不純物の相互拡散を抑制して、トラ
ンジスタのしきい値電圧上昇を抑制することのできるゲ
ート電極を提供することである。
【００１８】
【課題を解決するための手段】本発明は、第１に、シリ
コン基板上ゲート絶縁膜の上に構成されるゲート電極
が、ゲート絶縁膜側から、窒化チタン膜、タングステン
シリコン膜、タングステン膜の順に構成されてなること
を特徴とする半導体装置である。
コン基板上ゲート絶縁膜の上に構成されるゲート電極
が、ゲート絶縁膜側から、窒化チタン膜、タングステン
シリコン膜、タングステン膜の順に構成されてなること
を特徴とする半導体装置である。
【００１９】本発明は、第２に、シリコン基板上ゲート
絶縁膜の上に構成されるゲート電極が、ゲート絶縁膜側
から、ポリシリコン膜、窒化チタン膜、タングステンシ
リコン膜、タングステン膜の順に構成されてなることを
特徴とする半導体装置である。
絶縁膜の上に構成されるゲート電極が、ゲート絶縁膜側
から、ポリシリコン膜、窒化チタン膜、タングステンシ
リコン膜、タングステン膜の順に構成されてなることを
特徴とする半導体装置である。
【００２０】本発明は、第３に、上記第１、または第２
の発明に記載の半導体装置において、タングステンシリ
コン膜の上層、下層のいずれか、または両層に非晶質シ
リコン膜が存在していることを特徴とする。
の発明に記載の半導体装置において、タングステンシリ
コン膜の上層、下層のいずれか、または両層に非晶質シ
リコン膜が存在していることを特徴とする。
【００２１】本発明は、第４に、シリコン基板上に、素
子分離領域を形成する工程と、ゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上に窒化チタン膜を形成する
工程と、前記窒化チタン膜上に非晶質シリコン膜を形成
する工程と、前記非晶質シリコン膜上にタングステン膜
を形成する工程を含むことを特徴とする半導体装置の製
造方法である。
子分離領域を形成する工程と、ゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上に窒化チタン膜を形成する
工程と、前記窒化チタン膜上に非晶質シリコン膜を形成
する工程と、前記非晶質シリコン膜上にタングステン膜
を形成する工程を含むことを特徴とする半導体装置の製
造方法である。
【００２２】本発明は、第５に、シリコン基板上に、素
子分離領域を形成する工程と、ゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上にポリシリコン膜を形成す
る工程と、前記ポリシリコン膜中に不純物を導入する工
程と、前記不純物を導入したポリシリコン膜上に窒化チ
タン膜を形成する工程と、前記窒化チタン膜上に非晶質
シリコン膜を形成する工程と、前記非晶質シリコン膜上
にタングステン膜を形成する工程を備えたことを特徴と
する半導体装置の製造方法である。
子分離領域を形成する工程と、ゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上にポリシリコン膜を形成す
る工程と、前記ポリシリコン膜中に不純物を導入する工
程と、前記不純物を導入したポリシリコン膜上に窒化チ
タン膜を形成する工程と、前記窒化チタン膜上に非晶質
シリコン膜を形成する工程と、前記非晶質シリコン膜上
にタングステン膜を形成する工程を備えたことを特徴と
する半導体装置の製造方法である。
【００２３】本発明は、第６に、上記第３、第４、第５
の発明において非晶質シリコン膜とタングステン膜の膜
厚比（Ｗ／Ｓｉ）が０．４以上であることを特徴とする
半導体装置およびその製造方法である。
の発明において非晶質シリコン膜とタングステン膜の膜
厚比（Ｗ／Ｓｉ）が０．４以上であることを特徴とする
半導体装置およびその製造方法である。
【００２４】
【発明の実施の形態】本発明の実施の形態について、図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００２５】最初に、第１の実施形態である低抵抗タン
グステン膜を有するゲート電極（メタルポリゲート電
極）の形成方法について、図１を参照してに説明する。
グステン膜を有するゲート電極（メタルポリゲート電
極）の形成方法について、図１を参照してに説明する。
【００２６】まず、シリコン基板１上に素子分離領域２
（深さ１０００ｎｍ以下）、ゲート絶縁膜３（膜厚２０
ｎｍ以下）を形成する。その上に、ゲート電極となるポ
リシリコン膜４（膜厚２００ｎｍ以下）をＣＶＤ法等に
より堆積した後、イオン注入法等により、ｐＭＯＳＦＥ
Ｔの場合はｐ型（ボロン等、５０ｋｅＶ以下、１×１０
13ｃｍ-2以上）、ｎＭＯＳＦＥＴの場合はｎ型（ヒ素
等、５０ｋｅＶ以下、１×１０13ｃｍ-2以上）に不純物
を導入してｐｎポリシリコン膜４１を形成する。次に、
ｐｎポリシリコン膜４１上の反応バリア膜として、窒化
チタン膜５（膜厚２００ｎｍ以下）をスパッタリング法
等により堆積する。次に、スパッタリング法等により、
非晶質シリコン膜６（膜厚２００ｎｍ以下）の堆積を行
い、さらに、タングステン膜７（２００ｎｍ以下）をス
パッタ法あるいはＣＶＤ法等により堆積すると、粒径が
１００ｎｍ程度と比較的大きく、低抵抗なタングステン
膜７が形成される。
（深さ１０００ｎｍ以下）、ゲート絶縁膜３（膜厚２０
ｎｍ以下）を形成する。その上に、ゲート電極となるポ
リシリコン膜４（膜厚２００ｎｍ以下）をＣＶＤ法等に
より堆積した後、イオン注入法等により、ｐＭＯＳＦＥ
Ｔの場合はｐ型（ボロン等、５０ｋｅＶ以下、１×１０
13ｃｍ-2以上）、ｎＭＯＳＦＥＴの場合はｎ型（ヒ素
等、５０ｋｅＶ以下、１×１０13ｃｍ-2以上）に不純物
を導入してｐｎポリシリコン膜４１を形成する。次に、
ｐｎポリシリコン膜４１上の反応バリア膜として、窒化
チタン膜５（膜厚２００ｎｍ以下）をスパッタリング法
等により堆積する。次に、スパッタリング法等により、
非晶質シリコン膜６（膜厚２００ｎｍ以下）の堆積を行
い、さらに、タングステン膜７（２００ｎｍ以下）をス
パッタ法あるいはＣＶＤ法等により堆積すると、粒径が
１００ｎｍ程度と比較的大きく、低抵抗なタングステン
膜７が形成される。
【００２７】次に、ゲートエッチングのパターン形成に
用いるハードマスク膜８としてシリコン酸化膜等を膜厚
５００ｎｍ以下程度堆積した後に、通常の露光工程によ
ってレジスト９のパターニングを行い（図１（ａ））、
さらに、ハードマスク膜８の一部を例えば通常のドライ
エッチング法により除去する。次に、このパターニング
されたハードマスク膜８１をマスクにして、タングステ
ン膜７、非晶質シリコン膜６、窒化チタン膜５、ｐｎポ
リシリコン膜４１を例えばドライエッチングで除去する
（図１（ｂ））。
用いるハードマスク膜８としてシリコン酸化膜等を膜厚
５００ｎｍ以下程度堆積した後に、通常の露光工程によ
ってレジスト９のパターニングを行い（図１（ａ））、
さらに、ハードマスク膜８の一部を例えば通常のドライ
エッチング法により除去する。次に、このパターニング
されたハードマスク膜８１をマスクにして、タングステ
ン膜７、非晶質シリコン膜６、窒化チタン膜５、ｐｎポ
リシリコン膜４１を例えばドライエッチングで除去する
（図１（ｂ））。
【００２８】ここで、タングステン膜７と非晶質シリコ
ン膜６はＳＦ6ガスとＨＢｒガス等を用いて、窒化チタ
ン膜５はＡｒガスとＨＢｒガス等を用いて、ｐｎポリシ
リコン膜４１はＨＢｒガス等を用いてエッチングする。
これらの工程は、ハードマスクではなく、レジストマス
クを用いたドライエッチングでも可能である。
ン膜６はＳＦ6ガスとＨＢｒガス等を用いて、窒化チタ
ン膜５はＡｒガスとＨＢｒガス等を用いて、ｐｎポリシ
リコン膜４１はＨＢｒガス等を用いてエッチングする。
これらの工程は、ハードマスクではなく、レジストマス
クを用いたドライエッチングでも可能である。
【００２９】次に、チャネル長が短い領域でのしきい値
電圧の低下を抑制するために、イオン注入等により、浅
いソース・ドレイン領域１０（ヒ素、リン、ボロン等、
５０ｋｅＶ以下、１×１０13ｃｍ-2以上）とポケット領
域１１（ヒ素、リン、ボロン等、１００ｋｅＶ以下、１
×１０13ｃｍ-2以上）を形成する。次に、ゲート電極側
壁膜１２（２００ｎｍ程度以下）を形成した後、深いソ
ース・ドレイン領域１３をイオン注入法（ヒ素、リン、
ボロン等、１００ｋｅＶ以下、１×１０14ｃｍ-2以上）
と熱処理（９００℃以上、２０分以下）により形成す
る。この場合、後の熱処理により、タングステン膜７と
非晶質シリコン膜６が反応して、タングステンシリサイ
ド膜６１が形成されるが、窒化チタン膜５の上であるた
めに不純物の相互拡散経路には成り得ない。また、タン
グステン膜７に比べて、非晶質シリコン膜６が十分に薄
いために、タングステンシリサイド膜６１が形成されて
もゲート電極のシート抵抗が上昇することはない。さら
に、タングステンシリサイド膜６１は導電性があるた
め、トランジスタ特性に悪影響を与えることがない。タ
ングステンシリサイド膜が形成されるためのタングステ
ン膜とシリコン膜の体積比(W/Si)は０．４程度であるた
め、メタルポリ構造を形成するには、Ｗ／Ｓｉ体積比が
０．４以上である必要がある。以上の工程により、高融
点金属膜を有するｐｎポリシリコンゲート電極を用いた
ＭＯＳＦＥＴを形成できる（図１（ｃ））。
電圧の低下を抑制するために、イオン注入等により、浅
いソース・ドレイン領域１０（ヒ素、リン、ボロン等、
５０ｋｅＶ以下、１×１０13ｃｍ-2以上）とポケット領
域１１（ヒ素、リン、ボロン等、１００ｋｅＶ以下、１
×１０13ｃｍ-2以上）を形成する。次に、ゲート電極側
壁膜１２（２００ｎｍ程度以下）を形成した後、深いソ
ース・ドレイン領域１３をイオン注入法（ヒ素、リン、
ボロン等、１００ｋｅＶ以下、１×１０14ｃｍ-2以上）
と熱処理（９００℃以上、２０分以下）により形成す
る。この場合、後の熱処理により、タングステン膜７と
非晶質シリコン膜６が反応して、タングステンシリサイ
ド膜６１が形成されるが、窒化チタン膜５の上であるた
めに不純物の相互拡散経路には成り得ない。また、タン
グステン膜７に比べて、非晶質シリコン膜６が十分に薄
いために、タングステンシリサイド膜６１が形成されて
もゲート電極のシート抵抗が上昇することはない。さら
に、タングステンシリサイド膜６１は導電性があるた
め、トランジスタ特性に悪影響を与えることがない。タ
ングステンシリサイド膜が形成されるためのタングステ
ン膜とシリコン膜の体積比(W/Si)は０．４程度であるた
め、メタルポリ構造を形成するには、Ｗ／Ｓｉ体積比が
０．４以上である必要がある。以上の工程により、高融
点金属膜を有するｐｎポリシリコンゲート電極を用いた
ＭＯＳＦＥＴを形成できる（図１（ｃ））。
【００３０】次に、第２の実施形態である、低抵抗タン
グステン膜を有するゲート電極（メタルゲート電極）の
形成方法について、図２を参照して説明する。
グステン膜を有するゲート電極（メタルゲート電極）の
形成方法について、図２を参照して説明する。
【００３１】まず、シリコン基板１上に素子分離領域２
（深さ１０００ｎｍ以下）、ゲート絶縁膜３（膜厚２０
ｎｍ以下）を形成する。その上に、ゲート電極となる窒
化チタン膜５（膜厚２００ｎｍ以下）をスパッタリング
法等により形成する。窒化チタン膜５は、シリコン基板
１やゲート酸化膜３と後に堆積するタングステン膜７の
反応により形成される可能性がある比較的高抵抗なタン
グステンシリサイド膜の形成を抑制するために堆積す
る。次に、スパッタリング法等により、非晶質シリコン
膜６（膜厚２００ｎｍ以下）の堆積を行い、さらに、タ
ングステン膜７（２００ｎｍ以下）をスパッタ法あるい
はＣＶＤ法等により堆積すると、粒径が１００ｎｍ程度
と比較的大きく、低抵抗なタングステン膜７が形成され
る。
（深さ１０００ｎｍ以下）、ゲート絶縁膜３（膜厚２０
ｎｍ以下）を形成する。その上に、ゲート電極となる窒
化チタン膜５（膜厚２００ｎｍ以下）をスパッタリング
法等により形成する。窒化チタン膜５は、シリコン基板
１やゲート酸化膜３と後に堆積するタングステン膜７の
反応により形成される可能性がある比較的高抵抗なタン
グステンシリサイド膜の形成を抑制するために堆積す
る。次に、スパッタリング法等により、非晶質シリコン
膜６（膜厚２００ｎｍ以下）の堆積を行い、さらに、タ
ングステン膜７（２００ｎｍ以下）をスパッタ法あるい
はＣＶＤ法等により堆積すると、粒径が１００ｎｍ程度
と比較的大きく、低抵抗なタングステン膜７が形成され
る。
【００３２】次に、ゲートエッチングのパターン形成に
用いるハードマスク膜８としてシリコン酸化膜等を膜厚
５００ｎｍ以下程度堆積した後に、通常の露光工程によ
ってレジスト９のパターニングを行い（図２（ａ））、
さらに、ハードマスク膜８の一部を例えば通常のドライ
エッチング法により除去する。次に、このパターニング
されたハードマスク膜８１をマスクにして、タングステ
ン膜７、シリコン膜６、窒化チタン膜５を例えばドライ
エッチングで除去する（図２（ｂ））。ここで、タング
ステン膜７はＳＦ6ガスとＨＢｒガス等を用いて、窒化
チタン膜はＡｒガスとＨＢｒガス等を用いてエッチング
する。これら工程は、ハードマスクを用いることなく、
レジストマスクのドライエッチングでも可能である。
用いるハードマスク膜８としてシリコン酸化膜等を膜厚
５００ｎｍ以下程度堆積した後に、通常の露光工程によ
ってレジスト９のパターニングを行い（図２（ａ））、
さらに、ハードマスク膜８の一部を例えば通常のドライ
エッチング法により除去する。次に、このパターニング
されたハードマスク膜８１をマスクにして、タングステ
ン膜７、シリコン膜６、窒化チタン膜５を例えばドライ
エッチングで除去する（図２（ｂ））。ここで、タング
ステン膜７はＳＦ6ガスとＨＢｒガス等を用いて、窒化
チタン膜はＡｒガスとＨＢｒガス等を用いてエッチング
する。これら工程は、ハードマスクを用いることなく、
レジストマスクのドライエッチングでも可能である。
【００３３】次に、チャネル長が短い領域でのしきい値
の低下を抑制するために、イオン注入等により、浅いソ
ース・ドレイン領域１０（ボロン、リン、ヒ素等、５０
ｋｅＶ以下、１×１０13ｃｍ-2以上)とポケット領域
（ボロン、リン、ヒ素等、１００ｋｅＶ以下、１×１０
13ｃｍ-2以上)を形成する。次に、ゲート電極側壁膜１
２（２００ｎｍ程度以下）を形成した後、深いソース・
ドレイン領域１３をイオン注入法（ボロン、ヒ素、リン
等、１００ｋｅＶ以下、１×１０14ｃｍ-2以上）と熱処
理（９００℃以上、１０ｍｉｎ以下）により形成する。
の低下を抑制するために、イオン注入等により、浅いソ
ース・ドレイン領域１０（ボロン、リン、ヒ素等、５０
ｋｅＶ以下、１×１０13ｃｍ-2以上)とポケット領域
（ボロン、リン、ヒ素等、１００ｋｅＶ以下、１×１０
13ｃｍ-2以上)を形成する。次に、ゲート電極側壁膜１
２（２００ｎｍ程度以下）を形成した後、深いソース・
ドレイン領域１３をイオン注入法（ボロン、ヒ素、リン
等、１００ｋｅＶ以下、１×１０14ｃｍ-2以上）と熱処
理（９００℃以上、１０ｍｉｎ以下）により形成する。
【００３４】この時、シリコン膜６はタングステン膜８
と反応し、タングステンシリサイド膜６１が形成され
る。この膜は、導電性があるため、トランジスタ特性に
悪影響を与えることはない。またこの膜は、反応バリア
膜である窒化チタン膜上に形成されるため、ゲート絶縁
膜に耐圧劣化等の悪影響を及すことはない。また、タン
グステン膜７に比べて、非晶質シリコン膜６が十分に薄
いために、タングステンシリサイド膜６１が形成されて
もゲート電極のシート抵抗が上昇することはない。
と反応し、タングステンシリサイド膜６１が形成され
る。この膜は、導電性があるため、トランジスタ特性に
悪影響を与えることはない。またこの膜は、反応バリア
膜である窒化チタン膜上に形成されるため、ゲート絶縁
膜に耐圧劣化等の悪影響を及すことはない。また、タン
グステン膜７に比べて、非晶質シリコン膜６が十分に薄
いために、タングステンシリサイド膜６１が形成されて
もゲート電極のシート抵抗が上昇することはない。
【００３５】ここで、タングステンシリサイド膜が形成
されるためのタングステン膜とシリコン膜の体積比（Ｗ
／Ｓｉ）は０．４程度であるため、メタルポリ構造を形
成するには、Ｗ／Ｓｉ体積比が０．４以上にする必要が
ある。以上の工程により、タングステン膜を有するメタ
ルゲート電極を用いたＭＯＳＦＥＴを形成できる（図２
（ｃ））。以上では、高融点金属膜にタングステン膜を
用いて説明したが、タングステン以外の高融点金属膜で
も実現可能である。さらに、以上では、反応バリア膜に
窒化チタン膜を用いて説明したが、耐熱性が高い他の導
電性窒化金属膜や導電性酸化金属膜でも実現可能であ
る。次に本発明がタングステン膜を低抵抗化できること
を図を参照して説明する。図３にタングステン膜の抵抗
率の熱処理依存性を示す。ここで、熱処理時間はすべて
１０秒である。
されるためのタングステン膜とシリコン膜の体積比（Ｗ
／Ｓｉ）は０．４程度であるため、メタルポリ構造を形
成するには、Ｗ／Ｓｉ体積比が０．４以上にする必要が
ある。以上の工程により、タングステン膜を有するメタ
ルゲート電極を用いたＭＯＳＦＥＴを形成できる（図２
（ｃ））。以上では、高融点金属膜にタングステン膜を
用いて説明したが、タングステン以外の高融点金属膜で
も実現可能である。さらに、以上では、反応バリア膜に
窒化チタン膜を用いて説明したが、耐熱性が高い他の導
電性窒化金属膜や導電性酸化金属膜でも実現可能であ
る。次に本発明がタングステン膜を低抵抗化できること
を図を参照して説明する。図３にタングステン膜の抵抗
率の熱処理依存性を示す。ここで、熱処理時間はすべて
１０秒である。
【００３６】まず、シリコン基板上タングステン膜（Ｗ
／Ｓｉ）の場合、堆積直後の抵抗率は１５μｏｈｍ ｃ
ｍと比較的低いが、熱処理温度が高くなるに従って抵抗
率が上昇し、１０００℃,１０秒の熱処理後には、３７
μｏｈｍ ｃｍ程度と高い値を示している。これは、熱
処理による抵抗率が比較的高いタングステンシリサイド
膜の形成によるものであると考えられる。
／Ｓｉ）の場合、堆積直後の抵抗率は１５μｏｈｍ ｃ
ｍと比較的低いが、熱処理温度が高くなるに従って抵抗
率が上昇し、１０００℃,１０秒の熱処理後には、３７
μｏｈｍ ｃｍ程度と高い値を示している。これは、熱
処理による抵抗率が比較的高いタングステンシリサイド
膜の形成によるものであると考えられる。
【００３７】次に、窒化チタン膜上タングステン膜（Ｗ
／ＴｉＮ／Ｓｉ）の場合、熱処理温度が高くなってもタ
ングステンシリサイド膜が形成されないために抵抗率は
上昇しないが、スパッタ直後のタングステン膜の抵抗率
が３５ μ ｏｈｍ ｃｍと高いために、１０００℃、１
０秒の熱処理後でも抵抗率は２３ μ ｏｈｍ ｃｍ程度
と比較的高いことが分かる。これは、タングステン膜の
結晶粒径が１０ｎｍ程度と小さいためであと考えられ
る。
／ＴｉＮ／Ｓｉ）の場合、熱処理温度が高くなってもタ
ングステンシリサイド膜が形成されないために抵抗率は
上昇しないが、スパッタ直後のタングステン膜の抵抗率
が３５ μ ｏｈｍ ｃｍと高いために、１０００℃、１
０秒の熱処理後でも抵抗率は２３ μ ｏｈｍ ｃｍ程度
と比較的高いことが分かる。これは、タングステン膜の
結晶粒径が１０ｎｍ程度と小さいためであと考えられ
る。
【００３８】一方、窒化チタン膜上に非晶質シリコン膜
を形成した上にタングステン膜を形成した（Ｗ／Ｓｉ／
ＴＳｉ／Ｓｉ）場合、スパッタ直後と熱処理後共にタン
グステン膜の抵抗率が１１ μ ｏｈｍ ｃｍと非常に低
いことが分かる。これは、非晶質シリコン膜上のタング
ステン膜の結晶粒径が１００ｎｍ程度と大きいためであ
る。
を形成した上にタングステン膜を形成した（Ｗ／Ｓｉ／
ＴＳｉ／Ｓｉ）場合、スパッタ直後と熱処理後共にタン
グステン膜の抵抗率が１１ μ ｏｈｍ ｃｍと非常に低
いことが分かる。これは、非晶質シリコン膜上のタング
ステン膜の結晶粒径が１００ｎｍ程度と大きいためであ
る。
【００３９】さらに、本発明がタングステン膜を有する
pnポリシリコンゲート電極における、不純物の相互拡散
を抑制できることを図を参照して説明する。これは、窒
化チタン膜によって、ポリシリコン膜とタングステン膜
の反応の抑制しているためである。図４に、トランジス
タのしきい値電圧変化量の、不純物拡散源からの距離依
存性を示す。
pnポリシリコンゲート電極における、不純物の相互拡散
を抑制できることを図を参照して説明する。これは、窒
化チタン膜によって、ポリシリコン膜とタングステン膜
の反応の抑制しているためである。図４に、トランジス
タのしきい値電圧変化量の、不純物拡散源からの距離依
存性を示す。
【００４０】この図より、窒化チタン膜がない場合のし
きい値電圧変化量は、不純物拡散源からの距離が小さく
なるのに従って、大きくなることが分かる。これは、タ
ングステンシリサイド膜を通じて、ゲート電極中の不純
物の相互拡散が発生しているためであると考えられる。
きい値電圧変化量は、不純物拡散源からの距離が小さく
なるのに従って、大きくなることが分かる。これは、タ
ングステンシリサイド膜を通じて、ゲート電極中の不純
物の相互拡散が発生しているためであると考えられる。
【００４１】一方、窒化チタン膜上非晶質シリコン膜が
ある場合のしきい値電圧変化量は、不純物拡散源からの
距離に関わらず、ほぼ0 Vであることが分かる。これ
は、窒化チタン膜とｐｎポリシリコン膜の間にタングス
テンシリサイド膜が形成されないために、ゲート電極中
の不純物の相互拡散を抑制できているためであると考え
られる。
ある場合のしきい値電圧変化量は、不純物拡散源からの
距離に関わらず、ほぼ0 Vであることが分かる。これ
は、窒化チタン膜とｐｎポリシリコン膜の間にタングス
テンシリサイド膜が形成されないために、ゲート電極中
の不純物の相互拡散を抑制できているためであると考え
られる。
【００４２】
【実施例】以下、本発明の実施例について、図面を参照
して説明する。
して説明する。
【００４３】実施例１ まず、第１の実施形態で説明した、低抵抗タングステン
膜を有するゲート電極(メタルポリゲート電極)の形成方
法の実施例について、図１を参照して詳細に説明する。
まず、シリコン基板１上に素子分離領域２（深さ３００
ｎｍ）、ゲート絶縁膜３（膜厚２ｎｍ）を形成する。さ
らにその上に、ゲート電極となるポリシリコン膜４（膜
厚１００ｎｍ）をＣＶＤ法により堆積した後、イオン注
入法によってｐＭＯＳＦＥＴの場合はｐ型(ボロン、５
ｋｅＶ、３×１０15ｃｍ-2）、ｎＭＯＳＦＥＴの場合は
ｎ型（ヒ素、１０ ｋｅＶ、３×１０15ｃｍ-2）に不純
物を導入し、ｐｎポリシリコン膜４１を形成する。続い
て、窒化チタン膜５（膜厚１０ｎｍ）をスパッタリング
法により形成する。この膜は、シリコン基板１やｐｎポ
リシリコン膜４１と後に堆積するタングステン膜７の反
応により形成されると懸念される比較的高抵抗なタング
ステンシリサイド膜の形成を抑制するために堆積する。
次に、スパッタリング法により、非晶質シリコン膜６
（膜厚１５ｎｍ）の堆積を行う。さらに、非晶質シリコ
ン膜６上にタングステン膜７（１００ｎｍ）をスパッタ
法により堆積すると、粒径が１００ｎｍ程度と比較的大
きく、低抵抗なタングステン膜７が形成できる。ここ
で、タングステン膜とシリコン膜の体積比（Ｗ／Ｓｉ）
は６７であり、メタルポリ構造を形成するには十分に大
きい値である。
膜を有するゲート電極(メタルポリゲート電極)の形成方
法の実施例について、図１を参照して詳細に説明する。
まず、シリコン基板１上に素子分離領域２（深さ３００
ｎｍ）、ゲート絶縁膜３（膜厚２ｎｍ）を形成する。さ
らにその上に、ゲート電極となるポリシリコン膜４（膜
厚１００ｎｍ）をＣＶＤ法により堆積した後、イオン注
入法によってｐＭＯＳＦＥＴの場合はｐ型(ボロン、５
ｋｅＶ、３×１０15ｃｍ-2）、ｎＭＯＳＦＥＴの場合は
ｎ型（ヒ素、１０ ｋｅＶ、３×１０15ｃｍ-2）に不純
物を導入し、ｐｎポリシリコン膜４１を形成する。続い
て、窒化チタン膜５（膜厚１０ｎｍ）をスパッタリング
法により形成する。この膜は、シリコン基板１やｐｎポ
リシリコン膜４１と後に堆積するタングステン膜７の反
応により形成されると懸念される比較的高抵抗なタング
ステンシリサイド膜の形成を抑制するために堆積する。
次に、スパッタリング法により、非晶質シリコン膜６
（膜厚１５ｎｍ）の堆積を行う。さらに、非晶質シリコ
ン膜６上にタングステン膜７（１００ｎｍ）をスパッタ
法により堆積すると、粒径が１００ｎｍ程度と比較的大
きく、低抵抗なタングステン膜７が形成できる。ここ
で、タングステン膜とシリコン膜の体積比（Ｗ／Ｓｉ）
は６７であり、メタルポリ構造を形成するには十分に大
きい値である。
【００４４】次に、ハードマスク膜８としてシリコン酸
化膜(膜厚１５０ｎｍ)を堆積した後に、通常の露光工程
によってレジスト９のパターニングを行い（図１
（ａ））、さらに、ハードマスク膜８の一部を例えば通
常のドライエッチング法により除去する。
化膜(膜厚１５０ｎｍ)を堆積した後に、通常の露光工程
によってレジスト９のパターニングを行い（図１
（ａ））、さらに、ハードマスク膜８の一部を例えば通
常のドライエッチング法により除去する。
【００４５】次に、パターニングされたハードマスク膜
８１をマスクにして、タングステン膜７、シリコン膜
６、窒化チタン膜５、ｐｎポリシリコン膜４１を例えば
ドライエッチングで除去する（図１（ｂ））。ここで、
タングステン膜７と非晶質シリコン膜６はＳＦ6ガス
（６０ ＳＣＣＭ）とＨＢｒガス（４０ ＳＣＣＭ）を
用い、窒化チタン膜はＡｒガス（３０ ＳＣＣＭ）とＨ
Ｂｒガス（１０ ＳＣＣＭ）を用い、ポリシリコン膜は
ＨＢｒガス（５０ ＳＣＣＭ）を用いてエッチングす
る。このゲート電極のエッチング工程は、ハードマスク
を用いることなくレジストマスクのドライエッチングで
も可能である。
８１をマスクにして、タングステン膜７、シリコン膜
６、窒化チタン膜５、ｐｎポリシリコン膜４１を例えば
ドライエッチングで除去する（図１（ｂ））。ここで、
タングステン膜７と非晶質シリコン膜６はＳＦ6ガス
（６０ ＳＣＣＭ）とＨＢｒガス（４０ ＳＣＣＭ）を
用い、窒化チタン膜はＡｒガス（３０ ＳＣＣＭ）とＨ
Ｂｒガス（１０ ＳＣＣＭ）を用い、ポリシリコン膜は
ＨＢｒガス（５０ ＳＣＣＭ）を用いてエッチングす
る。このゲート電極のエッチング工程は、ハードマスク
を用いることなくレジストマスクのドライエッチングで
も可能である。
【００４６】次に、チャネル長が短い領域でのしきい値
の低下を抑制するために、イオン注入法により、浅いソ
ース・ドレイン領域１０（ｎＭＯＳＦＥＴ: ヒ素、５
ｋｅＶ、２×１０14ｃｍ-2、ｐＭＯＳＦＥＴ: ＢＦ2、
５ ｋｅＶ、２×１０14ｃｍ-2）と、ポケット領域 １１
（ｎＭＯＳＦＥＴ:ＢＦ2、４０ ｋｅＶ、２×１０13ｃ
ｍ-2、３０度、回転有り、ｐＭＯＳＦＥＴ: ヒ素、６０
ｋｅＶ、２×１０13ｃｍ-2、３０度、回転有り)を形成
する。
の低下を抑制するために、イオン注入法により、浅いソ
ース・ドレイン領域１０（ｎＭＯＳＦＥＴ: ヒ素、５
ｋｅＶ、２×１０14ｃｍ-2、ｐＭＯＳＦＥＴ: ＢＦ2、
５ ｋｅＶ、２×１０14ｃｍ-2）と、ポケット領域 １１
（ｎＭＯＳＦＥＴ:ＢＦ2、４０ ｋｅＶ、２×１０13ｃ
ｍ-2、３０度、回転有り、ｐＭＯＳＦＥＴ: ヒ素、６０
ｋｅＶ、２×１０13ｃｍ-2、３０度、回転有り)を形成
する。
【００４７】次に、ゲート電極側壁膜１２(６０ ｎｍ)
を形成した後、深いソース・ドレイン領域 １３をイオ
ン注入法(ｎＭＯＳＦＥＴ: ヒ素、２０ ｋｅＶ、３×１
０15ｃｍ-2、ｐＭＯＳＦＥＴ: ボロン、３ ｋｅＶ、３
×１０15ｃｍ-2)と熱処理(１０５０℃、１秒)により形
成する。
を形成した後、深いソース・ドレイン領域 １３をイオ
ン注入法(ｎＭＯＳＦＥＴ: ヒ素、２０ ｋｅＶ、３×１
０15ｃｍ-2、ｐＭＯＳＦＥＴ: ボロン、３ ｋｅＶ、３
×１０15ｃｍ-2)と熱処理(１０５０℃、１秒)により形
成する。
【００４８】この場合、後の熱処理により、タングステ
ン膜７と非晶質シリコン膜６が反応して、タングステン
シリサイド膜６１が形成されるが、窒化チタン膜５の上
にあるために不純物の相互拡散経路には成り得ない。ま
た、タングステン膜７に比べて、非晶質シリコン膜６が
十分に薄いために、タングステンシリサイド膜６１が形
成されてもゲート電極のシート抵抗が上昇することはな
い。さらに、タングステンシリサイド膜６１は導電性が
あるため、トランジスタ特性に悪影響を与えることがな
い。以上の工程により、高融点金属膜を有するｐｎポリ
シリコンゲート電極を用いたＭＯＳＦＥＴを形成できる
（図１（ｃ））。
ン膜７と非晶質シリコン膜６が反応して、タングステン
シリサイド膜６１が形成されるが、窒化チタン膜５の上
にあるために不純物の相互拡散経路には成り得ない。ま
た、タングステン膜７に比べて、非晶質シリコン膜６が
十分に薄いために、タングステンシリサイド膜６１が形
成されてもゲート電極のシート抵抗が上昇することはな
い。さらに、タングステンシリサイド膜６１は導電性が
あるため、トランジスタ特性に悪影響を与えることがな
い。以上の工程により、高融点金属膜を有するｐｎポリ
シリコンゲート電極を用いたＭＯＳＦＥＴを形成できる
（図１（ｃ））。
【００４９】さらにソース・ドレインの熱処理を、シリ
コン中不純物の固溶度が比較的高い高温領域（１０５０
℃）で行って、不純物の活性化率を高めるている。
コン中不純物の固溶度が比較的高い高温領域（１０５０
℃）で行って、不純物の活性化率を高めるている。
【００５０】さらに、1秒と比較的短時間でソース・ド
レイン領域の不純物拡散を抑制することで、短チャンネ
ル効果を抑制すると共に、極微細トランジスタの寄生抵
抗の低減と駆動電流の向上を実現している。以上の工程
により、高融点金属膜を有するｐｎポリシリコンゲート
電極を用いたＭＯＳＦＥＴを形成できる。
レイン領域の不純物拡散を抑制することで、短チャンネ
ル効果を抑制すると共に、極微細トランジスタの寄生抵
抗の低減と駆動電流の向上を実現している。以上の工程
により、高融点金属膜を有するｐｎポリシリコンゲート
電極を用いたＭＯＳＦＥＴを形成できる。
【００５１】実施例２ 次に、第２の実施形態で説明した、低抵抗タングステン
膜を有するゲート電極（メタルゲート電極）の形成方法
の実施例について、図２を参照して詳細に説明する。ま
ず、シリコン基板 １上に素子分離領域２（深さ３００
ｎｍ）、ゲート絶縁膜３（膜厚２ｎｍ）を形成する。さ
らにその上に、後にゲート電極となる窒化チタン膜５
（膜厚１０ｎｍ）をスパッタリング法により形成する。
この膜は、シリコン基板１と後に堆積するタングステン
膜７の反応により形成される可能性がある比較的高抵抗
なタングステンシリサイド膜の形成を抑制するために堆
積する。次に、スパッタリング法により、シリコン膜６
(膜厚１５ｎｍ)の堆積を行う。さらに、シリコン膜６上
にタングステン膜７（１００ｎｍ）をスパッタ法により
堆積すると、粒径が１００ｎｍ程度の低抵抗なタングス
テン膜 ７が形成される。ここで、タングステン膜とシ
リコン膜の体積比（Ｗ／Ｓｉ）は６７であり、メタルポ
リ構造を形成するには十分に大きい値である。次に、ハ
ードマスク膜８としてシリコン酸化膜（膜厚１５０ｎ
ｍ）ＣＶＤ法で堆積した後に、通常の露光工程によって
レジスト９のパターニングを行い（図２（ａ））、さら
に、ハードマスク膜 ８を通常のドライエッチング法に
より除去する。
膜を有するゲート電極（メタルゲート電極）の形成方法
の実施例について、図２を参照して詳細に説明する。ま
ず、シリコン基板 １上に素子分離領域２（深さ３００
ｎｍ）、ゲート絶縁膜３（膜厚２ｎｍ）を形成する。さ
らにその上に、後にゲート電極となる窒化チタン膜５
（膜厚１０ｎｍ）をスパッタリング法により形成する。
この膜は、シリコン基板１と後に堆積するタングステン
膜７の反応により形成される可能性がある比較的高抵抗
なタングステンシリサイド膜の形成を抑制するために堆
積する。次に、スパッタリング法により、シリコン膜６
(膜厚１５ｎｍ)の堆積を行う。さらに、シリコン膜６上
にタングステン膜７（１００ｎｍ）をスパッタ法により
堆積すると、粒径が１００ｎｍ程度の低抵抗なタングス
テン膜 ７が形成される。ここで、タングステン膜とシ
リコン膜の体積比（Ｗ／Ｓｉ）は６７であり、メタルポ
リ構造を形成するには十分に大きい値である。次に、ハ
ードマスク膜８としてシリコン酸化膜（膜厚１５０ｎ
ｍ）ＣＶＤ法で堆積した後に、通常の露光工程によって
レジスト９のパターニングを行い（図２（ａ））、さら
に、ハードマスク膜 ８を通常のドライエッチング法に
より除去する。
【００５２】次に、このパターニングされたハードマス
ク膜８１をマスクにして、タングステン膜７、シリコン
膜６、窒化チタン膜５を例えばドライエッチングで除去
する（図２（ｂ））。ここで、タングステン膜７はＳＦ
6ガス（６０ ＳＣＣＭ）とＨＢｒガス（４０ ＳＣＣ
Ｍ）を用い、窒化チタン膜はＡｒガス（３０ ＳＣＣ
Ｍ）とＨＢｒガス（１０ ＳＣＣＭ）を用いてエッチン
グする。このゲート電極のエッチング工程は、ハードマ
スクを用いることなく、レジストマスクのドライエッチ
ングでも可能である。
ク膜８１をマスクにして、タングステン膜７、シリコン
膜６、窒化チタン膜５を例えばドライエッチングで除去
する（図２（ｂ））。ここで、タングステン膜７はＳＦ
6ガス（６０ ＳＣＣＭ）とＨＢｒガス（４０ ＳＣＣ
Ｍ）を用い、窒化チタン膜はＡｒガス（３０ ＳＣＣ
Ｍ）とＨＢｒガス（１０ ＳＣＣＭ）を用いてエッチン
グする。このゲート電極のエッチング工程は、ハードマ
スクを用いることなく、レジストマスクのドライエッチ
ングでも可能である。
【００５３】次に、チャネル長が短い領域でのしきい値
の低下を抑制するために、イオン注入法により、浅いソ
ース・ドレイン領域１０（ｎＭＯＳＦＥＴ:ヒ素、５ ｋ
ｅＶ、２×１０14ｃｍ-2）、ｐＭＯＳＦＥＴ:ＢＦ2、５
ｋｅＶ、２×１０14ｃｍ-2）とポケット領域１１（ｎＭ
ＯＳＦＥＴ:ＢＦ2、４０ｋｅＶ、２×１０13ｃｍ-2、３
０度、回転有り、ｐＭＯＳＦＥＴ:ヒ素、６０ｋｅＶ、
２×１０13ｃｍ-2、３０度、回転有り)を形成する。
の低下を抑制するために、イオン注入法により、浅いソ
ース・ドレイン領域１０（ｎＭＯＳＦＥＴ:ヒ素、５ ｋ
ｅＶ、２×１０14ｃｍ-2）、ｐＭＯＳＦＥＴ:ＢＦ2、５
ｋｅＶ、２×１０14ｃｍ-2）とポケット領域１１（ｎＭ
ＯＳＦＥＴ:ＢＦ2、４０ｋｅＶ、２×１０13ｃｍ-2、３
０度、回転有り、ｐＭＯＳＦＥＴ:ヒ素、６０ｋｅＶ、
２×１０13ｃｍ-2、３０度、回転有り)を形成する。
【００５４】次に、ゲート電極側壁膜１２（６０ｎｍ）
を形成した後、深いソース・ドレイン領域 １３をイオ
ン注入法（ｎＭＯＳＦＥＴ:ヒ素、２０ ｋｅＶ、３×１
０15ｃｍ-2、ｐＭＯＳＦＥＴ:ボロン、３ｋｅＶ、３×
１０15ｃｍ-2）と熱処理（１０５０℃、１秒)により形
成する。
を形成した後、深いソース・ドレイン領域 １３をイオ
ン注入法（ｎＭＯＳＦＥＴ:ヒ素、２０ ｋｅＶ、３×１
０15ｃｍ-2、ｐＭＯＳＦＥＴ:ボロン、３ｋｅＶ、３×
１０15ｃｍ-2）と熱処理（１０５０℃、１秒)により形
成する。
【００５５】この場合、後の熱処理により、タングステ
ン膜７と非晶質シリコン膜６が反応して、タングステン
シリサイド膜６１が形成されるが、この膜は導電性膜で
あるため、トランジスタ特性に悪影響を与えることはな
い。また、タングステン膜７に比べて、非晶質シリコン
膜６が十分に薄いために、タングステンシリサイド膜６
１が形成されてもゲート電極のシート抵抗が上昇するこ
とはない。以上の工程により、高融点金属膜を有するゲ
ート電極を用いたＭＯＳＦＥＴを形成できる（図１
（ｃ））。さらにソース・ドレインの熱処理を、シリコ
ン中不純物の固溶度が比較的高い高温領域（１０５０
℃）で行って、不純物の活性化率を高めるている。さら
に、１秒と比較的短時間でソース・ドレイン領域の不純
物拡散を抑制することで、短チャンネル効果を抑制する
と共に、極微細トランジスタの寄生抵抗の低減と駆動電
流の向上を実現している。以上の工程により、高融点金
属膜を有するｐｎポリシリコンゲート電極を用いたMOSF
ETを形成できる。以上では、金属膜にタングステン膜を
用いて説明したが、タングスチン以外の低抵抗な金属膜
でも実現可能である。さらに以上では、バリア膜に窒化
チタン膜を用いて説明したが、その他の安定な窒化金属
膜や酸化金属膜でも実現可能である。
ン膜７と非晶質シリコン膜６が反応して、タングステン
シリサイド膜６１が形成されるが、この膜は導電性膜で
あるため、トランジスタ特性に悪影響を与えることはな
い。また、タングステン膜７に比べて、非晶質シリコン
膜６が十分に薄いために、タングステンシリサイド膜６
１が形成されてもゲート電極のシート抵抗が上昇するこ
とはない。以上の工程により、高融点金属膜を有するゲ
ート電極を用いたＭＯＳＦＥＴを形成できる（図１
（ｃ））。さらにソース・ドレインの熱処理を、シリコ
ン中不純物の固溶度が比較的高い高温領域（１０５０
℃）で行って、不純物の活性化率を高めるている。さら
に、１秒と比較的短時間でソース・ドレイン領域の不純
物拡散を抑制することで、短チャンネル効果を抑制する
と共に、極微細トランジスタの寄生抵抗の低減と駆動電
流の向上を実現している。以上の工程により、高融点金
属膜を有するｐｎポリシリコンゲート電極を用いたMOSF
ETを形成できる。以上では、金属膜にタングステン膜を
用いて説明したが、タングスチン以外の低抵抗な金属膜
でも実現可能である。さらに以上では、バリア膜に窒化
チタン膜を用いて説明したが、その他の安定な窒化金属
膜や酸化金属膜でも実現可能である。
【００５６】
【発明の効果】本発明により、第1に、窒化チタン膜に
よって、ｐｎポリシリコン膜とタングステン膜の反応に
よって形成されるタングステンシリサイド膜の形成を阻
止できるため、ｐｎポリシリコン膜中不純物の相互拡散
を抑制できる。本発明により、第２に、柱状構造を持つ
窒化チタン膜上に非晶質シリコン膜を形成し、その後に
タングステン膜を形成することにより、下地膜質の影響
を受けることなく粒径が比較的大きいタングステン膜が
形成されるため、タングステン膜の抵抗率およびゲート
電極のシート抵抗を低減できる。この場合、後の熱処理
により、タングステン膜と非晶質シリコン膜が反応し
て、タングステンシリサイド膜が形成されるが、非晶質
シリコン膜がタングステン膜に比べて十分に薄いため
に、ゲート電極のシート抵抗の上昇は顕著ではない。ま
た形成されるタングステンシリサイド膜が、窒化チタン
膜上であるために不純物の相互拡散路には成り得ない。
よって、ｐｎポリシリコン膜とタングステン膜の反応に
よって形成されるタングステンシリサイド膜の形成を阻
止できるため、ｐｎポリシリコン膜中不純物の相互拡散
を抑制できる。本発明により、第２に、柱状構造を持つ
窒化チタン膜上に非晶質シリコン膜を形成し、その後に
タングステン膜を形成することにより、下地膜質の影響
を受けることなく粒径が比較的大きいタングステン膜が
形成されるため、タングステン膜の抵抗率およびゲート
電極のシート抵抗を低減できる。この場合、後の熱処理
により、タングステン膜と非晶質シリコン膜が反応し
て、タングステンシリサイド膜が形成されるが、非晶質
シリコン膜がタングステン膜に比べて十分に薄いため
に、ゲート電極のシート抵抗の上昇は顕著ではない。ま
た形成されるタングステンシリサイド膜が、窒化チタン
膜上であるために不純物の相互拡散路には成り得ない。
【図１】本発明による、タングステン膜を用いたゲート
電極を有する半導体装置の製造方法の一例の断面概念図
である。
電極を有する半導体装置の製造方法の一例の断面概念図
である。
【図２】本発明による、タングステン膜を用いたゲート
電極を有する半導体装置の製造方法の他の例の断面概念
図である。
電極を有する半導体装置の製造方法の他の例の断面概念
図である。
【図３】従来と本発明によるタングステン膜の抵抗率の
熱処理温度依存性を比較した図である。
熱処理温度依存性を比較した図である。
【図４】従来と本発明によるメタルポリゲート構造のMO
SFETにおける、しきい値電圧変化量の不純物拡散源から
の距離依存性を比較した図である。
SFETにおける、しきい値電圧変化量の不純物拡散源から
の距離依存性を比較した図である。
【図５】従来のタングステン膜を用いたゲート電極を有
する半導体装置の製造方法の一例の断面概念図である。
する半導体装置の製造方法の一例の断面概念図である。
【図６】従来のタングステン膜を用いたゲート電極を有
する半導体装置の製造方法の他の例の断面概念図であ
る。
する半導体装置の製造方法の他の例の断面概念図であ
る。
１ シリコン基板 ２ 素子分離領域 ３ ゲート絶縁膜 ４ ポリシリコン膜 ４１ ｐｎ ポリシリコン膜 ５ 窒化チタン（ＴｉＮ）膜 ６ 非晶質シリコン（Ｓｉ）膜 ６１ タングステンシリサイド（ＷＳｉ）膜 ７ 大粒径低抵抗タングステン（Ｗ）膜 ７１ 小粒径高抵抗タングステン（Ｗ）膜 ８ ハードマスク膜 ８１ パターニングされたハードマスク膜 ９ レジスト １０ 浅いソース・ドレイン領域 １１ ポケット領域 １２ ゲート電極側壁膜 １３ 深いソース・ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/092 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/28 301 H01L 21/8238 H01L 27/092
Claims (7)
- 【請求項１】 シリコン基板上ゲート絶縁膜の上に構成
されるゲート電極が、ゲート絶縁膜側から、窒化チタン
膜、タングステンシリコン膜、タングステン膜の順に構
成されることを特徴とする半導体装置。 - 【請求項２】 シリコン基板上ゲート絶縁膜の上に構成
されるゲート電極が、ゲート絶縁膜側から、ポリシリコ
ン膜、窒化チタン膜、タングステンシリコン膜、タング
ステン膜の順に構成されてなることを特徴とする半導体
装置。 - 【請求項３】 タングステンシリコン膜の上層、下層ま
たは上下両層に非晶質シリコン膜を積層してなることを
特徴とする請求項１または２に記載の半導体装置。 - 【請求項４】 非晶質シリコン膜とタングステン膜の膜
厚比（Ｗ／Ｓｉ）が０．４以上であることを特徴とする
請求項３に記載の半導体装置。 - 【請求項５】 シリコン基板上に、素子分離領域を形成
する工程と、ゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜上に窒化チタン膜を形成する工程と、前記窒化
チタン膜上に非晶質シリコン膜を形成する工程と、前記
非晶質シリコン膜上にタングステン膜を形成する工程を
含むことを特徴とする半導体装置の製造方法。 - 【請求項６】 シリコン基板上に、素子分離領域を形成
する工程と、ゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜上にポリシリコン膜を形成する工程と、前記ポ
リシリコン膜中に不純物を導入する工程と、前記不純物
を導入したポリシリコン膜上に窒化チタン膜を形成する
工程と、前記窒化チタン膜上に非晶質シリコン膜を形成
する工程と、前記非晶質シリコン膜上にタングステン膜
を形成する工程を含むことを特徴とする半導体装置の製
造方法。 - 【請求項７】 非晶質シリコン膜とタングステン膜の膜
厚比（Ｗ／Ｓｉ）が０．４以上であることを特徴とする
請求項５または６に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31936998A JP3144483B2 (ja) | 1998-11-10 | 1998-11-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31936998A JP3144483B2 (ja) | 1998-11-10 | 1998-11-10 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150871A JP2000150871A (ja) | 2000-05-30 |
| JP3144483B2 true JP3144483B2 (ja) | 2001-03-12 |
Family
ID=18109388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31936998A Expired - Fee Related JP3144483B2 (ja) | 1998-11-10 | 1998-11-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144483B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399930B1 (ko) * | 2001-12-31 | 2003-09-29 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
| KR100618895B1 (ko) * | 2005-04-27 | 2006-09-01 | 삼성전자주식회사 | 폴리메탈 게이트 전극을 가지는 반도체 소자 및 그 제조방법 |
| JP2008016538A (ja) * | 2006-07-04 | 2008-01-24 | Renesas Technology Corp | Ｍｏｓ構造を有する半導体装置及びその製造方法 |
| US7781333B2 (en) * | 2006-12-27 | 2010-08-24 | Hynix Semiconductor Inc. | Semiconductor device with gate structure and method for fabricating the semiconductor device |
-
1998
- 1998-11-10 JP JP31936998A patent/JP3144483B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ，Ｖｏｌ．１４，Ｎｏ．１４（１９９５）ｐ．１６１−１６５ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000150871A (ja) | 2000-05-30 |
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