JP3144483B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
するゲート電極を用いた半導体装置およびその製造方法
に関するものであり、特に、タングステン膜を有するゲ
ート電極の構造およびその製造方法に関するものであ
る。
積回路の高速化を実現するには、ゲート電極の低抵抗化
が必要であることが知られており、特にゲート長が1u
m以下のCMOSでは、低抵抗化は必須である。それを
実現するゲート電極構造として、ポリシリコン膜上に抵
抗率が比較的低い高融点金属膜を形成する「メタルポリ
構造」がある。高融点金属材料には、抵抗率が5.5
μ ohm cmのタングステンや、5.7 μ ohm
cmのモリブデン、13.5 μohm cmのタンタル
等があり、特に、タングステンは抵抗率が低いことか
ら、メタルポリ構造に有効な材料である。
ソース・ドレイン領域の熱処理等で600℃程度以上に
加熱されるためポリシリコン膜とタングステン膜が反応
してタングステンシリサイド膜が形成される。例えば、
「1983年、シリサイド・フォー・ブイエルエスアイ・ア
プリケーション、40-41頁、(Silicides for VLSI Appli
cations, p.40-41, 1983)」には、600℃以上の熱処理
により抵抗率の高いタングステンシリサイド膜が形成さ
れることが開示されている。この膜は抵抗率が30μ
ohm cmと比較的高いことから、ゲート電極の低抵
抗化には、タングステンシリサイド膜の形成を抑制する
ことが必要である。
形成方法を図5に示す。まず、シリコン基板1上に素子
分離領域2、ゲート絶縁膜3を形成する。その上に、ゲ
ート電極となるポリシリコン膜4をCVD法等により堆
積した後、イオン注入法等により、p型nMOSFET
の場合はp型、nMOSFETの場合はn型に不純物を
導入してpnポリシリコン膜41を形成する。次に、タ
ングステン膜7をスパッタ法あるいはCVD法等により
堆積する。
用いるハードマスク膜8としてシリコン酸化膜等を堆積
した後に、通常の露光工程によってレジスト9のパター
ニングを行い(図5(a))、さらに、ハードマスク膜
8の一部を例えば通常のドライエッチング法により除去
する。
ク膜81をマスクにして、タングステン膜7とpnポリ
シリコン膜41を例えばドライエッチングで除去する
(図5(b))。次に、チャネル長が短い領域でのしき
い値電圧の低下を抑制するために、イオン注入等によ
り、浅いソース・ドレイン領域10とポケット領域11
を形成する。次に、ゲート電極側壁膜12を形成した
後、深いソース・ドレイン領域13をイオン注入法と熱
処理により形成する。この時、タングステン膜7とpn
ポリシリコン膜41が固相反応して、タングステンシリ
サイド膜61が形成される(図5(c))。このタング
ステンシリサイド膜61によって、ゲート電極が高抵抗
化することが問題であった。
リシリコン膜のゲート電極を用いた表面チャネル型のn
MOSFET、およびp型ポリシリコン膜のゲート電極
を用いたpMOSFETで構成されるCMOSを形成す
る必要がある。これは、このpnポリシリコン膜のゲー
ト電極構造によって、短チャンネル効果が抑制できるた
めにしきい値電圧のばらつきを小さくでき、さらにしき
い値電圧を低く設定できるためである。
膜を直接形成した場合、上述の通り、ゲート電極形成後
の熱処理によってタングステンシリサイド膜が形成され
る。この場合、ポリシリコン膜に比べてタングステンシ
リサイド膜の方が、ヒ素やボロン等の不純物の拡散係数
が大きいために、pnポリシリコン膜中の不純物はタン
グステンシリサイド膜を通じて相互拡散が生じる。
上昇し、CMOS回路性能が劣化することが問題となっ
ていた。例えば、「1989年5月、シンポジウム・オン・
ブイエルエスアイ・テクノロジー・ダイジェスト・オブ
・テクニカル・ペーパー、29-30頁、Symposium on VLSI
Technology Digest of Technical Papers, p.29-30,Ma
y, 1989」には、タングステンシリサイド膜中を通じた
相互拡散により、pMOSFETのしきい値電圧が上昇するこ
とが記載されている。
るためには、タングステン膜とポリシリコン膜の間に反
応バリア膜、例えば窒化チタン膜を形成することが有効
である。例えば、「1988年、シン・ソリッド・フィル
ム、第166号、1-14頁、(Thin Solid Films, vol.166,
p.1-14, 1988)」には、ポリシリコン膜とタングステン
膜の間に窒化チタン膜を形成することにより、タングス
テン膜とポリシリコン膜の反応を抑制する技術が掲載さ
れている。しかし、窒化チタン膜は、断面直径が10n
m程度の堆積面に直角方向に延びた柱状構造であるため
に、その上に形成するタングステン膜の結晶粒径も10
nmと非常に小さくなり、抵抗率が40μohm程度に
高くなることが問題となっていた。これは、窒化チタン
膜の粒径が小さいために、窒化チタン膜の粒界における
タングステン膜の核発生確率が高くなり、タングステン
膜も柱状構造になるためであると考えられる。
的低い抵抗成分と粒界の比較的高い抵抗成分で構成され
る。柱状構造になった場合、粒界の比較的高い抵抗成分
が支配的となるために、高抵抗化すると考えられる。例
えば、「1995年6月、ブイエルエスアイ・マルチレベル
・インターコネクション・コンファレンス、168-174
頁、(VLSI Multilevel Interconnection Conference,
p.168-174, June, 1995)」では、タングステン膜の抵抗
率は、シリコン酸化膜上では15μ ohm cmなのに
比べ、窒化チタン膜上の場合には30μ ohm cm
と高くなることが記載されている。
膜に用いた場合の、ポリメタル構造の形成方法を図6に
示す。まず、シリコン基板1上に素子分離領域2、ゲー
ト絶縁膜3を形成する。さらにその上に、ゲート電極と
なるポリシリコン膜4をCVD法により堆積した後、そ
のポリシリコン膜4にイオン注入法によってpMOSF
ETの場合はp型、nMOSFETの場合はn型に不純
物を導入し、pnポリシリコン膜41を形成する。続い
て、窒化チタン膜5をスパッタリング法により形成す
る。この膜は、シリコン基板1やpnポリシリコン膜4
1と後に堆積するタングステン膜71の固相反応により
形成されると懸念される比較的高抵抗なタングステンシ
リサイド膜の形成を抑制するために堆積する。
71を堆積する。次に、ハードマスク膜8としてシリコ
ン酸化膜を堆積した後に、通常の露光工程によってレジ
スト9のパターニングを行い(図6(a))、さらに、
ハードマスク膜8の一部を例えば通常のドライエッチン
グ法により除去する。次に、パターニングされたハード
マスク膜81をマスクにして、タングステン膜7、窒化
チタン膜5、pnポリシリコン膜41を例えばドライエ
ッチングで除去する(図6(b))。
電圧の低下を抑制するために、イオン注入法により、浅
いソース・ドレイン領域10とポケット領域11を形成
する。次に、ゲート電極側壁膜12を形成した後、深い
ソース・ドレイン領域13をイオン注入法と熱処理によ
り形成する(図6(c))。
を形成した構造では、窒化チタン膜5によってタングス
テンシリサイド膜71の構成は抑制されるが、タングス
テン膜の粒径が10nm程度と非常に小さいため、低抵
抗なタングステン膜を形成することが問題であった。
高融点金属膜、特にタングステン膜を用いた低抵抗ゲー
ト電極を提供することである。
サイド膜の形成をを抑制し、かつゲート電極であるpn
ポリシリコン膜中の不純物の相互拡散を抑制して、トラ
ンジスタのしきい値電圧上昇を抑制することのできるゲ
ート電極を提供することである。
コン基板上ゲート絶縁膜の上に構成されるゲート電極
が、ゲート絶縁膜側から、窒化チタン膜、タングステン
シリコン膜、タングステン膜の順に構成されてなること
を特徴とする半導体装置である。
絶縁膜の上に構成されるゲート電極が、ゲート絶縁膜側
から、ポリシリコン膜、窒化チタン膜、タングステンシ
リコン膜、タングステン膜の順に構成されてなることを
特徴とする半導体装置である。
の発明に記載の半導体装置において、タングステンシリ
コン膜の上層、下層のいずれか、または両層に非晶質シ
リコン膜が存在していることを特徴とする。
子分離領域を形成する工程と、ゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上に窒化チタン膜を形成する
工程と、前記窒化チタン膜上に非晶質シリコン膜を形成
する工程と、前記非晶質シリコン膜上にタングステン膜
を形成する工程を含むことを特徴とする半導体装置の製
造方法である。
子分離領域を形成する工程と、ゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上にポリシリコン膜を形成す
る工程と、前記ポリシリコン膜中に不純物を導入する工
程と、前記不純物を導入したポリシリコン膜上に窒化チ
タン膜を形成する工程と、前記窒化チタン膜上に非晶質
シリコン膜を形成する工程と、前記非晶質シリコン膜上
にタングステン膜を形成する工程を備えたことを特徴と
する半導体装置の製造方法である。
の発明において非晶質シリコン膜とタングステン膜の膜
厚比(W/Si)が0.4以上であることを特徴とする
半導体装置およびその製造方法である。
面を参照して詳細に説明する。
グステン膜を有するゲート電極(メタルポリゲート電
極)の形成方法について、図1を参照してに説明する。
(深さ1000nm以下)、ゲート絶縁膜3(膜厚20
nm以下)を形成する。その上に、ゲート電極となるポ
リシリコン膜4(膜厚200nm以下)をCVD法等に
より堆積した後、イオン注入法等により、pMOSFE
Tの場合はp型(ボロン等、50keV以下、1×10
13cm-2以上)、nMOSFETの場合はn型(ヒ素
等、50keV以下、1×1013cm-2以上)に不純物
を導入してpnポリシリコン膜41を形成する。次に、
pnポリシリコン膜41上の反応バリア膜として、窒化
チタン膜5(膜厚200nm以下)をスパッタリング法
等により堆積する。次に、スパッタリング法等により、
非晶質シリコン膜6(膜厚200nm以下)の堆積を行
い、さらに、タングステン膜7(200nm以下)をス
パッタ法あるいはCVD法等により堆積すると、粒径が
100nm程度と比較的大きく、低抵抗なタングステン
膜7が形成される。
用いるハードマスク膜8としてシリコン酸化膜等を膜厚
500nm以下程度堆積した後に、通常の露光工程によ
ってレジスト9のパターニングを行い(図1(a))、
さらに、ハードマスク膜8の一部を例えば通常のドライ
エッチング法により除去する。次に、このパターニング
されたハードマスク膜81をマスクにして、タングステ
ン膜7、非晶質シリコン膜6、窒化チタン膜5、pnポ
リシリコン膜41を例えばドライエッチングで除去する
(図1(b))。
ン膜6はSF6ガスとHBrガス等を用いて、窒化チタ
ン膜5はArガスとHBrガス等を用いて、pnポリシ
リコン膜41はHBrガス等を用いてエッチングする。
これらの工程は、ハードマスクではなく、レジストマス
クを用いたドライエッチングでも可能である。
電圧の低下を抑制するために、イオン注入等により、浅
いソース・ドレイン領域10(ヒ素、リン、ボロン等、
50keV以下、1×1013cm-2以上)とポケット領
域11(ヒ素、リン、ボロン等、100keV以下、1
×1013cm-2以上)を形成する。次に、ゲート電極側
壁膜12(200nm程度以下)を形成した後、深いソ
ース・ドレイン領域13をイオン注入法(ヒ素、リン、
ボロン等、100keV以下、1×1014cm-2以上)
と熱処理(900℃以上、20分以下)により形成す
る。この場合、後の熱処理により、タングステン膜7と
非晶質シリコン膜6が反応して、タングステンシリサイ
ド膜61が形成されるが、窒化チタン膜5の上であるた
めに不純物の相互拡散経路には成り得ない。また、タン
グステン膜7に比べて、非晶質シリコン膜6が十分に薄
いために、タングステンシリサイド膜61が形成されて
もゲート電極のシート抵抗が上昇することはない。さら
に、タングステンシリサイド膜61は導電性があるた
め、トランジスタ特性に悪影響を与えることがない。タ
ングステンシリサイド膜が形成されるためのタングステ
ン膜とシリコン膜の体積比(W/Si)は0.4程度であるた
め、メタルポリ構造を形成するには、W/Si体積比が
0.4以上である必要がある。以上の工程により、高融
点金属膜を有するpnポリシリコンゲート電極を用いた
MOSFETを形成できる(図1(c))。
グステン膜を有するゲート電極(メタルゲート電極)の
形成方法について、図2を参照して説明する。
(深さ1000nm以下)、ゲート絶縁膜3(膜厚20
nm以下)を形成する。その上に、ゲート電極となる窒
化チタン膜5(膜厚200nm以下)をスパッタリング
法等により形成する。窒化チタン膜5は、シリコン基板
1やゲート酸化膜3と後に堆積するタングステン膜7の
反応により形成される可能性がある比較的高抵抗なタン
グステンシリサイド膜の形成を抑制するために堆積す
る。次に、スパッタリング法等により、非晶質シリコン
膜6(膜厚200nm以下)の堆積を行い、さらに、タ
ングステン膜7(200nm以下)をスパッタ法あるい
はCVD法等により堆積すると、粒径が100nm程度
と比較的大きく、低抵抗なタングステン膜7が形成され
る。
用いるハードマスク膜8としてシリコン酸化膜等を膜厚
500nm以下程度堆積した後に、通常の露光工程によ
ってレジスト9のパターニングを行い(図2(a))、
さらに、ハードマスク膜8の一部を例えば通常のドライ
エッチング法により除去する。次に、このパターニング
されたハードマスク膜81をマスクにして、タングステ
ン膜7、シリコン膜6、窒化チタン膜5を例えばドライ
エッチングで除去する(図2(b))。ここで、タング
ステン膜7はSF6ガスとHBrガス等を用いて、窒化
チタン膜はArガスとHBrガス等を用いてエッチング
する。これら工程は、ハードマスクを用いることなく、
レジストマスクのドライエッチングでも可能である。
の低下を抑制するために、イオン注入等により、浅いソ
ース・ドレイン領域10(ボロン、リン、ヒ素等、50
keV以下、1×1013cm-2以上)とポケット領域
(ボロン、リン、ヒ素等、100keV以下、1×10
13cm-2以上)を形成する。次に、ゲート電極側壁膜1
2(200nm程度以下)を形成した後、深いソース・
ドレイン領域13をイオン注入法(ボロン、ヒ素、リン
等、100keV以下、1×1014cm-2以上)と熱処
理(900℃以上、10min以下)により形成する。
と反応し、タングステンシリサイド膜61が形成され
る。この膜は、導電性があるため、トランジスタ特性に
悪影響を与えることはない。またこの膜は、反応バリア
膜である窒化チタン膜上に形成されるため、ゲート絶縁
膜に耐圧劣化等の悪影響を及すことはない。また、タン
グステン膜7に比べて、非晶質シリコン膜6が十分に薄
いために、タングステンシリサイド膜61が形成されて
もゲート電極のシート抵抗が上昇することはない。
されるためのタングステン膜とシリコン膜の体積比(W
/Si)は0.4程度であるため、メタルポリ構造を形
成するには、W/Si体積比が0.4以上にする必要が
ある。以上の工程により、タングステン膜を有するメタ
ルゲート電極を用いたMOSFETを形成できる(図2
(c))。以上では、高融点金属膜にタングステン膜を
用いて説明したが、タングステン以外の高融点金属膜で
も実現可能である。さらに、以上では、反応バリア膜に
窒化チタン膜を用いて説明したが、耐熱性が高い他の導
電性窒化金属膜や導電性酸化金属膜でも実現可能であ
る。次に本発明がタングステン膜を低抵抗化できること
を図を参照して説明する。図3にタングステン膜の抵抗
率の熱処理依存性を示す。ここで、熱処理時間はすべて
10秒である。
/Si)の場合、堆積直後の抵抗率は15μohm c
mと比較的低いが、熱処理温度が高くなるに従って抵抗
率が上昇し、1000℃,10秒の熱処理後には、37
μohm cm程度と高い値を示している。これは、熱
処理による抵抗率が比較的高いタングステンシリサイド
膜の形成によるものであると考えられる。
/TiN/Si)の場合、熱処理温度が高くなってもタ
ングステンシリサイド膜が形成されないために抵抗率は
上昇しないが、スパッタ直後のタングステン膜の抵抗率
が35 μ ohm cmと高いために、1000℃、1
0秒の熱処理後でも抵抗率は23 μ ohm cm程度
と比較的高いことが分かる。これは、タングステン膜の
結晶粒径が10nm程度と小さいためであと考えられ
る。
を形成した上にタングステン膜を形成した(W/Si/
TSi/Si)場合、スパッタ直後と熱処理後共にタン
グステン膜の抵抗率が11 μ ohm cmと非常に低
いことが分かる。これは、非晶質シリコン膜上のタング
ステン膜の結晶粒径が100nm程度と大きいためであ
る。
pnポリシリコンゲート電極における、不純物の相互拡散
を抑制できることを図を参照して説明する。これは、窒
化チタン膜によって、ポリシリコン膜とタングステン膜
の反応の抑制しているためである。図4に、トランジス
タのしきい値電圧変化量の、不純物拡散源からの距離依
存性を示す。
きい値電圧変化量は、不純物拡散源からの距離が小さく
なるのに従って、大きくなることが分かる。これは、タ
ングステンシリサイド膜を通じて、ゲート電極中の不純
物の相互拡散が発生しているためであると考えられる。
ある場合のしきい値電圧変化量は、不純物拡散源からの
距離に関わらず、ほぼ0 Vであることが分かる。これ
は、窒化チタン膜とpnポリシリコン膜の間にタングス
テンシリサイド膜が形成されないために、ゲート電極中
の不純物の相互拡散を抑制できているためであると考え
られる。
して説明する。
膜を有するゲート電極(メタルポリゲート電極)の形成方
法の実施例について、図1を参照して詳細に説明する。
まず、シリコン基板1上に素子分離領域2(深さ300
nm)、ゲート絶縁膜3(膜厚2nm)を形成する。さ
らにその上に、ゲート電極となるポリシリコン膜4(膜
厚100nm)をCVD法により堆積した後、イオン注
入法によってpMOSFETの場合はp型(ボロン、5
keV、3×1015cm-2)、nMOSFETの場合は
n型(ヒ素、10 keV、3×1015cm-2)に不純
物を導入し、pnポリシリコン膜41を形成する。続い
て、窒化チタン膜5(膜厚10nm)をスパッタリング
法により形成する。この膜は、シリコン基板1やpnポ
リシリコン膜41と後に堆積するタングステン膜7の反
応により形成されると懸念される比較的高抵抗なタング
ステンシリサイド膜の形成を抑制するために堆積する。
次に、スパッタリング法により、非晶質シリコン膜6
(膜厚15nm)の堆積を行う。さらに、非晶質シリコ
ン膜6上にタングステン膜7(100nm)をスパッタ
法により堆積すると、粒径が100nm程度と比較的大
きく、低抵抗なタングステン膜7が形成できる。ここ
で、タングステン膜とシリコン膜の体積比(W/Si)
は67であり、メタルポリ構造を形成するには十分に大
きい値である。
化膜(膜厚150nm)を堆積した後に、通常の露光工程
によってレジスト9のパターニングを行い(図1
(a))、さらに、ハードマスク膜8の一部を例えば通
常のドライエッチング法により除去する。
81をマスクにして、タングステン膜7、シリコン膜
6、窒化チタン膜5、pnポリシリコン膜41を例えば
ドライエッチングで除去する(図1(b))。ここで、
タングステン膜7と非晶質シリコン膜6はSF6ガス
(60 SCCM)とHBrガス(40 SCCM)を
用い、窒化チタン膜はArガス(30 SCCM)とH
Brガス(10 SCCM)を用い、ポリシリコン膜は
HBrガス(50 SCCM)を用いてエッチングす
る。このゲート電極のエッチング工程は、ハードマスク
を用いることなくレジストマスクのドライエッチングで
も可能である。
の低下を抑制するために、イオン注入法により、浅いソ
ース・ドレイン領域10(nMOSFET: ヒ素、5
keV、2×1014cm-2、pMOSFET: BF2、
5 keV、2×1014cm-2)と、ポケット領域 11
(nMOSFET:BF2、40 keV、2×1013c
m-2、30度、回転有り、pMOSFET: ヒ素、60
keV、2×1013cm-2、30度、回転有り)を形成
する。
を形成した後、深いソース・ドレイン領域 13をイオ
ン注入法(nMOSFET: ヒ素、20 keV、3×1
015cm-2、pMOSFET: ボロン、3 keV、3
×1015cm-2)と熱処理(1050℃、1秒)により形
成する。
ン膜7と非晶質シリコン膜6が反応して、タングステン
シリサイド膜61が形成されるが、窒化チタン膜5の上
にあるために不純物の相互拡散経路には成り得ない。ま
た、タングステン膜7に比べて、非晶質シリコン膜6が
十分に薄いために、タングステンシリサイド膜61が形
成されてもゲート電極のシート抵抗が上昇することはな
い。さらに、タングステンシリサイド膜61は導電性が
あるため、トランジスタ特性に悪影響を与えることがな
い。以上の工程により、高融点金属膜を有するpnポリ
シリコンゲート電極を用いたMOSFETを形成できる
(図1(c))。
コン中不純物の固溶度が比較的高い高温領域(1050
℃)で行って、不純物の活性化率を高めるている。
レイン領域の不純物拡散を抑制することで、短チャンネ
ル効果を抑制すると共に、極微細トランジスタの寄生抵
抗の低減と駆動電流の向上を実現している。以上の工程
により、高融点金属膜を有するpnポリシリコンゲート
電極を用いたMOSFETを形成できる。
膜を有するゲート電極(メタルゲート電極)の形成方法
の実施例について、図2を参照して詳細に説明する。ま
ず、シリコン基板 1上に素子分離領域2(深さ300
nm)、ゲート絶縁膜3(膜厚2nm)を形成する。さ
らにその上に、後にゲート電極となる窒化チタン膜5
(膜厚10nm)をスパッタリング法により形成する。
この膜は、シリコン基板1と後に堆積するタングステン
膜7の反応により形成される可能性がある比較的高抵抗
なタングステンシリサイド膜の形成を抑制するために堆
積する。次に、スパッタリング法により、シリコン膜6
(膜厚15nm)の堆積を行う。さらに、シリコン膜6上
にタングステン膜7(100nm)をスパッタ法により
堆積すると、粒径が100nm程度の低抵抗なタングス
テン膜 7が形成される。ここで、タングステン膜とシ
リコン膜の体積比(W/Si)は67であり、メタルポ
リ構造を形成するには十分に大きい値である。次に、ハ
ードマスク膜8としてシリコン酸化膜(膜厚150n
m)CVD法で堆積した後に、通常の露光工程によって
レジスト9のパターニングを行い(図2(a))、さら
に、ハードマスク膜 8を通常のドライエッチング法に
より除去する。
ク膜81をマスクにして、タングステン膜7、シリコン
膜6、窒化チタン膜5を例えばドライエッチングで除去
する(図2(b))。ここで、タングステン膜7はSF
6ガス(60 SCCM)とHBrガス(40 SCC
M)を用い、窒化チタン膜はArガス(30 SCC
M)とHBrガス(10 SCCM)を用いてエッチン
グする。このゲート電極のエッチング工程は、ハードマ
スクを用いることなく、レジストマスクのドライエッチ
ングでも可能である。
の低下を抑制するために、イオン注入法により、浅いソ
ース・ドレイン領域10(nMOSFET:ヒ素、5 k
eV、2×1014cm-2)、pMOSFET:BF2、5
keV、2×1014cm-2)とポケット領域11(nM
OSFET:BF2、40keV、2×1013cm-2、3
0度、回転有り、pMOSFET:ヒ素、60keV、
2×1013cm-2、30度、回転有り)を形成する。
を形成した後、深いソース・ドレイン領域 13をイオ
ン注入法(nMOSFET:ヒ素、20 keV、3×1
015cm-2、pMOSFET:ボロン、3keV、3×
1015cm-2)と熱処理(1050℃、1秒)により形
成する。
ン膜7と非晶質シリコン膜6が反応して、タングステン
シリサイド膜61が形成されるが、この膜は導電性膜で
あるため、トランジスタ特性に悪影響を与えることはな
い。また、タングステン膜7に比べて、非晶質シリコン
膜6が十分に薄いために、タングステンシリサイド膜6
1が形成されてもゲート電極のシート抵抗が上昇するこ
とはない。以上の工程により、高融点金属膜を有するゲ
ート電極を用いたMOSFETを形成できる(図1
(c))。さらにソース・ドレインの熱処理を、シリコ
ン中不純物の固溶度が比較的高い高温領域(1050
℃)で行って、不純物の活性化率を高めるている。さら
に、1秒と比較的短時間でソース・ドレイン領域の不純
物拡散を抑制することで、短チャンネル効果を抑制する
と共に、極微細トランジスタの寄生抵抗の低減と駆動電
流の向上を実現している。以上の工程により、高融点金
属膜を有するpnポリシリコンゲート電極を用いたMOSF
ETを形成できる。以上では、金属膜にタングステン膜を
用いて説明したが、タングスチン以外の低抵抗な金属膜
でも実現可能である。さらに以上では、バリア膜に窒化
チタン膜を用いて説明したが、その他の安定な窒化金属
膜や酸化金属膜でも実現可能である。
よって、pnポリシリコン膜とタングステン膜の反応に
よって形成されるタングステンシリサイド膜の形成を阻
止できるため、pnポリシリコン膜中不純物の相互拡散
を抑制できる。本発明により、第2に、柱状構造を持つ
窒化チタン膜上に非晶質シリコン膜を形成し、その後に
タングステン膜を形成することにより、下地膜質の影響
を受けることなく粒径が比較的大きいタングステン膜が
形成されるため、タングステン膜の抵抗率およびゲート
電極のシート抵抗を低減できる。この場合、後の熱処理
により、タングステン膜と非晶質シリコン膜が反応し
て、タングステンシリサイド膜が形成されるが、非晶質
シリコン膜がタングステン膜に比べて十分に薄いため
に、ゲート電極のシート抵抗の上昇は顕著ではない。ま
た形成されるタングステンシリサイド膜が、窒化チタン
膜上であるために不純物の相互拡散路には成り得ない。
電極を有する半導体装置の製造方法の一例の断面概念図
である。
電極を有する半導体装置の製造方法の他の例の断面概念
図である。
熱処理温度依存性を比較した図である。
SFETにおける、しきい値電圧変化量の不純物拡散源から
の距離依存性を比較した図である。
する半導体装置の製造方法の一例の断面概念図である。
する半導体装置の製造方法の他の例の断面概念図であ
る。
Claims (7)
- 【請求項1】 シリコン基板上ゲート絶縁膜の上に構成
されるゲート電極が、ゲート絶縁膜側から、窒化チタン
膜、タングステンシリコン膜、タングステン膜の順に構
成されることを特徴とする半導体装置。 - 【請求項2】 シリコン基板上ゲート絶縁膜の上に構成
されるゲート電極が、ゲート絶縁膜側から、ポリシリコ
ン膜、窒化チタン膜、タングステンシリコン膜、タング
ステン膜の順に構成されてなることを特徴とする半導体
装置。 - 【請求項3】 タングステンシリコン膜の上層、下層ま
たは上下両層に非晶質シリコン膜を積層してなることを
特徴とする請求項1または2に記載の半導体装置。 - 【請求項4】 非晶質シリコン膜とタングステン膜の膜
厚比(W/Si)が0.4以上であることを特徴とする
請求項3に記載の半導体装置。 - 【請求項5】 シリコン基板上に、素子分離領域を形成
する工程と、ゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜上に窒化チタン膜を形成する工程と、前記窒化
チタン膜上に非晶質シリコン膜を形成する工程と、前記
非晶質シリコン膜上にタングステン膜を形成する工程を
含むことを特徴とする半導体装置の製造方法。 - 【請求項6】 シリコン基板上に、素子分離領域を形成
する工程と、ゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜上にポリシリコン膜を形成する工程と、前記ポ
リシリコン膜中に不純物を導入する工程と、前記不純物
を導入したポリシリコン膜上に窒化チタン膜を形成する
工程と、前記窒化チタン膜上に非晶質シリコン膜を形成
する工程と、前記非晶質シリコン膜上にタングステン膜
を形成する工程を含むことを特徴とする半導体装置の製
造方法。 - 【請求項7】 非晶質シリコン膜とタングステン膜の膜
厚比(W/Si)が0.4以上であることを特徴とする
請求項5または6に記載の半導体装置の製造方法。
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KR100618895B1 (ko) * | 2005-04-27 | 2006-09-01 | 삼성전자주식회사 | 폴리메탈 게이트 전극을 가지는 반도체 소자 및 그 제조방법 |
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-
1998
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