DE69832134T2 - Verfahren zur Herstellung einer leitenden Elektrode für eine Halbleitervorrichtung - Google Patents

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Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Verfahren für die Fertigung einer Halbleitervorrichtung, das geeignet ist, den spezifischen elektrischen Widerstand zu verbessern.
  • Erläuterung des Standes der Technik
  • Da Halbleitervorrichtungen im Allgemeinen mit einem hohen Integrationsgrad hergestellt werden, wird die Breite der Leiterbahnen in den Halbleitervorrichtungen verringert, wodurch Probleme entstehen, wie etwa ein Abfall der Arbeitsgeschwindigkeit infolge eines sich daraus ergebenden Anstiegs des Widerstands in den Leiterbahnen. Die Bildung von dickeren Leiterbahnen infolge ihrer geringeren Breite als eine Gegenmaßnahme auf den höheren spezifischen elektrischen Widerstand der Leiterbahnlage bewirkt wiederum das Problem, dass ein Fertigungsprozess für die Vorrichtung kompliziert wird bei einer geringeren Ausbeute auf Grund einer größeren schrittweisen Überdeckung der Leiterbahnen. Um diese Probleme zu lösen, wird ein hochschmelzendes Metallsilicium, wie etwa Wolframsilicium (WSi2), Titansilicium (TiSi2) oder Colbaltsilicium (CoSi2) auf einer Polysilicium-Lage gebildet mit dem Ziel der Verhinderung eines Anstiegs des spezifischen elektrischen Widerstands (nachfolgend wird ein hochschmelzendes Metallsilicium, das auf einer Polysilicium-Lage gebildet wird, als "Polycid" bezeichnet). Dadurch können jedoch der spezifische elektrische Widerstand und die schrittweise Überdeckung in gewissem Umfang verbessert werden, es besteht jedoch Bedarf an einem Verfahren zum Bilden eines Polycids, das eine weitere Verbesserung schaffen kann.
  • Ein herkömmliches Verfahren für die Fertigung einer Halbleitervorrichtung wird unter Bezugnahme auf die beigefügte Zeichnung beschrieben. Die 1a bis 1c veranschaulichen Abschnitte, die Prozessschritte eines ersten herkömmlichen Verfahrens für die Fertigung einer Halbleitervorrichtung zeigen, und die 2a bis 2c veranschaulichen Abschnitte, die Prozessschritte eines zweiten herkömmlichen Verfahrens für die Fertigung einer Halbleitervorrichtung zeigen. Ein Polycid-Fertigungsprozess, der verwendet wird, um einen spezifischen elektrischen Widerstand und die schrittweise Überdeckung in einer Halbleitervorrichtung zu verringern, kann bei einem Prozess zum Bilden einer Gate-Elektrode oder einer Bitleitung angewendet werden.
  • Die Prozessschritte des ersten herkömmlichen Verfahrens für die Fertigung einer Halbleitervorrichtung, bei dem der Polycid-Fertigungsprozess beim Bilden einer Gate-Elektrode angewendet wird, wird erläutert.
  • In 1a beginnt der Prozess mit der Ablagerung einer ersten Oxidschicht 2 auf einem Halbleitersubstrat 1 und der Ablagerung einer Polysilicium-Lage 3 auf der ersten Oxidschicht 2. Die Polysilicium-Lage 3 ist mit Fremdatomen des P-Typs dotiert und ist wasserlöslich. Die Dotierung der Polysilicium-Lage 3 kann durch Ioneninjektion erfolgen, nachdem die Ablagerung der Polysilicium-Lage 3 abgeschlossen wurde, oder durch Ablagerung von POCl3 oder durch eine ununterbrochene Injektion eines Dotierungsgases, wie etwa PH3, während der Ablagerung der Polysilicium-Lage. Zum Entfernen einer natürlichen Oxidschicht (oder eines Oxidspiegels), die während des Prozesses der Bildung des Polysiliciums 3 auf der Polysilicium-Lage 3 zurückbleiben kann, wie in 1b gezeigt ist, wird das Prozessprodukt zum Reinigen in eine HF-Lösung getaucht. Eine chemische Ablagerug aus der Dampfphase von SiH4 oder SiH2Cl2 mit Wolframhexafluorid-Gas (WF6-Gas) wird ausgeführt, um eine Wolframsilicid-Lage 4, d. h. eine Polycid-Lage zu bilden. Wie in 1c gezeigt ist, werden die Wolframsilicid-Lage 4, die Polysilicium-Lage 3 und die erste Oxidschicht 2 einer photolithographischen Behandlung unterzogen, um ein anisotropes Ätzen der Lagen 2, 3 und 4 mit einer Maske zum Bilden einer Gate-Elektrode auszuführen, wodurch ein Stapel aus einer Gate-Kappe-Siliciumlage 4a, einer Gate-Elektrode 3a und einer Gate-Oxidschicht 2a gebildet wird. Ein schwach dotierter Drain-Bereich 5 (LDD) wird in dem Halbleitersubstrat 1 auf beiden Seiten der Gate-Elektrode 3a ausgebildet. Eine zweite Oxidschicht wird auf der gesamten Oberfläche abgelagert und einem anisotropen Ätzen unterzogen, um die zweite Oxidschicht zu entfernen, wodurch isolierende Seitenwandschichten 6 an beiden Seiten der Gate-Kappe-Siliciumlage 4a, der Gate-Elektrode 3a und der Gate-Oxidschicht 2a gebildet werden. Abschnitte des Halbleitersubstrats 1 an auswärts liegenden Seiten der isolierenden Seitenwandschichten 6 mit Ausnahme eines Abschnitts unter der Gate-Elektrode 3a sind stark dotiert, um darin Source/Drain-Bereiche 7 zu bilden.
  • Nun wird der Prozessschritt des zweiten herkömmlichen Verfahrens zum Fertigen einer Halbleitervorrichtung, bei dem der Polycid-Fertigungsprozess zum Bilden einer Bitleitung angewendet wird, erläutert.
  • In 2a beginnt der Prozess mit der Bildung einer mit Fremdatomen des N-Typs dotierten Lage 8 in einem Abschnitt eines Halbleitersubstrats 1 des P-Typs. Eine chemische Ablagerung aus der Dampfphase wird ausgeführt, um eine isolierende Zwischenlage 9 auf dem Halbleitersubstrat 1 zu bilden, die selektiv entfernt wird, um ein Kontaktloch 10 zu bilden, das die mit Fremdatomen des N-Typs dotierte Lage 8 freilegt. Wie in 2b gezeigt ist, wird eine Polysilicium-Lage 11 auf der gesamten Oberfläche ausgebildet. Die Polysilicium-Lage 11 kann gebildet werden durch Ioneninjektion, nachdem die Ablagerung der Polysilicium-Lage 3 beendet wurde, oder durch Ablagerung von POCl3 oder durch eine ununterbrochene Injektion eines Dotierungsgases, wie etwa PH3, während der Ablagerung der Polysilicium-Lage. Zum Entfernen einer natürlichen Oxidschicht (oder eines Oxidspiegels), die während des Prozesses der Bildung des Polysiliciums 11 auf der Polysilicium-Lage 11 zurückbleiben kann, wie in 2c gezeigt ist, wird das Prozessprodukt zum Reinigen in eine HF-Lösung getaucht. Eine chemische Ablagerung aus der Dampfphase von SiH4 oder SiH2Cl2 mit Wolframhexafluorid-Gas (WF6-Gas) wird ausgeführt, um auf der Polysilicium-Lage 11 eine Wolframsilicid-Lage 12 zu bilden, die einer selektiven Bemusterung unterzogen wird, um aus der Polycid-Lage eine Bitleitung zu bilden.
  • Bei den herkömmlichen Verfahren für die Fertigung einer Halbleitervorrichtung bestehen jedoch die folgenden Probleme.
  • Da die Gate-Elektrode oder die Bitleitung in einer Halbleitervorrichtung, die durch die Ablagerung von Wolframsilicium auf einer Polysilicium-Lage gemäß den herkömmlichen Verfahren gebildet werden, Wolframsilicium enthalten, das nicht amorph sowie außerdem bei geringen Kornabmessungen granular ist, gibt es bei der Gate-Elektrode oder der Bitleitung eine Begrenzung bei der Verringerung des spezifischen ohmschen Widerstands der Polysilicium-Lage. Deswegen können die herkömmlichen Verfahren für die Fertigung einer Halbleitervorrichtung nicht zur Verringerung des spezifischen ohmschen Widerstands des Polysiliciums bei dicht gepackten Vorrichtungen mit einer Größe unter 0,25 μm verwendet werden.
  • Das Patent JP 9-97771 zeigt ein Verfahren, das die folgenden Schritte umfasst: Bilden einer Halbleiterlage auf einem Substrat, Bilden einer hochschmelzenden Silicidlage aus WSix, die eine kristalline Metallsilicid-Lage darstellt, auf der Halbleiterlage, Bilden einer amorphen Metallsilicid-Lage durch Implantieren von Ionen in der Silicidlage, um diese amorph zu machen; und Kristallisieren dieser amorphen Metallsilicid-Lage durch eine Wärmebehandlung.
  • Das Patent US 5.665.646 offenbart ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einer Silicidlage mit geringem elektrischen Widerstand, wobei eine isolierende Gate-Schicht auf einem Substrat ausgebildet ist. Eine Polysilicium-Lage wird dann auf der isolierenden Schicht gebildet. Die Polysilicium-Lage und die isolierende Schicht werden bemustert, um erste und zweite Gate-Elektroden-Strukturen in aktiven Bereichen von NMOS- bzw. PMOS-Transistoren zu bilden.
  • Anschließend werden Fremdatome des N-Typs ionenimplantiert, um Source- bzw. Drainbereiche an beiden Seiten der ersten Gate-Elektroden-Struktur auszubilden, und Fremdatome des P-Typs werden ionenimplantiert, um Source- bzw. Drainbereiche an beiden Seiten der zweiten Gate-Elektroden-Struktur auszubilden.
  • In der Technik ist bekannt ( US 4.829.363 ), dass Dotiermittel aus polykristallinem Silicium die Eigenart besitzen, während einer Wärmebehandlung einer Elektrode, die diese beiden benachbarten Lagen aufweist, aus der Lage in die darüber liegende Metallsilicid-Lage zu diffundieren. Um dieses Diffusionsproblem zu mindern, wird gewöhnlich eine Zwischenlage aufgebracht, die als eine Diffusionsverhinderungslage wirkt.
  • Anschließend wird eine Titanschicht auf der gesamten Oberfläche der sich ergebenden Struktur abgelagert. Dieser Titanschicht wird in eine Titansilicium-Schicht umgewandelt. Dadurch wird eine Metallsilicid-Lage oder -schicht auf den Polysilicium-Gate-Elektroden und den Source- und Drain-Bereichen gebildet. Nachdem die Titanschicht teilweise in TiSi2 umgewandelt wurde, werden jene Teile der Titanschicht, die nicht in TiSi2 umgewandelt wurden, durch Ätzen entfernt.
  • Demzufolge verbleibt die Metallsilicid-Lage lediglich auf den Source- und Drain-Bereichen sowie auf den Gate-Elektroden. Diese Metallsilicid-Lage wird durch Ionenimplantation amorph gemacht. Anschließend wird eine Wärmebehandlung ausgeführt, um die amorphen Titansilicid-Lagen in erneut kristallisierte Titansilicid-Lagen umzuwandeln.
  • Das Patent US 5.338.701 offenbart ein Verfahren für die Fertigung eines Wolframpolycid-Polysilicium-Kondensators mit hoher Linearität. Dazu wird eine erste Siliciumlage auf einen Gate-Oxidbereich und einen Oxid-Feldbereich abgelagert. Diese Polysilicium-Lage wird durch Diffusion mit Phosphor dotiert. Anschließend wird eine Wolframsilicid-Lage über der dotierten Polysilicium-Lage abgelagert. Daraufhin werden die erste Polysilicium-Lage und die Wolframsilicid-Lage bemustert, um Gate-Elektroden-Strukturen in den aktiven Bereichen eines MOS-Transistors des N-Typs bzw. eines MOS-Transistors des P-Typs zu bilden.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren für die Fertigung einer Halbleitervorrichtung zu schaffen, das geeignet ist, den spezifischen elektrischen Widerstand zu verbessern.
  • Diese Aufgabe wird gelöst durch das Verfahren nach Anspruch 1.
  • KURZBESCHREIBUNG DER ZEICHNUNG
  • Die beigefügten Zeichnungen, die angegeben sind, um ein besseres Verständnis der Erfindung zu gewährleisten und in dieser Spezifikation enthalten sind und einen Teil davon bilden, veranschaulichen Ausführungsformen der Erfindung und dienen gemeinsam mit der Beschreibung zur Erläuterung der Prinzipien der Erfindung.
  • Die 1a-1c veranschaulichen Abschnitte, die Prozessschritte eines ersten herkömmlichen Verfahrens für die Fertigung einer Halbleitervorrichtung zeigen;
  • die 2a-2c veranschaulichen Abschnitte, die Prozessschritte eines zweiten herkömmlichen Verfahrens für die Fertigung einer Halbleitervorrichtung zeigen;
  • die 3a-3c veranschaulichen Abschnitte, die Prozessschritte eines Verfahrens für die Fertigung einer Halbleitervorrichtung zeigen;
  • die 4a-4f veranschaulichen Abschnitte, die Prozessschritte eines Verfahrens für die Fertigung einer Halbleitervorrichtung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigen;
  • 5 veranschaulicht eine Darstellung, die eine amorphe Eigenschaft der dotierten Wolframsilicid-Lage zeigt;
  • 6 veranschaulicht eine Darstellung, die die Ionendosis als eine Funktion des spezifischen elektrischen. Widerstands der Wolframsilicid-Lage zeigt;
  • 7 veranschaulicht eine Darstellung, die die Ionendosis als eine Funktion des spezifischen elektrischen Widerstands der Wolframsilicid-Lage nach dem Ausführen einer Wärmebehandlung bei 900°C für 30 Minuten zeigt;
  • 8 veranschaulicht eine Darstellung, die die Leiterbahnbreite als eine Funktion des spezifischen elektrischen Widerstands der Wolframsilicid-Lagen mit unterschiedlichen Dicken zeigt, wenn P-Ionen als Dotierstoff verwendet werden; und
  • 9 veranschaulicht eine Darstellung, die den spezifischen elektrischen Widerstand einer Gate-Elektrode mit einer Leiterbahnbreite von 0,25 μm zeigt, die unter den gleichen Bedingungen wie in 8 gebildet wird.
  • GENAUE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Es erfolgt nun eine genaue Bezugnahme auf die bevorzugten Ausführungsformen der vorliegenden Erfindung, deren Beispiele in der beigefügten Zeichnung angegeben sind. Die 3a-3c veranschaulichen Abschnitte, die Prozessschritte eines Verfahren für die Fertigung einer Halbleitervorrichtung zeigen, bei dem ein hochschmelzendes Metallsilicid gebildet wird, und die 4a-4f veranschaulichen Abschnitte, die Prozessschritte eines Verfahrens für die Fertigung einer Halbleitervorrichtung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigen.
  • Ein Polysilicid-Fertigungsprozess, der zum Verringern des spezifischen elektrischen Widerstands einer Halbleitervorrichtung verwendet wird, kann bei der Bildung einer Gate-Elektrode oder einer Bitleitung angewendet werden. Ein Beispiel, bei dem der Polysilicid-Fertigungsprozess bei der Bildung einer Gate-Elektrode angewendet wird, wird erläutert.
  • In 3a beginnen die Prozessschritte des Verfahrens für die Fertigung einer Halbleitervorrichtung mit dem Ablagern einer ersten Oxidschicht 21 auf einem Halbleitersubstrat 20, auf die anschließend eine dotierte Polysilicium-Lage 22 bis zu einer Dicke von 1000 Å bei 660°C und 80 Torr unter Verwendung eines ICT (Integrated Cluster Tool) abgelagert wird. Daraufhin wird eine nicht dotierte Polysilicium-Lage 23 auf der dotierten Polysilicium-Lage 22 bis zu einer Dicke von etwa 200 Å abgelagert. Bei der Ablagerung der dotierten Polysilicium-Lage 22 wird H2, das mit 50% SiH4 und 1% PH3 gemischt ist, als ein Quellgas verwendet. Eine Wolframsilicid-Lage 24 wird auf der nicht dotierten Polysilicium-Lage 23 unter Verwendung von WF6 und SiH2Cl2 oder WF6 und SiH4 als Quellgase gebildet. Die dotierte Polysilicium-Lage 22 und die nicht dotierte Polysilicium-Lage 23 liegen unter der Wolframsilicid-Lage 24, um einen Verlust von Ionen, die in die Wolframsilicid-Lage injiziert werden, zu verhindern beim Umwandeln der Wolframsilicid-Lage 24 in eine amorphe Wolframsilicid-Lage durch das Injizieren der Ionen in einem späteren Schritt. Die dotierte Polysilicium-Lage 22 kann bis zu einer Dicke von etwa 800 Å abgelagert werden, die nicht dotierte Polysilicium-Lage 23 kann bis zu einer Dicke von etwa 200 Å abgelagert werden und die Wolframsilicid-Lage 24 kann bis zu einer Dicke von etwa 4000 Å abgelagert werden. Alternativ kann dotierte Polysilicium-Lage 22 bis zu einer Dicke von etwa 300 Å abgelagert werden, die nicht dotierte Polysilicium-Lage 23 kann bis zu einer Dicke von etwa 200 Å abgelagert werden und die Wolframsilicid-Lage 24 kann bis zu einer Dicke von etwa 2000 Å abgelagert werden. Das heißt, die Wolframsilicid-Lage 24 kann bis zu einer Dicke im Bereich von 1000 bis 2000 Å gebildet werden. Wie in 3b gezeigt ist, werden Phosphorionen des N-Typs in die Wolframsilicid-Lage 24 bei einer Energie von 50 keV und einer Dosis von 1·1015 bis 8·1015 cm–3 injiziert, um die Wolframsilicid-Lage 24 in eine amorphe Lage umzuwandeln. Bei diesem Beispiel liegt die Energie zum Injizieren der Phosphorionen bei 80 keV. Eine Wärmebehandlung wird bei etwa 900°C für etwa 30 Minuten ausgeführt, um die amorphe Wolframsilicid-Lage 24 erneut zu kristallisieren, um ein Wolframsilicid 24a mit großen Kornabmessungen zu bilden. In diesem Beispiel können an Stelle von Phosphorionen des N-Typs Arsen- (As) Ionen oder Bor- (B) Ionen des P-Typs bei 70 keV bzw. 20 keV und einer Dosis im Bereich von 1·1015 bis 8·1015 cm–3 injiziert werden, um durch Wärmebehandlung ein Wolframsilicid 24a mit großen Kornabmessungen zu bilden. Wie in 3c gezeigt ist, wird zum Bilden einer Gate-Elektrode bei einem anisotropen Ätzen des Stapels aus der ersten Oxidschicht, der dotierten Polysilicium-Lage 22, der nicht dotierten Polysilicium-Lage 23 und der Wolframsilicid 24a mit großen Kornabmessungen eine Maske verwendet, um eine Gate-Kappe-Silicidlage 24b, die Gate-Elektrode 22a und 23a und die Gate-Oxidschicht 21a zu bilden. LDD-Bereiche 26 (schwach dotierte Drain-Bereiche) werden in dem Halbleitersubstrat 20 auf beiden Seiten der Gate-Elektrode 22a und 23a auf der gesamten Oberfläche gebildet, auf die eine zweiten Oxidschicht abgelagert und einem anisotropen Ätzen unterzogen wird, um die zweite Oxidschicht selektiv zu entfernen, um Seitenwand-Abstandshalter 25 an den Seiten der Gate-Kappe-Silicidlage 25a, die Gate-Elektrode 21a und 22a und die Gate-Oxidschicht 21a zu bilden. Anschließend werden Abschnitte des Halbleitersubstrats 21 auf beiden Seiten der Seitenwand-Abstandshalter 25 mit Ausnahme der Gate-Elektroden 22a und 23a stark dotiert, um Source/Drain-Bereiche 27 zu bilden. Die Wolframsilicid-Lage 24 kann nach der Ablagerung und der HF-Reinigung der dotierten Polysilicium-Lage abgelagert werden.
  • Amorphe Phasen der Wolframsilicid-Lage 24 mit der Dicke von 1000 Å, wenn diese bei einer Dosis von 5·1015 cm–3 mit Ionen injiziert wird, werden erläutert. 5 veranschaulicht Darstellungen von Daten einer XRD-Analyse (Analyse durch Röntgenstrahlbeugung) der Wolframsilicid-Lage 24, wenn in diese unterschiedliche Ionen injiziert werden, wobei (a) der Fall ist, bei dem keine Ioneninjektion erfolgt, (b) der Fall ist, bei dem eine Injektion von Phosphorionen (P) erfolgt, (c) der Fall ist, bei dem eine Injektion von Borionen (B) erfolgt, (d) der Fall ist, bei dem eine Injektion von Arsenionen erfolgt, bzw. (e) eine Argon-Injektion erfolgt. Aus der Tatsache, dass Röntgenstrahlen intensiver erscheinen, wenn der Winkel 2Θ der Wolframsilicid-Lage 24 30° bzw. etwa 40° beträgt, ist bekannt, dass die Röntgenstrahlen unter diesen Winkeln gebeugt werden, wenn das Wolframsilicid eine Kristallausrichtung von (111) besitzt, was bedeutet, dass die Wolframsilicid-Lage kristallin ist. Es ist ferner bekannt, dass die Wolframsilicid-Lagen 24 in den Fällen von Argon (Ar) und Phosphor (P) vollständig in amorphe Phasen umgewandelt wurden, die Wolframsilicid-Lagen 24 sind jedoch in den Fällen von Bor (B) und Arsen (As) nicht vollständig in amorphe Phasen umgewandelt worden. Wenn die Dosis veränderlich bereitgestellt wird, wie in 6 gezeigt ist, wird der spezifische elektrische Widerstand der Wolframsilicid-Lage 24 in all jenen Fällen stark verringert, bei denen die Dosis über 1·1015 cm–3 liegt, und selbst in den Fällen, bei denen die Dosis auf einem höheren Wert gehalten wird, ist der spezifische elektrische Widerstand teilweise verringert, was bedeutet, dass nahezu alle Abschnitte der Wolframsilicid-Lage 24 bei einer Dosis von 1·1015 cm–3 in die amorphe Phase umgewandelt werden. Wie in 7 gezeigt ist, zeigt die Darstellung der Dosis als Funktion des spezifischen elektrischen Widerstands der Wolframsilicid-Lage 24, die dotiert und bei 900°C für 30 Minuten wärmebehandelt wurde, eine Verringerung des spezifischen elektrischen Widerstands, wenn die Dosis in den Fällen von Arsen- (As), Bor- (B) und Phosphor- (P) Ionen größer wird, wobei der maximale Umfang der Verringerung bei einer Injektionsenergie von 80 keV bei Phosphor- (P) Ionen auftritt, jedoch die Bildung einer Verbindung bei der Injektion von Arsen- (As) und Bor- (B) Ionen auftritt. Bei der Injektion von Argon-Ionen steigt dagegen der spezifische elektrische Widerstand an, wenn die Dosis größer wird, da das Argon (Ar), ein träges Gas, in dem Prozess der Wärmebehandlung abgebaut wird und Fehlstellen bildet. Aus der Prüfung dieser experimentellen Daten kann erkannt werden, dass eine Injektion von Phosphor- (P) Ionen bei einer Dosis von mehr als 5·1015 cm–3 bevorzugt ist. Wenn, wie in den 8 und 9 gezeigt ist, der spezifische elektrische Widerstand der Gate-Elektrode 22a und 23a bei der Wolframsilicid-Lage in den Fällen verglichen wird, wenn sie bis zu einer Dicke von 1000 Å abgelagert und mit Phosphor- (P) Ionen bei 50 keV injiziert wird und bis zu einer Dicke von 1500 Å abgelagert und mit Phosphor- (P) Ionen bei 80 keV injiziert wird, und in dem Fall, wenn eine minimale Leitungsbreite der Gate-Elektrode 22a und 23a auf einen Wert von 0,25 μm gesetzt ist, während die anderen Bedingungen wie die oben erwähnten Bedingungen bleiben, kann erkannt werden, dass der spezifische elektrische Widerstand bei dem Wolframsilicid, das bis zu einer Dicke von 1500 Å abgelagert und mit Phosphor- (P) Ionen bei 80 keV injiziert wird, am kleinsten ist.
  • Ein Verfahren für eine Fertigung einer Halbleitervorrichtung gemäß der vorliegenden Erfindung wird erläutert. Eine amorphe Wolframsilicid-Lage, die gemäß dem oben beschriebenen Verfahren gebildet wird, wird bei der Fertigung eines CMOS-Transistors mit einem Doppel-Gate verwendet.
  • In 4a beginnt das Verfahren für die Fertigung einer Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung mit dem Ablagern einer ersten Oxidschicht 31 auf einem Halbleitersubstrat 30 bis zu einer Dicke von 50 Å, auf die eine nicht dotierte Polysilicium-Lage 32 bis zu einer Dicke von etwa 1000 Å abgelagert wird. Wie in 4 gezeigt ist, wird eine erste Photoresist-Schicht 33 auf die nicht dotierte Polysilicium-Lage 32 aufgebracht und einer selektiven Bemusterung unterzogen, um einen Abschnitt der nicht dotierten Polysilicium-Lage 32 freizulegen, in dem ein NMOS-Transistor gebildet werden soll. Die bemusterte Photoresist-Schicht 33 wird als eine Maske bei der Injektion von Phosphor- (P) Ionen des N-Typs in den Abschnitt der nicht dotierten Polysilicium-Lage 32 verwendet, um eine Polysilicium-Lage 32a des N-Typs zu bilden. Wie in 4c gezeigt ist, wird die erste Photoresist-Schicht 33 entfernt und eine zweite Photoresist-Schicht 34 wird aufgebracht und einer Belichtung und Entwicklung; für eine selektive Bemusterung der zweiten Photoresist-Schicht 34 unterzogen, um einen Abschnitt der nicht dotierten Polysilicium-Lage 32 an einer Seite der Polysilicium-Lage 32a des N-Typs freizulegen, in dem ein PMOS-Transistor gebildet werden soll. Arsen- (As) und Bor- (B) Ionen des P-Typs werden in den freigelegten Abschnitt der nicht dotierten Polysilicium-Lage 32 injiziert, um eine Polysilicium-Lage 32b des P-Typs zu bilden. Dann wird die Photoresist-Schicht 34 entfernt. Wie in 4d gezeigt ist, wird ein Titannitrid (TiN) sowohl auf der Polysilicium-Lage 32a des N-Typs und der Polysilicium-Lage 32b des P-Typs bis zu einer Dicke von 100 Å abgelagert, um eine Diffusionsverhinderungsschicht 35 zu bilden. Bei der Ablagerung des Titannitrids mit der Dicke von 100 Å werden 50 Å Titannitrid nach der Ablagerung von 50 Å Titannitrid abgelagert, so dass die Korngrenzen der beiden Schichten nicht übereinstimmen, um eine Diffusionsverhinderungsfähigkeit zu verbessern. An Stelle von Titannitrid können Wolframnitrid (WNx), Wolframsiliciumnitrid (WSiN), Tantalsiliciumnitrid (WTaN) oder dergleichen als Diffusionsverhinderungsschicht 35 abgelagert werden. Anschließend wird eine Wolframsilicid-Lage 36 auf der Diffusionsverhinderungsschicht 35 mit einer Dicke im Bereich von 1000 bis 2000 Å unter Verwendung von WF6 und SiH2Cl2 oder WF6 und SiH4 als Quellgase abgelagert. Die Wolframsilicid-Lage 36 wird nach der Bildung der Diffusionsverhinderungsschicht 35 gebildet, um das Doppel-Gate zu bilden, wodurch es keine Beeinflussung der Doppel-Gate-CMOS-Vorrichtung gibt, die eine Gate-Kappe-Silicidlage 36b aufweist, die mit der amorphen Wolframsilicid-Lage 36 in einem späteren Schritt gebildet wird. Wie in
  • 4e gezeigt ist, werden Phosphor- (P) Ionen des N-Typs bei einer Energie von 80 keV mit einer Dosis im Bereich von 1·1015 bis 8·1015 cm–3, die vorzugsweise größer als 5·1015 cm–3 ist, in die Wolframsilicid-Lage 36 injiziert, um das Wolframsilicid amorph zu machen, das einer Wärmebehandlung bei etwa 900°C für etwa 30 Minuten. unterzogen wird, um das Wolframsilicid erneut zu kristallisieren, um eine Wolframsilicid-Lage 36a mit großen Kornabmessungen zu bilden. Bei diesem Beispiel kann die Wärmebehandlung bei einer Temperatur im Bereich von 400 bis 1100°C ausgeführt werden. Die Wolframsilicid-Lage 36a mit großen Kornabmessungen kann durch einen Wärmebehandlungsprozess nach dem Injizieren van Arsen- (As) oder Bor- (B) Ionen bei 70 keV bzw. 20 keV mit den gleichen Dosen, die oben genannt wurden, gebildet werden. Wie in 4f gezeigt ist, wird zum Bilden einer Gate-Elektrode eines NMOS-Transistors bei einem anisotropen Ätzen eines Stapels aus der ersten Oxidschicht 31, der Polysilicium-Lage 32a des N-Typs und der Wolframsilicid-Lage 36a mit großen Kornabmessungen eine Maske verwendet, um eine Gate-Kappe-Silicidlage 36b, eine erste Gate-Elektrode 32c und eine Gate-Oxidschicht 31a zu bilden. Außerdem wird zum Bilden einer Gate-Elektrode eines PMOS-Transistors bei einem anisotropen Ätzen eines Stapels aus der ersten Oxidschicht 31, der Polysilicium-Lage 32a des P-Typs und der Wolframsilicid-Lage 36a mit großen Kornabmessungen eine Maske verwendet, um eine Gate-Kappe-Silicidlage 36b, eine zweite Gate-Elektrode 32d und eine Gate-Oxidschicht 31a zu bilden.
  • Die Wolframsilicid-Lage kann durch eine Titansilicid-Lage oder eine Tantalsilicid-Lage ersetzt werden, die hochschmelzende Metallsilicide sind. Bei der Bildung der Titansilicid-Lage, kann TiCl4, Til2, SiH4 oder SiH2Cl2 als ein Quellgas zum Bilden von TiSi2 verwendet werden und bei der Bildung der Tantalsilicid-Lage kann TaCl4, SiH4 oder SiH2Cl2 als ein Quellgas zum Bilden von TaSi2 verwendet werden.
  • Das erläuterte Verfahren für die Fertigung einer Halbleitervorrichtung besitzt die folgenden Vorteile.
  • Erstens ermöglicht die Verringerung des spezifischen elektrischen Widerstands einer Gate-Elektrode durch die Bildung einer Wolframsilicid-Lage 36a mit großen Kornabmessungen auf der Gate-Elektrode mittels erneuter Kristallisierung eine Verbesserung der Leistungsfähigkeit der Vorrichtung.
  • Zweitens ermöglicht die Diffusionsverhinderungsschicht, die auf dotierten Polysilicium-Lagen des N-Typs und des P-Typs gebildet wird, eine Verbesserung der Zuverlässigkeit einer Doppel-Gate-Vorrichtung.
  • Es ist für einen Fachmann klar, dass verschiedene Modifikationen und Änderungen an dem Verfahren für die Fertigung einer Halbleitervorrichtung der vorliegenden Erfindung ausgeführt werden können, ohne vom Umfang der Erfindung abzuweichen.

Claims (10)

  1. Verfahren für die Fertigung einer Doppel-Gate-Struktur eines CMOS-Transistors, das die folgenden Schritte umfasst: – Ablagern einer Isolierschicht (31) auf einem Substrat (30); – Bilden einer nicht dotierten Polysiliciumlage (32) auf der Isolierschicht (31); – Injizieren von Ionen in einen ersten Abschnitt der Polysilicium-Lage (32), um eine Polysilicium-Lage (32a) eines ersten Leitungstyps in einen ersten Bereich hiervon, in dem ein N-MOS-Transistor gebildet werden soll, zu bilden; – Injizieren von Ionen in einen zweiten Abschnitt der Polysilicium-Lage (32), um eine Polysilicium-Lage (32b) eines zweiten Leitungstyps in einem zweiten Bereich hiervon, in dem ein P-MOS-Transistor gebildet werden soll, zu bilden; – Bilden einer Diffusionsverhinderungsschicht (35) auf den Polysilicium-Lagen (32a, 32b) des ersten bzw. des zweiten Leitungstyps; – Bilden einer kristallinen Metallsilicid-Lage (36) auf der Diffusionsverhinderungsschicht (35); – Bilden einer amorphen Metallsilicid-Lage (36a) durch Injizieren von Ionen in die kristalline Metallsilicid-Lage (36), um die kristalline Metallsilicid-Lage (36) in die amorphe Metallsilicid-Lage (36a) umzuwandeln; – Beaufschlagen der amorphen Metallsilicid-Lage (36a) mit einer Wärmebehandlung, um eine erneut kristallisierte Metallsilicid-Lage (36a) zu bilden; und – Bemustern der erneut kristallisierten Metallsilicid-Lage (36b), der Diffusionsverhinderungsschicht (35) sowie der Polysilicium-Lagen (32a, 32b) des ersten bzw. des zweiten Leitungstyps, um eine Doppel-Gate-Elektrodenstruktur eines CMOS-Transistors zu bilden.
  2. Verfahren nach Anspruch 1, bei dem die Diffusionsverhinderungsschicht aus Titannitrid (TiN), Wolframnitrid (WNx), Wolframsiliciumnitrid (WSiN) oder Tantalsiliciumnitrid (TaSiN) gebildet ist.
  3. Verfahren nach Anspruch 1, bei dem die kristalline Metallsilicid-Lage aus Wolfram (W), Titan (Ti) oder Tantal (Ta) gebildet ist.
  4. Verfahren nach Anspruch 1, bei dem die kristalline Metallsilicid-Lage in eine amorphe Lage umgewandelt wird, indem Ionen von Phosphor (P), Bor (B) oder Arsen (As) injiziert werden.
  5. Verfahren nach Anspruch 4, bei dem die Dosis der Ionen von Phosphor (P), Bor (B) oder Arsen (As) im Bereich von 1·1015 bis 8·1015 cm–3 liegt.
  6. Verfahren nach Anspruch 1, bei dem die kristalline Metallsilicid-Lage bis zu einer Dicke im Bereich von 100 nm bis 200 nm gebildet wird.
  7. Verfahren nach Anspruch 3, bei dem die kristalline Metallsilicid-Lage aus Wolfram unter Verwendung von WF6 und SiH4 oder WF6 und SiH2Cl2 als Quellgase gebildet wird.
  8. Verfahren nach Anspruch 1, bei dem die Wärmebehandlung des amorphen Metallsilicids bei einer Temperatur im Bereich von 400 bis 1100°C ausgeführt wird.
  9. Verfahren nach Anspruch 1, bei dem die Diffusionsverhinderungsschicht bis zu einer Dicke in der Größenordnung von 10 nm gebildet wird.
  10. Verfahren nach Anspruch 1, bei dem die Diffusionsverhinderungsschicht durch zweifache Ablagerung mit einer Dicke von bis zu 5 nm je Ablagerung gebildet wird, um die Diffusionsverhinderungseigenschaft zu verbessern.
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