DE4231152C2 - Dünnfilmtransistor und Herstellungsverfahren dafür - Google Patents

Dünnfilmtransistor und Herstellungsverfahren dafür

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Description

Die Erfindung betrifft einen Dünnfilmtransistor (TFT; Thin Film Transistor) und ein Herstellungsverfahren dafür, insbesondere einen MOS-Siliziumdünnfilmtransistor und ein Herstellungsverfahren dafür und eine Verwendung für Dünnfilmtransistoren.
Ein statischer Direktzugriffsspeicher (im weiteren als SRAM bezeichnet) ist als Halbleiterspeichereinrichtung bekannt. Fig. 59 zeigt das Schaltbild eines Beispiels einer Speicherzelle in einem SRAM. Wie in Fig. 59 gezeigt ist, weist eine Speicherzelle 180 ein CMOS-Flip-Flop, das zwischen eine Spannungsversorgung Vcc und Masse Vss geschaltet ist, und NMOS-Feldeffekttransistoren Q5 und Q6 für einen Zugriff, die zwischen eine Bitleitung 181 und das Flip-Flop bzw. zwischen eine Bitleitung 182 und das Flip-Flop geschaltet sind, auf.
Das Flip-Flop weist einen ersten und einen zweiten CMOS-Inverter auf, die kreuzgekoppelt sind. Der erste CMOS-Inverter ist mit einem PMOS-Dünnfilmtransistor Q1 und einem NMOS-Treiberfeldeffekttransistor Q2 implementiert, und der zweite ist mit einem PMOS-Dünnfilmtransistor Q3 und einem NMOS-Treiberfeldeffekttransistor Q4 implementiert. Die Gates der Transistoren Q5 und Q6 sind mit einer Wortleitung 183 verbunden.
Fig. 60 zeigt eine Draufsicht auf eine Halbleitereinrichtung (SRAM) mit einem Dünnfilmtransistor (TFT). Fig. 61 ist ein Querschnitt der in Fig. 60 dargestellten Halbleitereinrichtung entlang der Linie X-X. Die Querschnittstruktur der Halbleitereinrichtung mit einem TFT, die in Fig. 61 gezeigt ist, ist z. B. in IEEE Electron Device Letters (Vol. EDL-4, Nr. 8, S. 272-274, 1983) und in Denshi Joho Tsushin Gakkai Gÿyutsu Kenkyu Hokoku (Vol. 89, Nr. 67, S. 1-6, 1989) beschrieben.
Wie in den Fig. 60 und 61 gezeigt ist, weist eine Halbleitereinrichtung mit einem TFT ein Siliziumsubstrat 201, eine P-Wanne 202, die auf der Oberfläche des Siliziumsubstrats 201 gebildet ist, Elementisolierbereiche 204, die in einem vorbestimmten Abstand voneinander in einem vorbestimmten Bereich in der P-Wanne 202 gebildet sind, p-Störstellenbereiche 203, die jeweils unter den Elementisolierbereichen 204 gebildet sind, Störstellenbereiche 209a niedriger Konzentration, die in einem vorbestimmten Abstand voneinander zwischen benachbarten Elementisolierbereichen 203 gebildet sind, einen Störstellenbereich 207a hoher Konzentration, der sich an ein Ende des Störstellenbereichs 209a niedriger Konzentration anschließt, eine Gate-Elektrode 206a, die auf dem Halbleitersubstrat 201 zwischen benachbarten Störstellenbereichen 207a hoher Konzentration gebildet ist, wobei ein Gate-Oxidfilm 205a zwischen Gate und Substrat liegt, und Seitenwände 208a, die auf beiden Seitenwandabschnitten der Gate-Elektrode 206a gebildet sind, auf.
Die Halbleitereinrichtung mit einem TFT weist ferner einen Störstellenbereich 210, der, isoliert von einem Elementisolierfilm 204, in einem anderen Bereich auf der Oberfläche des Halbleitersubstrats gebildet ist, einen Störstellenbereich 218, der in einem vorbestimmten Abstand vom Störstellenbereich 210 gebildet ist, Störstellenbereiche 209b hoher Konzentration, die sich an die Störstellenbereiche 210 bzw. 218 anschließen, Störstellenbereiche 207b niedriger Konzentration, die sich jeweils an die Störstellenbereiche 209b hoher Konzentration anschließen, eine Gate-Elektrode 206b, die auf dem Halbleitersubstrat 201 zwischen dem Störstellenbereich 210 und dem Störstellenbereich 218 gebildet ist, wobei ein Gate-Oxidfilm 205b zwischen Gate und Substrat liegt, und Seitenwände 208b, die auf beiden Seitenwandabschnitten der Gate-Elektrode 206b gebildet sind, auf.
Die Halbleitereinrichtung mit einem TFT weist ferner eine Kontaktelektrode 211, die in Kontakt mit dem Störstellenbereich 210 gebildet ist, einen polykristallinen Siliziumfilm 215 (215a, 215b), der elektrisch mit der Kontaktelektrode 211 gebildet ist und sich auf dem Zwischenschicht-Isolierfilm 212 erstreckt, eine Gate-Elektrode 213, die unter dem Kanalbereich 215 im polykristallinen Siliziumfilm 215 gebildet ist, wobei ein Gate-Oxidfilm 214 dazwischen liegt, einen Zwischenschicht-Isolierfilm 216, der die gesamte Oberfläche bedeckt und eine Öffnung im Störstellenbereich 218 hat, eine Metallsperrschicht 219, die in einem Kontaktabschnitt 217 elektrisch mit dem Störstellenbereich 218 verbunden ist und sich auf dem Zwischenschicht-Isolierfilm 216 erstreckt, eine Aluminiumverdrahtung 220, die auf der Metallsperrschicht 219 gebildet ist, und einen Passivierungsfilm (PSG-Film) 221, der auf der Aluminiumverdrahtung gebildet ist, auf.
Ein NMOS-Transistor wird durch ein Paar von Störstellenbereichen 207a (109a), den Gate-Oxidfilm 205a und die Gate-Elektrode 206a implementiert. Ferner wird ein NMOS-Transistor durch den Störstellenbereich 210, den Störstellenbereich 218, den Gate-Oxidfilm 205b und die Gate-Elektrode 206b implementiert. Ein TFT-Transistor wird durch die Gate-Elektrode 213, den Gate-Oxidfilm 214 und den polykristallinen Siliziumfilm 215 implementiert. Genauer gesagt wird der Kanalbereich 215a und ein Paar von Source-/Drain-Bereichen 215b des TFT-Transistors im polykristallinen Siliziumfilm 215 gebildet.
Die Fig. 62 bis 72 sind Querschnitte zur Erläuterung eines Herstellungsprozesses (eines ersten bis elften Schritts) für die Halbleitereinrichtung mit einem TFT, die in Fig. 61 gezeigt ist. Unter Bezugnahme auf die Fig. 61 bis 72 wird nun ein Herstellungsprozeß für die Halbleitereinrichtung mit einem TFT beschrieben.
Wie in Fig. 63 gezeigt ist, wird zuerst eine P-Wanne 202 auf einem N-Halbleitersubstrat 201 gebildet, das sich in einem Zustand befindet, wie er in Fig. 62 dargestellt ist. P-Störstellenbereiche 203 und Elementisolier-Oxidfilme 204 werden in vorbestimmten Bereichen auf der Oberfläche der P-Wanne 202 geschaffen.
Als nächstes wird ein polykristalliner Siliziumfilm 206 auf der gesamten Oberfläche gebildet, wie in Fig. 64 dargestellt ist. Photolack 222 wird in vorbestimmten Bereichen auf den polykristallinen Siliziumfilm 206 aufgebracht. Wie in Fig. 65 gezeigt ist, wird nun der polykristalline Siliziumfilm 206 unter Verwendung des Photolacks 222 (siehe Fig. 64) als Maske geätzt, um Gate-Elektroden 206a und 206b zu bilden. Es wird eine Ionenimplantation in das Halbleitersubstrat 201 unter Verwendung der Gate-Elektroden 206a, 206b als Masken ausgeführt, um Störstellenbereiche 207a, 207b niedriger Konzentration zu schaffen. Auf den beiden Seitenwandabschnitten der Gate-Elektroden 206a, 206b werden Seitenwände 208a, 208b gebildet. Ionenimplantation in das Halbleitersubstrat 201 unter Verwendung der Gate-Elektroden 206a, 206b und der Seitenwände 208a, 208b als Masken wird ausgeführt, um Störstellenbereiche 209a, 209b hoher Konzentration zu bilden.
Wie oben beschrieben ist, werden zwei benachbarte NMOS-Transistoren geschaffen.
Wie in Fig. 66 dargestellt ist, wird als nächstes auf der gesamten Oberfläche ein Zwischenschicht-Oxidfilm 212a gebildet. Eine Kontaktelektrode 211 wird so gebildet, daß sie über eine Öffnung im Zwischenschicht-Oxidfilm 212a mit einem der Störstellenbereiche 209b hoher Konzentration in elektrischem Kontakt steht. Durch Wärmebehandlung wird ein Störstellenbereich 210 geschaffen.
Wie in Fig. 67 gezeigt ist, wird als nächstes ein Zwischenschicht-Oxidfilm 212b auf der gesamten Oberfläche gebildet. Die Gate-Elektrode 213 eines TFT wird auf dem Zwischenschicht-Oxidfilm 212b in einem Bereich über der Gate-Elektrode 206a geschaffen.
Wie in Fig. 68 dargestellt ist, wird nun der Gate-Oxidfilm 214 des TFT auf der gesamten Oberfläche gebildet. Ein Kontaktbereich wird im Zwischenschicht-Isolierfilm 212b und dem Gate-Oxidfilm 214 auf der Kontaktelektrode 211 geöffnet.
Als nächstes wird, wie in Fig. 69 gezeigt ist, ein polykristalliner Siliziumfilm 215 so gebildet, daß er elektrisch mit dem Kontaktbereich 211 in Kontakt steht und sich auf der Gate-Elektrode 213 erstreckt, wobei der Gate-Oxidfilm 214 dazwischen liegt. N-Störstellen werden in den polykristallinen Siliziumfilm 215 implantiert.
Wie in Fig. 70 gezeigt ist, wird auf einem Kanalbereich 215a im polykristallinen Siliziumfilm 215 (215a, 215b) ein Photolack 223 aufgebracht. P-Störstellen (BF₂⁺) werden in den polykristallinen Siliziumfilm 215 (215b) unter Verwendung des Photolacks 223 als Maske implantiert. Dadurch werden Source-/Drain-Bereiche 215b des TFT gebildet.
Wie in Fig. 71 gezeigt ist, wird als nächstes der Photolack 223 entfernt, und dann wird ein Zwischenschicht-Isolierfilm 216 auf der gesamten Oberfläche geschaffen. Eine Öffnung 216a wird in einem Bereich im Zwischenschicht-Isolierfilm 216 auf dem Störstellenbereich 209b gebildet, der nicht mit der Kontaktelektrode 211 verbunden ist. N-Störstellen werden in die Oberfläche des Halbleitersubstrats 201 implantiert, das in der Öffnung 216a freiliegt. Dadurch wird ein Störstellenbereich 218 gebildet.
Wie in Fig. 72 dargestellt ist, wird nun eine Metallsperrschicht 219 in einem Kontaktbereich 217 gebildet, der mit dem Störstellenbereich 218 elektrisch verbunden wird und sich auf dem Zwischenschicht-Isolierfilm 216 erstreckt. Eine Aluminiumverdrahtung 220 wird auf der Metallsperrschicht 219 unter Verwendung eines Sputter-Prozesses gebildet.
Schließlich wird ein Passivierungsfilm (PSG-Film) 221 auf der Aluminiumverdrahtung 220 geschaffen, wie in Fig. 61 gezeigt ist.
Wie oben beschrieben worden ist, ist die Halbleitereinrichtung mit einem TFT vollendet.
Wie oben erläutert wurde, werden bei der Halbleitereinrichtung mit einem TFT der Kanalbereich 215a und die Source-/Drain-Bereiche 215b des TFT im polykristallinen Siliziumfilm 215 gebildet.
Fig. 73 zeigt eine vergrößerte Draufsicht auf den TFT-Abschnitt von Fig. 61. Fig. 74 ist ein Querschnitt des TFT-Abschnitts, der in Fig. 73 dargestellt ist. Wie in Fig. 73 und 74 gezeigt ist, ist der Leckstrom groß, wenn der Transistor gesperrt ist, weil die Oberfläche des Übergangsabschnitts 215c zwischen Kanalbereich 215a und den Source-/Drain-Bereichen in Richtung der Kanalbreite groß ist.
Genauer gesagt weist die Übergangsgrenze des Übergangsabschnitts 215c eine Kristallstruktur auf, bei der eine Mehrzahl von Siliziumkristallen miteinander verbunden ist. Wenn die Oberfläche der Mehrzahl von Siliziumkristallen, die an der Übergangsgrenze verbunden sind, groß wird, wird auch der Leckstrom vergrößert, wenn der Transistor sperrt.
Bisher ist vorgeschlagen worden, die Dicke des gesamten polykristallinen Siliziumfilms 215 (215a, 215b, 215c) zu vermindern.
Wenn die Dicke des polykristallinen Siliziumfilms 215 (215a, 215b, 215c) vermindert wird, muß jedoch die Implantationsenergie extrem klein gemacht werden, um ein Eindringen der Störstellen zu verhindern, wenn Störstellen in die Source-/Drain-Bereiche 215b ionenimplantiert werden. Daher gab es das Problem, daß die Gleichförmigkeit der Menge implantierter Ionen verschlechtert wurde. Ferner gab es das Problem, daß der Implantationsprozeß lange Zeit dauert, wenn die Implantation mit niedriger Energie ausgeführt wird.
Ferner gab es für den Fall, daß der Source-/Drain-Bereich 215b erweitert und als Verdrahtungsschicht benutzt wird, den Nachteil, daß der Widerstand der Verdrahtungsschicht durch die Verminderung der Dicke des polykristallinen Siliziumfilms 215 (215a, 215b, 215c) groß wird. Damit trat das Problem auf, daß eine Beschleunigung des Transistorbetriebs nicht zu realisieren war.
Genauer gesagt gab es bisher die Probleme, daß eine lange Zeit notwendig ist, wenn Störstellen in die Source-/Drain-Bereiche 215 eingelagert werden sollen, falls die Dicke des polykristallinen Siliziumfilms 215 vermindert wird, um den Leckstrom des TFT im gesperrten Zustand zu vermindern, daß der Widerstand der Verdrahtungsschicht, die mit dem Source-/Drain-Bereich 215b verbunden ist, groß wird, etc. Damit war es schwierig, den Leckstrom zu vermindern und den Widerstand der Verdrahtungsschicht zu senken, die mit dem Source-/Drain-Bereich im TFT (Dünnfilmtransistor) verbunden ist.
Aufgabe der Erfindung ist es, den Leckstrom in einem Dünnfilmtransistor für den Fall zu vermindern, daß der Transistor sperrt. Außerdem soll der Widerstand einer Verdrahtungsschicht vermindert werden, die mit einem Source-/Drain-Bereich in einem Dünnfilmtransistor verbunden ist. Ferner ist es Aufgabe der Erfindung, bei einem Herstellungsverfahren für einen Dünnfilmtransistor eine Ionenimplantation in die Source-/Drain-Bereiche auf einfache Weise und in kurzer Zeit auszuführen. Außerdem soll bei einem Herstellungsverfahren für einen Dünnfilmtransistor die Dicke einer Halbleiterschicht in einem Kanalbereich auf einfache Weise kleiner als die Dicke einer Halbleiterschicht in den Source-/Drain-Bereichen gemacht werden. Schließlich soll eine Verwendung für Dünnfilmtransistoren angegeben werden.
Diese Aufgabe wird gelöst durch einen Dünnfilmtransistor nach Anspruch 1, 6, 14 oder 20.
Der Dünnfilmtransistor nach Anspruch 1 weist einen Kanalbereich, der in einem vorbestimmten Bereich in einer dünnen Halbleiterschicht gebildet ist und einer Gate-Elektrode gegenüberliegt, wobei sich ein Gate-Isolierfilm dazwischen befindet, und ein Paar von Source-/Drain-Bereichen, die in der dünnen Halbleiterschicht gebildet sind, wobei der Kanalbereich zwischen ihnen liegt, auf. Die Länge in Richtung der Kanalbreite der Halbleiterschicht in den Übergangsabschnitten zwischen dem Paar von Source-/Drain-Bereichen und dem Kanalbereich ist kleiner als die Länge in Richtung der Kanalbreite der Halbleiterschicht in den Source-/Drain-Bereichen.
Weil die Länge der Halbleiterschicht in den Übergangsabschnitten zwischen dem Paar von Source-/Drain-Bereichen und dem Kanalbereich in Richtung der Kanalbreite kleiner als die Länge der Halbleiterschicht in den Source-/Drain-Bereichen in Richtung der Kanalbreite ist, ist im Betrieb die Oberfläche der Mehrzahl von Siliziumkristallen in den Übergangsbereichen zwischen den Source-/Drain-Bereichen und dem Kanalbereich als ganzes vermindert. Entsprechend ist es möglich, den in den Übergangsabschnitten zwischen den Source-/Drain-Bereichen und dem Kanalbereich erzeugten Leckstrom zu vermindern. Weil es unnötig ist, die Länge in Richtung der Kanalbreite der Halbleiterschicht in den Source-/Drain-Bereichen zu vermindern, ist es auch möglich, den Widerstand der Verdrahtungsschicht zu senken, die mit dem Source-/Drain-Bereich verbunden ist.
Der Dünnfilmtransistor nach Anspruch 20 weist einen Kanalbereich, der in einem vorbestimmten Bereich in einer dünnen Halbleiterschicht aus polykristallinem Silizium gebildet ist und einer Gate-Elektrode gegenüberliegt, wobei sich ein Gate-Isolierfilm dazwischen befindet, und ein Paar von Source-/Drain-Bereichen, die in der dünnen Halbleiterschicht gebildet sind, wobei der Kanalbereich zwischen ihnen liegt, auf. Die Halbleiterschicht weist Wasserstoff auf, der von außen in die Umgebung der Korngrenze eingelagert wird und mit Silizium in der Halbleiterschicht verbunden wird.
Weil die dünne Halbleiterschicht aus polykristallinem Silizium Wasserstoff aufweist, der von außen in die Umgebung der Korngrenze eingelagert und mit Silizium in der Halbleiterschicht verbunden wird, wird der Leckstrom im Betrieb vom Wasserstoff vermindert. Wenn Wasserstoff mit Silizium in der Halbleiterschicht aus polykristallinem Silizium verbunden wird, weist die Halbleiterschicht ferner eine Kristallstruktur auf, die der des Siliziumsubstrats besser angepaßt ist. Das bewirkt, daß der Strom vergrößert wird, wenn der TFT durchgeschaltet ist.
Die Aufgabe wird auch gelöst durch ein Herstellungsverfahren nach Anspruch 26, 29, 32 oder 33.
Das Herstellungsverfahren nach Anspruch 26 für einen Dünnfilmtransistor die Schritte weist Bilden einer Gate-Elektrode auf einem Halbleitersubstrat, wobei eine erste Isolierschicht zwischen Substrat und Gate liegt, Bilden eines Gate-Isolierfilms auf der Gate-Elektrode, Bilden einer Halbleiterschicht auf dem Gate-Isolierfilm und der ersten Isolierschicht, Bilden einer zweiten Isolierschicht auf der Halbleiterschicht außer dem Abschnitt, der einem Kanalbereich in der Halbleiterschicht entspricht, und thermisches Oxidieren der freiliegenden Oberfläche der Halbleiterschicht unter Verwendung der zweiten Isolierschicht als Maske auf, um die Dicke der Halbleiterschicht im Kanalbereich zu reduzieren.
Die zweite Isolierschicht wird auf der Halbleiterschicht mit Ausnahme des Abschnitts gebildet, der dem Kanalbereich in der Halbleiterschicht entspricht, und die freiliegende Oberfläche der Halbleiterschicht wird unter Verwendung der zweiten Isolierschicht als Maske thermisch oxidiert, um die Dicke der Halbleiterschicht im Kanalbereich zu reduzieren, so daß die Dicke der Halbleiterschicht im Kanalbereich auf einfache Weise kleiner als die Dicke der Halbleiterschicht in den Source-/Drain-Bereichen gemacht wird.
Das Herstellungsverfahren nach Anspruch 28 für einen Dünnfilmtransistor die Schritte weist Bilden einer Halbleiterschicht aus polykristallinem Silizium auf einem Halbleitersubstrat, wobei eine Isolierschicht zwischen Substrat und Schicht liegt, Ionenimplantation von Stickstoffionen in einen Abschnitt, der einem Kanalbereich in der Halbleiterschicht entspricht, Auslösen einer Reaktion von Silizium in der Halbleiterschicht mit den eingelagerten Stickstoffionen durch Wärmebehandlung, um einen Siliziumnitridfilm zu bilden und die Dicke der Halbleiterschicht zu reduzieren, die den Kanalbereich bildet, Bilden eines Gate-Isolierfilms auf dem Kanalbereich in der Halbleiterschicht und Bilden einer Gate-Elektrode auf dem Gate-Isolierfilm auf.
Stickstoffionen werden in den Abschnitt ionenimplantiert, der dem Kanalbereich in der Halbleiterschicht entspricht, und die eingelagerten Stickstoffionen und das Silizium in der Halbleiterschicht reagieren durch die Wärmebehandlung miteinander, um den Siliziumnitridfilm zu bilden, so daß die Dicke der Halbleiterschicht im Kanalbereich auf einfache Weise geringer als die Dicke der Halbleiterschicht in den Source-/Drain-Bereichen gemacht wird.
Alternativ weist das Herstellungsverfahren nach Anspruch 29 für einen Dünnfilmtransistor die Schritte Bilden einer Halbleiterschicht aus polykristallinem Silizium auf einem Halbleitersubstrat, wobei eine Isolierschicht zwischen Substrat und Schicht liegt, Ionenimplantation von Sauerstoffionen in einen Abschnitt, der einem Kanalbereich in der Halbleiterschicht entspricht, Auslösen einer Reaktion von Silizium in der Halbleiterschicht mit den eingelagerten Sauerstoffionen durch Wärmebehandlung, um einen Siliziumoxidfilm zu bilden und die Dicke der Halbleiterschicht zu reduzieren, die den Kanalbereich bildet, Bilden eines Gate-Isolierfilms auf dem Kanalbereich in der Halbleiterschicht und Bilden einer Gate-Elektrode auf dem Gate-Isolierfilm auf.
Sauerstoffionen werden in den Abschnitt ionenimplantiert, der dem Kanalbereich in der Halbleiterschicht entspricht, und das Silizium in der Halbleiterschicht und die eingelagerten Sauerstoffionen reagieren durch die Wärmebehandlung miteinander, um den Siliziumoxidfilm zu bilden und die Dicke der Halbleiterschicht, die den Kanalbereich bildet, zu vermindern, so daß die Dicke der Halbleiterschicht im Kanalbereich auf einfache Weise geringer als die Dicke der Halbleiterschicht in den Source-/Drain-Bereichen gemacht wird.
Das Herstellungsverfahren nach Anspruch 33 für einen Dünnfilmtransistor die Schritte weist Bilden einer Halbleiterschicht aus polykristallinem Silizium, die den Source-Bereich, den Kanalbereich und den Drain-Bereich eines Dünnfilmtransistors bildet, und Einlagern von Wasserstoff von außen in die Umgebung der Korngrenze des polykristallinen Siliziums, um eine Verbindung von Silizium und Wasserstoff zu bilden, auf.
Wasserstoff wird von außen in die Umgebung der Korngrenze der Halbleiterschicht aus polykristallinem Silizium eingelagert, die den Source-Bereich, den Kanalbereich und den Drain-Bereich bildet, um eine Verbindung von Silizium und Wasserstoff zu bilden, so daß der Leckstrom, der in den Übergangsbereichen zwischen den Source-/Drain-Bereichen und dem Kanalbereich erzeugt wird, vermindert wird.
Weiterhin wird die Aufgabe durch eine Verwendung nach Anspruch 25 gelöst.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 eine Draufsicht, die eine Halbleitereinrichtung mit einem Dünnfilmtransistor (TFT) nach einer ersten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 2 einen Querschnitt der in Fig. 1 gezeigten Halbleitereinrichtung entlang der Linie X-X;
Fig. 3 eine vergrößerte Draufsicht auf den in Fig. 2 dargestellten TFT-Abschnitt;
Fig. 4 einen Querschnitt des in Fig. 3 dargestellten TFT-Abschnitts;
Fig. 5 eine perspektivische Ansicht des in Fig. 2 dargestellten TFT-Abschnitts;
Fig. 6 einen Querschnitt zur Erläuterung eines ersten Schritts des Herstellungsprozesses für die in Fig. 2 dargestellte Halbleitereinrichtung;
Fig. 7 einen Querschnitt zur Erläuterung eines zweiten Schritts des Herstellungsprozesses für die in Fig. 2 dargestellte Halbleitereinrichtung;
Fig. 8 einen Querschnitt zur Erläuterung eines dritten Schritts des Herstellungsprozesses für die in Fig. 2 dargestellte Halbleitereinrichtung;
Fig. 9 einen Querschnitt zur Erläuterung eines vierten Schritts des Herstellungsprozesses für die in Fig. 2 dargestellte Halbleitereinrichtung;
Fig. 10 einen Querschnitt zur Erläuterung eines fünften Schritts des Herstellungsprozesses für die in Fig. 2 dargestellte Halbleitereinrichtung;
Fig. 11 einen Querschnitt zur Erläuterung eines sechsten Schritts des Herstellungsprozesses für die in Fig. 2 dargestellte Halbleitereinrichtung;
Fig. 12 einen Querschnitt zur Erläuterung eines siebten Schritts des Herstellungsprozesses für die in Fig. 2 dargestellte Halbleitereinrichtung;
Fig. 13(a) und Fig. 13(b) einen Querschnitt bzw. eine Draufsicht zur Erläuterung eines achten Schritts des Herstellungsprozesses für die in Fig. 2 dargestellte Halbleitereinrichtung;
Fig. 14 einen Querschnitt zur Erläuterung eines neunten Schritts des Herstellungsprozesses für die in Fig. 2 dargestellte Halbleitereinrichtung;
Fig. 15 einen Querschnitt zur Erläuterung eines zehnten Schritts des Herstellungsprozesses für die in Fig. 2 dargestellte Halbleitereinrichtung;
Fig. 16 einen Querschnitt zur Erläuterung eines elften Schritts des Herstellungsprozesses für die in Fig. 2 dargestellte Halbleitereinrichtung;
Fig. 17 einen Querschnitt zur Erläuterung eines zwölften Schritts des Herstellungsprozesses für die in Fig. 2 dargestellte Halbleitereinrichtung;
Fig. 18 eine Draufsicht auf einen Dünnfilmtransistor (TFT) nach einer zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 19 einen Querschnitt einer Halbleitereinrichtung mit einem TFT nach einer dritten Ausführungsform der vorliegenden Erfindung;
Fig. 20 einen Querschnitt zur Erläuterung eines ersten Schritts des Herstellungsprozesses für die in Fig. 19 dargestellte Halbleitereinrichtung;
Fig. 21 einen Querschnitt zur Erläuterung eines zweiten Schritts des Herstellungsprozesses für die in Fig. 19 dargestellte Halbleitereinrichtung;
Fig. 22 einen Querschnitt zur Erläuterung eines dritten Schritts des Herstellungsprozesses für die in Fig. 19 dargestellte Halbleitereinrichtung;
Fig. 23 einen Querschnitt einer Halbleitereinrichtung mit einem TFT nach einer vierten Ausführungsform der vorliegenden Erfindung;
Fig. 24 einen Querschnitt zur Erläuterung eines Herstellungsprozesses für die in Fig. 23 dargestellte Halbleitereinrichtung;
Fig. 25 einen Querschnitt einer Halbleitereinrichtung mit einem TFT nach einer fünften Ausführungsform der vorliegenden Erfindung;
Fig. 26 einen Querschnitt zur Erläuterung eines ersten Schritts des Herstellungsprozesses für die in Fig. 25 dargestellte Halbleitereinrichtung;
Fig. 27 einen Querschnitt zur Erläuterung eines zweiten Schritts des Herstellungsprozesses für die in Fig. 25 dargestellte Halbleitereinrichtung;
Fig. 28 einen Querschnitt zur Erläuterung des Herstellungsprozesses für eine Halbleitereinrichtung mit einem TFT nach einer sechsten Ausführungsform der vorliegenden Erfindung;
Fig. 29 einen Querschnitt einer Halbleitereinrichtung mit einem TFT nach einer siebten Ausführungsform der vorliegenden Erfindung;
Fig. 30(a) und Fig. 30(b) Draufsichten auf die in Fig. 29 dargestellte Halbleitereinrichtung;
Fig. 31 einen Querschnitt zur Erläuterung eines ersten Schritts des Herstellungsprozesses für die in Fig. 29 dargestellte Halbleitereinrichtung;
Fig. 32 einen Querschnitt zur Erläuterung eines zweiten Schritts des Herstellungsprozesses für die in Fig. 29 dargestellte Halbleitereinrichtung;
Fig. 33 einen Querschnitt zur Erläuterung eines dritten Schritts des Herstellungsprozesses für die in Fig. 29 dargestellte Halbleitereinrichtung;
Fig. 34 einen Querschnitt einer Halbleitereinrichtung mit einem TFT nach einer achten Ausführungsform der vorliegenden Erfindung;
Fig. 35 einen Querschnitt zur Erläuterung eines ersten Schritts des Herstellungsprozesses für die in Fig. 34 dargestellte Halbleitereinrichtung;
Fig. 36 einen Querschnitt zur Erläuterung eines zweiten Schritts des Herstellungsprozesses für die in Fig. 34 dargestellte Halbleitereinrichtung;
Fig. 37 einen Querschnitt zur Erläuterung eines dritten Schritts des Herstellungsprozesses für die in Fig. 34 dargestellte Halbleitereinrichtung;
Fig. 38 einen Querschnitt einer Halbleitereinrichtung mit einem TFT nach einer neunten Ausführungsform der vorliegenden Erfindung;
Fig. 39 einen Querschnitt zur Erläuterung eines ersten Schritts des Herstellungsprozesses für die in Fig. 38 dargestellte Halbleitereinrichtung;
Fig. 40 einen Querschnitt zur Erläuterung eines zweiten Schritts des Herstellungsprozesses für die in Fig. 38 dargestellte Halbleitereinrichtung;
Fig. 41 einen Querschnitt zur Erläuterung eines dritten Schritts des Herstellungsprozesses für die in Fig. 38 dargestellte Halbleitereinrichtung;
Fig. 42 einen Querschnitt einer Halbleitereinrichtung mit einem TFT nach einer zehnten Ausführungsform der vorliegenden Erfindung;
Fig. 43 einen Querschnitt zur Erläuterung des Herstellungsprozesses für die in Fig. 42 dargestellte Halbleitereinrichtung;
Fig. 44 ein schematisches Diagramm zur Erläuterung einer Plasma-CVD-Vorrichtung zur Schaffung des in Fig. 42 dargestellten Plasmaisolierfilms (eines Nitridfilms);
Fig. 45 einen vergrößerten Querschnitt zur Erläuterung des Abschnitts A in der Plasmavorrichtung, die in Fig. 44 dargestellt ist, zur Erläuterung der Einlagerung von Wasserstoffradikalen H bei der Bildung des Plasmaisolierfilms;
Fig. 46 einen Querschnitt zur Erläuterung der Einlagerung von Wasserstoffradikalen H nach der Bildung des Plasmaisolierfilms;
Fig. 47 eine typische Ansicht, die den Kristallzustand eines polykristallinen Siliziumfilms darstellt, der einen TFT bildet;
Fig. 48 eine typische Ansicht, die den Kristallzustand eines polykristallinen Siliziumfilms darstellt, der den in Fig. 42 gezeigten TFT bildet;
Fig. 49 einen Querschnitt einer Halbleitereinrichtung mit einem TFT nach einer elften Ausführungsform der vorliegenden Erfindung;
Fig. 50 einen Querschnitt zur Erläuterung des Herstellungsprozesses für die in Fig. 49 dargestellte Halbleitereinrichtung;
Fig. 51 einen Querschnitt einer Halbleitereinrichtung mit einem TFT nach einer zwölften Ausführungsform der vorliegenden Erfindung;
Fig. 52 einen Querschnitt zur Erläuterung des Herstellungsprozesses für die in Fig. 51 dargestellte Halbleitereinrichtung;
Fig. 53 einen Querschnitt einer Halbleitereinrichtung mit einem TFT nach einer dreizehnten Ausführungsform der vorliegenden Erfindung;
Fig. 54 einen Querschnitt zur Erläuterung des Herstellungsprozesses für die in Fig. 53 dargestellte Halbleitereinrichtung;
Fig. 55 einen Querschnitt einer Halbleitereinrichtung mit einem TFT nach einer vierzehnten Ausführungsform der vorliegenden Erfindung;
Fig. 56 einen Querschnitt zur Erläuterung des Herstellungsprozesses für die in Fig. 55 dargestellte Halbleitereinrichtung;
Fig. 57 einen Querschnitt einer Halbleitereinrichtung mit einem TFT nach einer fünfzehnten Ausführungsform der vorliegenden Erfindung;
Fig. 58 einen Querschnitt zur Erläuterung des Herstellungsprozesses für die in Fig. 57 dargestellte Halbleitereinrichtung;
Fig. 59 das Schaltbild eines Beispiels für eine Speicherzelle in einem SRAM;
Fig. 60 eine Draufsicht auf eine Halbleitereinrichtung (SRAM) mit einem TFT;
Fig. 61 einen Querschnitt der in Fig. 60 dargestellten Halbleitereinrichtung entlang der Linie X-X;
Fig. 62 einen Querschnitt zur Erläuterung eines ersten Schritts des Herstellungsprozesses für die in Fig. 61 dargestellte Halbleitereinrichtung;
Fig. 63 einen Querschnitt zur Erläuterung eines zweiten Schritts des Herstellungsprozesses für die in Fig. 61 dargestellte Halbleitereinrichtung;
Fig. 64 einen Querschnitt zur Erläuterung eines dritten Schritts des Herstellungsprozesses für die in Fig. 61 dargestellte Halbleitereinrichtung;
Fig. 65 einen Querschnitt zur Erläuterung eines vierten Schritts des Herstellungsprozesses für die in Fig. 61 dargestellte Halbleitereinrichtung;
Fig. 66 einen Querschnitt zur Erläuterung eines fünften Schritts des Herstellungsprozesses für die in Fig. 61 dargestellte Halbleitereinrichtung;
Fig. 67 einen Querschnitt zur Erläuterung eines sechsten Schritts des Herstellungsprozesses für die in Fig. 61 dargestellte Halbleitereinrichtung;
Fig. 68 einen Querschnitt zur Erläuterung eines siebten Schritts des Herstellungsprozesses für die in Fig. 61 dargestellte Halbleitereinrichtung;
Fig. 69 einen Querschnitt zur Erläuterung eines achten Schritts des Herstellungsprozesses für die in Fig. 61 dargestellte Halbleitereinrichtung;
Fig. 70 einen Querschnitt zur Erläuterung eines neunten Schritts des Herstellungsprozesses für die in Fig. 61 dargestellte Halbleitereinrichtung;
Fig. 71 einen Querschnitt zur Erläuterung eines zehnten Schritts des Herstellungsprozesses für die in Fig. 61 dargestellte Halbleitereinrichtung;
Fig. 72 einen Querschnitt zur Erläuterung eines elften Schritts des Herstellungsprozesses für die in Fig. 61 dargestellte Halbleitereinrichtung;
Fig. 73 eine vergrößerte Draufsicht auf den in Fig. 61 dargestellten TFT-Abschnitt; und
Fig. 74 einen vergrößerten Querschnitt des in Fig. 73 dargestellten TFT-Abschnitts.
Unter Bezugnahme auf die Fig. 1 und 2 wird nun eine Halbleitereinrichtung mit einem TFT nach einer ersten Ausführungsform der vorliegenden Erfindung beschrieben.
Eine Halbleitereinrichtung mit einem TFT nach dieser Ausführungsform weist ein N-Halbleitersubstrat 1, eine P-Wanne 2, die mit einer vorbestimmten Tiefe auf der Hauptoberfläche des Halbleitersubstrats 1 gebildet ist, Elementisolieroxidfilme 4, die in einem vorbestimmten Abstand voneinander auf der Hauptoberfläche des Halbleitersubstrats 1 gebildet sind, P-Störstellenbereiche 3, die jeweils unter den Elementisolieroxidfilmen 4 geschaffen sind, Störstellenbereiche 9a hoher Konzentration, die in einem vorbestimmten Abstand voneinander zwischen den Elementisolieroxidfilmen 4 gebildet sind, Störstellenbereiche 7a niedriger Konzentration, die jeweils anschließend an die Störstellenbereiche 9a hoher Konzentration gebildet sind, eine Gate-Elektrode 6a, die auf dem Halbleitersubstrat 1 zwischen benachbarten Störstellenbereichen 7a niedriger Konzentration gebildet ist, wobei zwischen Gate-Elektrode und Substrat ein Gate-Oxidfilm 5a gebildet ist, und Seitenwände 8a, die auf beiden Seitenwandabschnitten der Gate-Elektrode 6a geschaffen sind, auf.
Die Halbleitereinrichtung fit einem TFT nach dieser Ausführungsform weist ferner Störstellenbereiche 9b hoher Konzentration, die in einem vorbestimmten Abstand voneinander in einem anderen Bereich gebildet sind, der vom Elementisolieroxidfilm 4 isoliert ist, Störstellenbereiche 7b niedriger Konzentration, die jeweils anschließend an die Störstellenbereiche 9b hoher Konzentration gebildet sind, eine Gate-Elektrode 6b, die auf dem Halbleitersubstrat 1 zwischen benachbarten Störstellenbereichen 7b niedriger Konzentration gebildet ist, wobei zwischen Gate-Elektrode und Substrat ein Gate-Oxidfilm 5b geschaffen ist, und Seitenwände 8b, die auf beiden Seitenwandabschnitten der Gate-Elektrode 6b gebildet ist, auf.
Die Halbleitereinrichtung mit einem TFT nach dieser Ausführungsform weist ferner eine Kontaktelektrode 11, die auf einem Störstellenbereich 10 gebildet und mit diesem elektrisch verbunden ist, der anschließend an den Störstellenbereich 9b geschaffen ist, einen polykristallinen Siliziumfilm 15 (15a, 15b, 15c), der elektrisch mit der Kontaktelektrode 11 verbunden ist und sich auf einem Zwischenschicht-Isolierfilm 12 erstreckt, eine Gate-Elektrode 13, die unter einem Kanalbereich 15a im polykristallinen Siliziumfilm 15 (15a, 15b, 15c) gebildet ist, wobei sich ein Gate-Oxidfilm 14 dazwischen befindet, eine Metallsperrschicht 19, die elektrisch mit einem Störstellenbereich 18 verbunden ist und sich auf einem Zwischenschicht-Isolierfilm 16 erstreckt, eine Aluminiumverdrahtung (AlSiCu-Verdrahtung), die die Metallsperrschicht 19 überlagert, und einen Passivierungsfilm (PSG-Film), der die gesamte Oberfläche bedeckt, auf.
Ein NMOS-Transistor wird mit einem Paar von Störstellenbereichen 9a hoher Konzentration, einem Paar von Störstellenbereichen 7a niedriger Konzentration, dem Gate-Oxidfilm 5a und der Gate-Elektrode 6a implementiert. Außerdem wird ein NMOS-Transistor mit einem Paar von Störstellenbereichen 9b hoher Konzentration, einem Paar von Störstellenbereichen 7b niedriger Konzentration, dem Gate-Oxidfilm 5b und der Gate-Elektrode 6b implementiert. Ein MOS-TFT-Transistor wird mit dem Kanalbereich 15a und den Source-/Drain-Bereichen 15b im polykristallinen Siliziumfilm, dem Gate-Oxidfilm 14 und der Gate-Elektrode 13 implementiert.
In Übereinstimmung mit dieser Ausführungsform ist im TFT die Dicke und die Länge in Richtung der Kanalbreite der Kanalbereiche 15a kleiner als die Dicke und die Länge in Richtung der Kanalbreite der Source-/Drain-Bereiche 15b. Genauer gesagt beträgt die Dicke der Source-/Drain-Bereiche 15b etwa 300 bis 1000 Å und die Dicke des Kanalbereichs 15a ungefähr 50 bis 200 Å.
Wie in den Fig. 2 bis 5 gezeigt ist, werden entsprechend dieser Ausführungsform die Länge W1 in Richtung der Kanalbreite und die Dicke t1 der Übergangsabschnitte 15c reduziert, indem die Länge W1 in Richtung der Kanalbreite und die Dicke t1 der Übergangsabschnitte 15c zwischen dem Kanalbereich 15a und den Source-/Drain-Bereichen 15b im TFT kleiner als diejenigen (W0, t0) der Source-/Drain-Bereiche 15b gemacht werden. Damit ist es möglich, den Leckstrom in den Übergangsabschnitten 15c zu reduzieren, wenn der TFT sperrt. Gleichzeitig ist es möglich, den Widerstand einer Verdrahtungsschicht zu vermindern, die mit dem Source-/Drain-Bereich verbunden ist, weil die Länge W0 in Richtung der Kanalbreite und die Dicke t0 des Source-/Drain-Bereichs größer gemacht werden können.
Damit ist auch eine Verbesserung der Arbeitsgeschwindigkeit des TFT zu erwarten.
Unter Bezugnahme auf die Fig. 1 und die Fig. 6 bis 17 wird im folgenden ein Herstellungsprozeß für die Halbleitereinrichtung mit einem TFT nach dieser Ausführungsform beschrieben.
Wie in Fig. 7 dargestellt ist, wird zuerst eine P-Wanne 2 mit einer vorbestimmten Tiefe auf einem N-Halbleitersubstrat 1 in einem Zustand, wie er in Fig. 6 gezeigt ist, gebildet. P-Störstellenbereiche 3 werden in einem vorbestimmten Abstand voneinander auf der Hauptoberfläche des Halbleitersubstrats 1 gebildet, und es werden Elementisolieroxidfilme 4 in einem vorbestimmten Abstand voneinander auf der Hauptoberfläche des Halbleitersubstrats 1 geschaffen. Ein polykristalliner Siliziumfilm 6 mit eingelagerten N-Störstellen ist auf der gesamten Oberfläche gebildet. Photolack 22 wird in vorbestimmten Bereichen auf dem polykristallinen Siliziumfilm 6 gebildet.
Wie in Fig. 9 gezeigt ist, wird als nächstes der polykristalline Siliziumfilm 6 unter Verwendung des Photolacks 22 (siehe Fig. 8) als Maske geätzt, um Gate-Elektroden 6a und 6b zu bilden. Störstellenbereiche 7a, 7b niedriger Konzentration werden durch Ionenimplantation von N-Störstellen in das Halbleitersubstrat 1 unter Verwendung der Gate-Elektroden 6a, 6b als Maske gebildet. Seitenwände 8a werden auf beiden Seitenwandabschnitten der Gate-Elektroden 6a, 6b geschaffen. N-Störstellen werden in das Halbleitersubstrat 1 unter Verwendung der Gate-Elektroden 6a, 6b und der Seitenwände 8a, 8b als Maske ionenimplantiert, um die Störstellenbereiche 9a, 9b hoher Konzentration zu bilden.
Wie in Fig. 10 dargestellt ist, wird als nächstes ein Zwischenschicht-Isolierfilm 12a auf der gesamten Oberfläche gebildet. Im Zwischenschicht-Isolierfilm 12a wird über einem der Störstellenbereiche 9b hoher Konzentration eine Öffnung geschaffen. Eine Kontaktelektrode 11 wird gebildet, die in elektrischem Kontakt mit dem Störstellenbereich 9b hoher Konzentration in der Öffnung steht. Durch eine Wärmebehandlung wird ein Störstellenbereich 10 geschaffen.
Wie in Fig. 11 gezeigt ist, wird nun ein Zwischenschicht-Isolierfilm 12b auf der gesamten Oberfläche gebildet. Die Gate-Elektrode 13 eines TFT wird ein einem Bereich auf dem Zwischenschicht-Isolierfilm 12b über der Gate-Elektrode 6a gebildet.
Als nächstes wird ein Gate-Oxidfilm 14 gebildet, der die Gate-Elektrode 13 bedeckt, wie in Fig. 12 gezeigt ist. Im Zwischenschicht-Isolierfilm 12a und dem Gate-Oxidfilm 14 wird über der Kontaktelektrode 11 eine Öffnung geschaffen.
Wie in Fig. 13 dargestellt ist, wird ein mit N-Störstellen dotierter polykristalliner Siliziumfilm gebildet, der elektrisch mit der Kontaktelektrode 11 verbunden ist und sich auf dem Zwischenschicht-Isolierfilm 12 erstreckt.
Wie in Fig. 13(b) gezeigt ist, wird dem polykristallinen Siliziumfilm 15 (15a, 15b) ein Muster so aufgeprägt, daß die Länge in Richtung der Kanalbreite des Kanalbereichs 15a kleiner als die Länge in Richtung der Kanalbreite der Source-Drain-Bereiche 15b ist.
Wie in Fig. 14 dargestellt ist, wird nun Photolack 23 auf den Source-/Drain-Bereichen 15b im polykristallinen Siliziumfilm 15 (15a, 15b) gebildet. Der polykristalline Siliziumfilm 15 (15a; 15b) im Kanalbereich 15a wird unter Verwendung des Photolacks 23 als Maske geätzt. Dadurch ist es möglich, die Dicke des Polysiliziumfilms 15 entsprechend dem Kanalbereich 15a kleiner als die Dicke des polykristallinen Siliziumfilms entsprechend den Source-/Drain-Bereichen 15b zu machen.
Als nächstes wird der Photolack 23 (siehe Fig. 14) entfernt, wie in Fig. 15 gezeigt ist, und dann wird Photolack 24 auf dem Kanalbereich 15a gebildet. P-Störstellen werden in die Source-/Drain-Bereiche 15b im polykristallinen Siliziumfilm 15 (15a, 15b) unter Verwendung des Photolacks 24 als Maske ionenimplantiert. Dadurch werden Source-/Drain-Bereiche 15b geschaffen.
Als nächstes wird ein Zwischenschicht-Isolierfilm 16 geschaffen um die die gesamte Oberfläche zu bedecken, wie in Fig. 16 dargestellt ist. Nun wird durch einen Aufschmelzprozeß eine Wärmebehandlung ausgeführt. Ein Kontaktloch 16a wird in einem Bereich des Zwischenschicht-Isolierfilms 16 über dem Störstellenbereich 9b hoher Konzentration geschaffen, mit dem die Kontaktelektrode 11 nicht verbunden ist. In das freigelegte Halbleitersubstrat 1 im Kontaktloch 16a werden N-Störstellen ionenimplantiert, um einen Störstellendiffusionsbereich 18 zu bilden.
Wie in Fig. 17 dargestellt ist, wird als nächstes eine Metallsperrschicht 19 in einem Kontaktbereich 17 gebildet, die mit dem Störstellendiffusionsbereich verbunden ist und sich auf dem Zwischenschicht-Isolierfilm 16 erstreckt. Durch einen Sputter-Prozeß wird eine Aluminiumverdrahtung 20 mit der Zusammensetzung AlSiCu gebildet, die die Metallsperrschicht 19 überlagert.
Schließlich wird ein Passivierungsfilm (PSG-Film) 21 auf der gesamten Oberfläche gebildet, wie in Fig. 2 dargestellt ist. Damit wird die Halbleitereinrichtung mit einem TFT nach dieser Ausführungsform wie oben beschrieben gebildet.
Unter Bezugnahme auf die Fig. 18 wird eine zweite Ausführungsform der vorliegenden Erfindung beschrieben. Bei der zweiten Ausführungsform kann dem polykristallinen Siliziumfilm 15 (15d, 15e) im Prozeß, wie er unter Bezugnahme auf die Fig. 13(a), 13(b) beschrieben worden ist, ein Muster aufgeprägt sein, das eine planare Struktur zeigt, wie sie in Fig. 18 dargestellt ist.
Genauer gesagt kann auch nur die Länge in Richtung der Kanalbreite der Übergangsbereiche 15f eines Kanalbereichs 15d kleiner gemacht werden, die einer Gate-Elektrode 13a und Source-/Drain-Bereichen 15e gegenüberliegend gebildet sind. Es ist möglich, durch eine solche Implementierung dieselben Effekte wie beim TFT nach der ersten Ausführungsform zu erzielen, die in den Fig. 1 bis 5 dargestellt ist.
Wie in Fig. 19 gezeigt ist, weist eine Halbleitereinrichtung mit einem Dünnfilmtransistor nach einer dritten Ausführungsform einen Kanalbereich 25a auf, der durch einen auf einer Gate-Elektrode 13 geschaffenen polykristallinen Siliziumfilm 25 (25a, 25b) implementiert ist, die einen TFT bildet, wobei sich ein Gate-Oxidfilm 14 zwischen Kanal und Gate befindet. Ein Paar von Source-/Drain-Bereichen 25b ist gebildet, wobei der Kanalbereich 25a dazwischen liegt. Ein Siliziumnitridfilm 26 ist auf den Source-/Drain-Bereichen 25b geschaffen. Ein thermisch oxidierter Film 27 ist auf dem Kanalbereich 25a gebildet.
Wie oben beschrieben ist, ist es in Übereinstimmung mit der dritten Ausführungsform möglich, die Dicke des Kanalbereichs 25a kleiner als die Dicke der Source-/Drain-Bereiche 25b zu machen, indem der thermisch oxidierte Film 27 auf dem Kanalbereich 25a geschaffen wird. Dadurch ist es möglich, den Leckstrom zu vermindern, wenn der TFT gesperrt ist, und den Widerstand einer Verdrahtungsschicht zu senken, die mit dem Source-/Drain-Bereich 25b verbunden ist.
Unter Bezugnahme auf die Fig. 19 bis 22 wird im folgenden ein Herstellungsprozeß der Halbleitereinrichtung nach der dritten Ausführungsform beschrieben.
Der Prozeß stimmt bis zu dem in Fig. 20 dargestellten Schritt mit dem Herstellungsprozeß der Halbleitereinrichtung nach der ersten Ausführungsform überein, wie er in den Fig. 6 bis 13 gezeigt ist.
Wie in Fig. 20 dargestellt ist, wird als nächstes ein Siliziumnitridfilm 26 unter Verwendung eines Niederdruck-CVD-Prozesses auf dem polykristallinen Siliziumfilm 25 (entsprechend dem Siliziumfilm 15 in Fig. 13) gebildet. Photolack 28 wird auf dem Siliziumnitridfilm 26 geschaffen. Ein Teil des Siliziumnitridfilms 26 entsprechend einem Kanalbereich wird unter Verwendung des Photolacks 28 als Maske entfernt.
Wie in Fig. 21 gezeigt ist, wird nun der Photolack 28 (siehe Fig. 20) entfernt, und dann wird eine thermische Oxidation ausgeführt, wobei man die Siliziumnitridfilme 26 als Maske benutzt. Dadurch wird ein thermisch oxidierter Film 27 auf einem Kanalbereich 25a geschaffen. Es ist möglich, die Dicke des Kanalbereichs 25a kleiner zu machen, indem der thermisch oxidierte Film 27 gebildet wird. Genauer gesagt beträgt die Dicke des Kanalbereichs 25a ungefähr 50 bis 200 Å, wenn der polykristalline Siliziumfilm 25 (25a, 25b) etwa 300 bis 1000 Å dick gemacht wird.
Wie in Fig. 22 dargestellt ist, wird Photolack 29 auf dem thermisch oxidierten Film 27 geschaffen. P-Störstellen (BF₂⁺) werden in die Source-/Drain-Bereiche 25b unter Verwendung des Photolacks 29 ionenimplantiert.
Die Ionenimplantation in die Source-/Drain-Bereiche 25b wird durch die Siliziumnitridfilme 26 hindurch ausgeführt, so daß es möglich ist, die Implantationsenergie der Ionen zu vergrößern. Damit ist es möglich, die Zeit zu reduzieren, die für den Ionenimplantationsprozeß notwendig ist. Das vermindert auch die Zeit, die für den gesamten Herstellungsprozeß erforderlich ist.
Wie in Fig. 23 dargestellt ist, wird nach einer vierten Ausführungsform der Erfindung ein polykristalliner Siliziumfilm 35 (35a, 35b) auf einer Gate-Elektrode 13 gebildet, die in einem TFT enthalten ist, wobei sich ein Gate-Oxidfilm 14 zwischen Gate und Film befindet. Ein Kanalbereich 35a des TFT ist in einem Bereich des polykristallinen Siliziumfilms 35 (35a, 35b) über der Gate-Elektrode 13 geschaffen. Ein Paar von Source-/Drain-Bereichen 35b ist gebildet, wobei der Kanalbereich 35a dazwischen liegt. Siliziumoxidfilme 36 sind auf den Source-/Drain-Bereichen 35b gebildet. Die Dicke des Kanalbereichs 35a wird kleiner als die Dicke der Source-/Drain-Bereiche 35b geschaffen. Die Dicke des Kanalbereichs 35a beträgt etwa 50 bis 200 Å.
Wie in Fig. 24 gezeigt ist, wird in Übereinstimmung mit einem Herstellungsprozeß der Halbleitereinrichtung nach der vierten Ausführungsform ein (nicht dargestellter) polykristalliner Siliziumfilm mit gleichmäßiger Dicke auf einer Gate-Elektrode 13 gebildet, wobei sich ein Gate-Oxidfilm zwischen Gate und Film befindet. Dann werden Siliziumoxidfilme 36 auf Teilen entsprechend Source-/Drain-Bereichen 35b in einem polykristallinen Siliziumfilm geschaffen. Der polykristalline Siliziumfilm entsprechend einem Kanalbereich wird unter Verwendung der Siliziumoxidfilme 36 als Maske geätzt, um die Dicke des Kanalbereichs 35a zu vermindern. Dann wird auf dem Kanalbereich 35a Photolack 37 gebildet. P-Störstellen werden in den polykristallinen Siliziumfilm entsprechend den Source-/Drain-Bereichen unter Verwendung des Photolacks 37 als Maske ionenimplantiert. Bei der Ionenimplantation wird die Implantationsenergie durch die Siliziumoxidfilme 36 geschwächt. Entsprechend ist es möglich, die Implantationsenergie bei der Ionenimplantation in die Source-/Drain-Bereiche höher zu machen. Damit ist es möglich, die Implantationszeit zu verkürzen.
Wie in Fig. 25 gezeigt ist, wird nach einer fünften Ausführungsform ein polykristalliner Siliziumfilm 45 (45a, 45b) so gebildet, daß er sich auf einem Zwischenschicht-Isolierfilm 12 erstreckt. Der polykristalline Siliziumfilm 45 (45a, 45b) weist einen Kanalbereich 45a und ein Paar von Source-/Drain-Bereichen 45b auf, wobei der Kanalbereich 45a zwischen ihnen liegt, die einen TFT bilden. Ein SiN-Film 46 wird unter dem Kanalbereich 45a gebildet. Die Gate-Elektrode 43 des TFT wird auf dem Kanalbereich 45a geschaffen, wobei ein Gate-Oxidfilm zwischen Gate und Kanal liegt.
Wie oben beschrieben ist, weist die fünfte Ausführungsform eine Struktur auf, bei der die Dicke des Kanalbereichs 45a für den Fall klein gemacht wird, daß die Gate-Elektrode 43 über dem Kanalbereich 45a liegt.
Unter Bezugnahme auf die Fig. 25 bis 27 wird nun ein Herstellungsprozeß für die Halbleitereinrichtung nach der fünften Ausführungsform beschrieben.
Der Prozeß stimmt bis zum Schritt der Bildung des polykristallinen Siliziumfilms 45 mit dem Herstellungsprozeß der Halbleitereinrichtung nach der ersten Ausführungsform überein, wie er in den Fig. 6 bis 13 dargestellt ist. Die Dicke des polykristallinen Siliziumfilms 45 beträgt ungefähr 300 bis 1000 Å.
Wie in Fig. 26 dargestellt ist, wird als nächstes Photolack 47 auf dem polykristallinen Siliziumfilm 45 außer dem Kanalbereich 45a gebildet. Stickstoffionen werden in den freiliegenden polykristallinen Siliziumfilm 45 unter Verwendung des Photolacks 47 als Maske ionenimplantiert.
Die Bedingung, unter denen die Ionenimplantation der Stickstoffionen stattfindet, ist, daß die Implantationsenergie ungefähr 20 keV beträgt, wenn die Dicke des polykristallinen Siliziumfilms 45 etwa gleich 500 Å ist, und daß die Implantationsenergie ungefähr 40 keV beträgt, wenn die Dicke des polykristallinen Siliziumfilms 45 etwa gleich 1000 Å ist. Es wird sichergestellt, daß die Implantationsmenge mindestens 1×10¹⁸/cm² (5×10¹⁸/cm²) beträgt und der Strahlstrom ungefähr gleich 20 mA ist.
Nach der Ionenimplantation der Stickstoffionen unter solchen Umständen wird ein Glühen (Wärmebehandlung) ausgeführt, um die Implantationsbeschädigungen durch die Ionenimplantation zu vermindern und die Stickstoffionen zu kristallisieren. Dadurch ist es möglich, einen SiN-Film 46 unter dem Kanalbereich 45a zu schaffen. Das Glühen erfolgt für 30 Sekunden bei einer Temperatur von 1050 bis 1150°C.
Wie in Fig. 27 dargestellt ist, wird durch einen CVD-Prozeß als nächstes ein Gate-Oxidfilm 44 und eine (nicht gezeigte) Gate-Elektrodenschicht darauf gebildet. Die Gate-Elektrode 43 eines TFT wird durch Photolithographie und Ätzen gebildet. Störstellen werden in selbstausrichtender Weise in die Source-/Drain-Bereiche 45b unter Verwendung der Gate-Elektrode 43 als Maske implantiert. Wenn für die Source-/Drain-Bereiche 45b ein Offset gebildet wird, werden auf beiden Seitenwandabschnitten der Gate-Elektrode 43 Seitenwände geschaffen, und es wird eine Ionenimplantation ausgeführt.
In Übereinstimmung mit dieser Ausführungsform ist es, wie oben beschrieben worden ist, möglich, die Dicke des polykristallinen Siliziumfilms entsprechend dem Kanalbereich 45a durch Implantieren von Stickstoffionen in einen Bereich des polykristallinen Siliziumfilms entsprechend dem Kanalbereich 45a zu vermindern. Ferner kann die Ionenimplantation gut gesteuert werden, so daß es möglich ist, einen SiN-Film 46 mit beliebiger Dicke zu schaffen.
Wie in Fig. 28 dargestellt ist, werden nach einer sechsten Ausführungsform beim Implantationsschritt von Stickstoffionen, der bei der fünften Ausführungsform beschrieben worden ist, Sauerstoffionen anstelle von Stickstoffionen implantiert. Es ist auch durch die Implantation von Sauerstoffionen möglich, die Dicke des polykristallinen Siliziumfilms entsprechend dem Kanalbereich 55a zu reduzieren. Genauer gesagt wird ein Siliziumoxidfilm 56 unter dem Kanalbereich 55a durch Implantieren von Sauerstoffionen in den Kanalbereich 55a und Glühen gebildet. Die Bedingungen, unter den die Implantation der Sauerstoffionen und das Glühen ausgeführt werden, stimmen mit den Bedingungen für die Implantierung von Stickstoffionen bei der fünften Ausführungsform überein.
Wie in Fig. 29 gezeigt ist, weist eine Halbleitereinrichtung mit einem TFT nach einer siebten Ausführungsform erste polykristalline Siliziumfilme 63 auf, die in vorbestimmten Bereichen auf einem Zwischenschicht-Isolierfilm geschaffen sind. Ein zweiter polykristalliner Siliziumfilm 64 (64a, 64b, 64c, 64d) ist auf den ersten polykristallinen Siliziumfilmen 63 und dem Zwischenschicht-Isolierfilm 12 gebildet. Eine Gate-Elektrode 66 ist auf dem zweiten polykristallinen Siliziumfilm gebildet, der auf dem Zwischenschicht-Isolierfilm 12 geschaffen ist, wobei ein Gate-Oxidfilm 65 dazwischen liegt. Erste polykristalline Siliziumfilme 63 und Abschnitte des zweiten polykristallinen Siliziumfilms 64 auf den ersten polykristallinen Siliziumfilmen 63 bilden die Source-/Drain-Bereiche eines TFT. Ein Kanalbereich 64a des TFT wird in einem Bereich des zweiten polykristallinen Siliziumfilms 64 unter einer Gate-Elektrode 66 geschaffen. Wie in den Fig. 29 und 30 gezeigt ist, unterscheidet sich bei der in Fig. 30(a) dargestellten Ausführungsform die Länge des zweiten polykristallinen Siliziumfilms 64 (64a, 64b) in Richtung der Kanalbreite im Kanalbereich 64a von derjenigen der Source-/Drain-Bereiche 64b. Genauer gesagt ist die Länge des zweiten polykristallinen Siliziumfilms 64 in Richtung der Kanalbreite an der Übergangsgrenze 64e zwischen dem Kanalbereich 64a und den Source-/Drain-Bereichen 64b kleiner als die Länge der Source-/Drain-Bereiche 64b in Richtung der Kanalbreite. Ferner ist nach der in Fig. 30(b) dargestellten Ausführungsform die Länge des zweiten polykristallinen Siliziumfilms 64 (64c, 64d) in Richtung der Kanalbreite im Kanalbereich 64c gleich derjenigen in den Source-/Drain-Bereichen. Darüber hinaus wird die Länge der ersten polykristallinen Siliziumfilme 63, die unter den Source-/Drain-Bereichen 64d des zweiten polykristallinen Siliziumfilms 64 gebildet sind, in Richtung der Kanalbreite größer als die Länge der Source-/Drain-Bereiche 64d des zweiten polykristallinen Siliziumfilms 64 in Richtung der Kanalbreite gemacht. Entsprechend wird die Länge der Übergangsgrenze 64f zwischen dem Kanalbereich 64c und den Source-/Drain-Bereichen 64d in Richtung der Kanalbreite kleiner als die Länge der Source-/Drain-Bereiche (63, 64d) in Richtung der Kanalbreite.
Wie oben beschrieben worden ist, wird in Übereinstimmung mit der siebten Ausführungsform die Dicke des Kanalbereichs 64a vermindert, und die Länge des Kanalbereichs 64a in Richtung der Kanalbreite wird kleiner gemacht als die der Source-/Drain-Bereiche, indem der im TFT enthaltene Source-/Drain-Bereich durch eine Zweischichtstruktur aus ersten polykristallinen Siliziumfilmen 63 und einem zweiten polykristallinen Siliziumfilm 64 implementiert wird. Entsprechend ist es bei der siebten Ausführungsform auch möglich, den Leckstrom zu vermindern, wenn der TFT gesperrt ist, und den Widerstand einer Verdrahtungsschicht zu senken, die mit dem Source-/Drain-Bereich verbunden ist.
Unter Bezugnahme auf die Fig. 29 bis 33 wird nun ein Herstellungsprozeß für die Halbleitereinrichtung nach der siebten Ausführungsform beschrieben.
Der Prozeß stimmt bis zum Schritt der Bildung eines ersten polykristallinen Siliziumfilm 63 mit dem Herstellungsprozeß für die Halbleitereinrichtung nach der ersten Ausführungsform überein, der in den Fig. 6 bis 13 dargestellt ist.
Wie in Fig. 31 gezeigt ist, wird als nächstes Photolack 67 in vorbestimmten Bereichen auf dem ersten polykristallinen Siliziumfilm 63 gebildet. Der erste polykristalline Siliziumfilm 63 wird unter Verwendung des Photolacks 67 als Maske geätzt, um den ersten polykristallinen Siliziumfilm 63 in einem Bereich zu entfernen, wo später ein Kanalbereich gebildet werden soll. Die polykristallinen Siliziumfilme 63 werden mit einer Dicke von 300 bis 1000 Å geschaffen.
Wie in Fig. 32 dargestellt ist, wird als nächstes der Photolack 67 (siehe Fig. 31) entfernt, und dann wird ein zweiter polykristalliner Siliziumfilm 64 auf den ersten polykristallinen Siliziumfilmen 63 und einem Zwischenschicht-Isolierfilm 12 geschaffen, wo ein Kanalbereich gebildet werden soll. Die Dicke des zweiten polykristallinen Siliziumfilms 64 beträgt etwa 100 Å. Dann wird der Photolack 68 in einem Bereich gebildet, wo ein TFT geschaffen werden soll. Die ersten polykristallinen Siliziumfilme 63 und der zweite polykristalline Siliziumfilm 64 werden mit Ausnahme der Bereiche, in denen der TFT gebildet werden soll, durch Ätzen mit Hilfe des Photolacks 68 als Maske entfernt.
Wie in Fig. 33 gezeigt ist, wird als nächstes der Photolack 68 (siehe Fig. 32) entfernt, und dann wird ein Gate-Oxidfilm 65 geschaffen. Photolack 69 wird in einem vorbestimmten Bereich auf dem polykristallinen Siliziumfilm gebildet (nicht dargestellt). Unter Verwendung des Photolacks 69 als Maske wird ein Ätzen ausgeführt, um eine Gate-Elektrode 66 zu schaffen.
Wie oben beschrieben worden ist, wird der TFT gebildet, der die ersten polykristallinen Siliziumfilme 63, den zweiten polykristallinen Siliziumfilm 64, den Gate-Oxidfilm 65 und die Gate-Elektrode 66 aufweist. In den Source-/Drain-Bereichen überschneiden sich die ersten polykristallinen Siliziumfilme 63 mit dem zweiten polykristallinen Siliziumfilm 64 (64b, 64d). Daher diffundieren Störstellen aus den ersten polykristallinen Siliziumfilmen 63 in den zweiten polykristallinen Siliziumfilm 64 (64b, 64d) durch thermische Diffusion. Damit weist diese Ausführungsform den Effekt auf, daß eine Ionenimplantation in den zweiten polykristallinen Siliziumfilm 64 in den Source-/Drain-Bereichen unnötig ist. Die Wärmebehandlung, um Störstellen in den ersten polykristallinen Siliziumfilmen 63 thermisch in den zweiten polykristallinen Siliziumfilm 64 zu diffundieren, wird bei einer Temperatur ausgeführt, die tieferen Schichten der Einrichtung nicht beschädigt.
Wie in Fig. 34 dargestellt ist, weist eine Halbleitereinrichtung nach einer achten Ausführungsform eine Gate-Elektrode 73a auf, die in einem TFT enthalten ist, der in einem Bereich auf einem Zwischenschicht-Isolierfilm 12 über einer Gate-Elektrode 6a gebildet ist. Ein Gate-Oxidfilm 74 ist geschaffen, um die Gate-Elektrode 73a zu bedecken. Erste polykristalline Siliziumfilme 73b sind auf dem Zwischenschicht-Isolierfilm 12 gebildet, die jeweils einen vorbestimmten Abstand von der Gate-Elektrode 73a aufweisen. Ein zweiter polykristalline Siliziumfilm 75 (75a, 75b) ist auf dem ersten polykristallinen Siliziumfilm 73b geschaffen und bedeckt den Gate-Oxidfilm 74. Die Source-/Drain-Bereiche des TFT werden mit ersten polykristallinen Siliziumfilmen 73b und einen Bereich in den zweiten polykristallinen Siliziumfilmen 75 (75b), der auf den ersten polykristallinen Siliziumfilmen 73b gebildet ist, implementiert. Ein Kanalbereich des TFT wird in einem Bereich des zweiten polykristallinen Siliziumfilms 75 (75a) über der Gate-Elektrode 73a gebildet. In Übereinstimmung mit der achten Ausführungsform werden die Source-/Drain-Bereiche des TFT wie bei der siebten Ausführungsform mit einer Zweischichtstruktur aus ersten polykristallinen Siliziumfilmen 73b und einem zweiten polykristallinen Siliziumfilm 75 (75b) implementiert. Es ist möglich, die Dicke des Kanalbereichs 75a im zweiten polykristallinen Siliziumfilm 75 mit einer solchen Struktur kleiner als die Dicke der Source-/Drain-Bereiche zu machen, die durch die ersten polykristallinen Siliziumfilme 73b und den zweiten polykristallinen Siliziumfilm 75 (75b) implementiert werden. Entsprechend ist es möglich, den Leckstrom zu vermindern, wenn der TFT gesperrt ist, und den Widerstand einer Verdrahtungsschicht zu senken, die mit dem Source-/Drain-Bereich des TFT verbunden ist.
Unter Bezugnahme auf die Fig. 34 bis 37 wird nun ein Herstellungsprozeß für den TFT-Abschnitt der Halbleitereinrichtung nach der achten Ausführungsform beschrieben.
Der Prozeß stimmt bis zum Schritt der Bildung einer Kontaktelektrode 11 mit dem Herstellungsprozeß für die Halbleitereinrichtung nach der ersten Ausführungsform überein, der in den Fig. 6 bis 10 dargestellt ist.
Wie in Fig. 35 gezeigt ist, wird als nächstes ein Zwischenschicht-Isolierfilm 12b (nicht dargestellt) auf einem Zwischenschicht-Isolierfilm 12a (siehe Fig. 10) und einer Kontaktelektrode 11 gebildet. Der Isolierfilm 12 umfaßt die Isolierfilme 12a und 12b. Ein Kontaktloch wird in einem Bereich des (nicht dargestellten) Zwischenschichtisolierfilms 12 über der Kontaktelektrode 11 gebildet. Ein erster (nicht dargestellter) polykristalliner Siliziumfilm wird auf dem Zwischenschicht-Isolierfilm 12b und der Kontaktelektrode 11 geschaffen. Photolack 76 wird in vorbestimmten Abschnitten auf dem (nicht dargestellten) ersten polykristallinen Siliziumfilm gebildet. Unter Verwendung des Photolacks 76 als Maske wird ein Ätzen ausgeführt, um eine Gate-Elektrode 73a aus dem ersten polykristallinen Siliziumfilm zu bilden. Zurück bleiben erste polykristalline Siliziumfilme 73b in einem vorbestimmten Abstand voneinander auf beiden Seiten der Gate-Elektrode 73a, die Source-/Drain-Bereiche bilden.
Wie in Fig. 36 dargestellt ist, wird als nächstes der Photolack 76 (siehe Fig. 35) entfernt, und dann wird ein Gate-Oxidfilm 74 gebildet, um die Gate-Elektrode 73a und erste polykristalline Siliziumfilme 73b zu bedecken. Zu diesem Zeitpunkt befindet sich der Gate-Oxidfilm 74 zwischen der Gate-Elektrode 73a und den ersten polykristallinen Siliziumfilmen 73b. Photolack 77 wird auf dem Gate-Oxidfilm 74 auf der Gate-Elektrode 73a gebildet. Der Gate-Oxidfilm 74 wird unter Verwendung des Photolacks 77 als Maske geätzt, um den Gate-Oxidfilm 74, der die Gate-Elektrode 73a bedeckt, zurückzulassen.
Wie in Fig. 37 dargestellt ist, wird der Photolack 77 (siehe Fig. 36) entfernt, und dann wird durch einen CVD-Prozeß ein zweiter polykristalliner Siliziumfilm 75 (75a, 75b) gebildet, der den Gate-Oxidfilm 74 und die ersten polykristallinen Siliziumfilme 73b bedeckt. Die Dicke des zweiten polykristallinen Siliziumfilms 75 (75a, 75b) beträgt etwa 100 Å. Photolack 78 wird auf dem zweiten polykristallinen Siliziumfilm 75 in einem Bereich gebildet, in dem ein TFT geschaffen werden soll. Der zweite polykristalline Siliziumfilm 75 wird unter Verwendung des Photolacks 78 geätzt, um den zweiten polykristallinen Siliziumfilm 75 mit Ausnahme der Bereiche, in den der TFT gebildet werden soll, zu entfernen.
In Übereinstimmung mit der achten Ausführungsform werden Störstellen im ersten polykristallinen Siliziumfilm 73b in den zweiten polykristallinen Siliziumfilm 75 (75b) durch thermische Diffusion eindiffundiert, so daß keine Ionenimplantation in Teile des zweiten polykristallinen Siliziumfilms 75 (75b) entsprechend den Source-/Drain-Bereichen notwendig ist.
Wie in Fig. 38 gezeigt ist, wird nach einer neunten Ausführungsform ein erster polykristalliner Siliziumfilm 83 (83a, 83b) auf einem Zwischenschicht-Isolierfilm 12 gebildet. Eine Gate-Elektrode 86 wird auf einem Abschnitt des ersten polykristallinen Siliziumfilms 83 entsprechend einem Kanalbereich 83a geschaffen, wobei ein Gate-Oxidfilm 85 dazwischen liegt. Ein Oxidfilm 87 wird gebildet, der die Gate-Elektrode 86 bedeckt. Zweite polykristalline Siliziumfilme 84 werden auf den Source-/Drain-Bereichen 83b im ersten polykristallinen Siliziumfilm 83 gebildet. Source-/Drain-Bereiche eines TFT werden durch den zweiten polykristallinen Siliziumfilm 84 und Source-/Drain-Bereiche 83b im ersten polykristallinen Siliziumfilm 83 implementiert. Der Kanalbereich 83a des TFT wird durch einen Bereich im ersten polykristallinen Siliziumfilm 83 unter der Gate-Elektrode 86 implementiert.
Wie oben beschrieben worden ist, ist es nach der neunten Ausführungsform möglich, die Dicke des Kanalbereichs 83a kleiner als die Dicke der Source-/Drain-Bereiche zu machen, indem die Source-/Drain-Bereiche des TFT durch eine Zweischichtstruktur gebildet werden.
Unter Bezugnahme auf die Fig. 38 bis 41 wird nun ein Herstellungsprozeß für die Halbleitereinrichtung nach der neunten Ausführungsform beschrieben.
Der Prozeß stimmt bis zum Schritt der Bildung einer Kontaktelektrode 11 mit dem Herstellungsprozeß für die Halbleitereinrichtung nach der ersten Ausführungsform überein, der in den Fig. 6 bis 10 dargestellt ist.
Wie in Fig. 39 gezeigt ist, wird als nächstes ein Zwischenschicht-Isolierfilm 12b auf dem Zwischenschicht-Isolierfilm 12a und einem Kontaktloch 11 gebildet. Ein Kontaktloch wird in einem Bereich im Zwischenschicht-Isolierfilm über der Kontaktelektrode 11 geschaffen. Ein erster polykristalliner Siliziumfilm 83 wird durch einen CVD-Prozeß im Kontaktloch gebildet, der elektrisch mit der Kontaktelektrode 11 verbunden ist und sich auf dem Zwischenschicht-Isolierfilm 12b erstreckt. Die Dicke des ersten polykristallinen Siliziumfilms 83 beträgt etwa 50 bis 200 Å. Auf dem ersten polykristallinen Siliziumfilm 83 wird durch einen CVD-Prozeß ein Gate-Oxidfilm 85 gebildet.
Wie in Fig. 40 dargestellt ist, wird als nächstes durch Photolithographie und Ätzen eine Gate-Elektrode 86 in einem Bereich auf dem Gate-Oxidfilm 85 über einem Kanalbereich gebildet. Genauer gesagt wird Photolack 88 in einem vorbestimmten Bereich auf einem (nicht dargestellten) polykristallinen Siliziumfilm zur Bildung der Gate-Elektrode aufgebracht, und der (nicht dargestellte) polykristalline Siliziumfilm wird unter Verwendung des Photolacks 88 als Maske geätzt. Dadurch wird die Gate-Elektrode 86 geschaffen.
Wie in Fig. 41 dargestellt ist, wird als nächstes der Photolack 88 (siehe Fig. 40) entfernt, und dann wird ein Oxidfilm 87 gebildet, um die Gate-Elektrode 86 zu bedecken. Genauer gesagt wird der Oxidfilm 87 auf der gesamten Oberfläche gebildet, und dann wird der in den Source-/Drain-Bereichen geschaffene (nicht dargestellte) Oxidfilm 87 durch Photolithographie und Ätzen entfernt. Dadurch wird ein Oxidfilm 87 mit einer solchen Struktur geschaffen, daß er die Gate-Elektrode 86 umgibt. Ein zweiter polykristalliner Siliziumfilm 84 wird durch einen CVD-Prozeß auf der gesamten Oberfläche gebildet. Der zweite polykristalline Siliziumfilm 84 auf dem Kanalbereich 83a wird durch Photolithographie und Ätzen entfernt. Genauer gesagt wird Photolack 89 auf Abschnitten des polykristallinen Siliziumfilms 84 entsprechend den Source-/Drain-Bereichen gebildet. Der zweite polykristalline Siliziumfilm 84 wird unter Verwendung des Photolacks 89 als Maske geätzt, um den zweiten polykristallinen Siliziumfilm 84 auf dem Kanalbereich 83a zu entfernen. Der Photolack 89 wird entfernt, und dann werden durch einen Ionenimplantationsprozeß Störstellen in die ersten polykristallinen Siliziumfilme 83 und die zweiten polykristallinen Siliziumfilme 84, die die Source-/Drain-Bereiche bilden, ionenimplantiert.
Wie oben beschrieben worden ist, wird der TFT-Abschnitt nach der in Fig. 38 dargestellten neunten Ausführungsform gebildet.
Wie in Fig. 42 gezeigt ist, wird in einer Halbleitereinrichtung mit einem TFT nach einer zehnten Ausführungsform ein Kanalbereich 95a auf einer Gate-Elektrode 93 gebildet, die in einem TFT enthalten ist, wobei ein Gate-Oxidfilm 94 dazwischen liegt. Ein Paar von Source-/Drain-Bereichen 95b wird gebildet, wobei der Kanalbereich 95a zwischen ihnen liegt. Ein Zwischenschicht-Isolierfilm 96 wird gebildet, um den Kanalbereich 95a und die Source-/Drain-Bereiche 95b zu bedecken. Ein Plasmanitridfilm 97 wird durch einen Plasma-CVD-Pro­ zeß geschaffen, um den Zwischenschicht-Isolierfilm 96 zu bedecken.
In Übereinstimmung mit der zehnten Ausführungsform stimmen der Kanalbereich 95a und die Source-/Drain-Bereiche 95b des TFT mit dem Kanalbereich 215a und den Source-/Drain-Bereichen des bekannten TFT überein, der in Fig. 61 dargestellt ist. Genauer gesagt ist es nach der zehnten Ausführungsform möglich, den Leckstrom zu vermindern, wenn der TFT gesperrt ist, und den Widerstand einer Verdrahtungsschicht zu senken, die mit den Source-/Drain-Bereichen 95b verbunden ist, ohne die Dicke und Länge in Richtung der Kanalbreite des Kanalbereichs 95a zu verändern. Wie im folgenden beschrieben wird, ist es möglich, die oben angeführten Effekte durch eine Reaktion in der Korngrenze des polykristallinen Siliziums zu erreichen, das im Kanalbereich 95a und den Source-/Drain-Bereichen 95b enthalten ist, wenn der Plasmanitridfilm 97 geschaffen wird.
Unter Bezugnahme auf die Fig. 42 bis 48 wird nun ein Herstellungsprozeß nach der zehnten Ausführungsform beschrieben.
Zunächst stimmt der Prozeß bis zum Schritt der Bildung eines Kanalbereichs 95a und der Source-/Drain-Bereiche 95b mit dem Herstellungsprozeß der Halbleitereinrichtung mit einem TFT überein, der in den Fig. 62 bis 70 gezeigt ist.
Wie in Fig. 43 dargestellt ist, wird als nächstes ein Zwischenschicht-Isolierfilm 96 gebildet, um die gesamte Oberfläche zu bedecken. Dann wird unter Verwendung eines Plasma-CVD-Prozesses ein Plasmaisolierfilm (ein Plasmanitridfilm, ein Plasmaoxidfilm oder ein ähnlicher Film) 97 geschaffen, um die gesamte Oberfläche zu bedecken. Photolack 99 wird auf dem Plasmaisolierfilm 97 in einem Bereich aufgebracht, der über einem Abschnitt liegt, in dem ein TFT gebildet werden soll. Der Plasmaisolierfilm 97 wird unter Verwendung des Photolacks 99 als Maske geätzt, um den Plasmaisolierfilm 97 mit Ausnahme der Abschnitte entsprechend dem TFT zu entfernen.
Unter Bezugnahme auf die Fig. 44 und 45 werden nun die Details einer Plasma-CVD-Vorrichtung und eines Verfahrens zur Bildung des Plasmanitridfilms 97 unter Verwendung der Vorrichtung beschrieben.
Wie in Fig. 44 gezeigt ist, weist eine Plasma-CVD-Vorrichtung 300, die bei dieser Ausführungsform benutzt wird, eine Elektrode 301 auf, der über einen Kondensator eine Hochfrequenz zugeführt wird, einen Substrathalter 302 zum Halten eines Halbleitersubstrats 1, auf dem ein Plasmaisolierfilm gebildet werden soll, eine im Substrathalter 302 eingebaute Heizung 303 zum Heizen des Substrathalters 302, ein Druckmanometer 304 zum Erfassen des Drucks in der Plasma-CVD-Vor­ richtung 300, einen Reaktionsgaseinlaß 305, über den ein Reaktionsgas eingelassen wird, und einen Auslaß 306, über den ein Reaktionsprodukt abgezogen wird. Das Prinzip der Bildung eines Plasmaisolierfilms unter Verwendung einer solchen Plasma-CVD-Vor­ richtung 300 nutzt im wesentlichen eine chemische Reaktion in einem Plasmazustand aus. Genauer gesagt reagieren angeregte Stoffe, die durch die Entladung erzeugt werden, um einen dünnen Film abzulagern. Ein Reaktionsgas (im Fall eines Plasmanitridfilms SiH₄+NH₃), das über den Reaktionsgaseinlaß 305 eingeführt wird, ionisiert oder dissoziiert durch Elektronenstoß. Das führt dazu, daß Teilchen, wie z. B. Atome, Radikale, verschiedene Moleküle und Atomionen, erzeugt werden. Diese Teilchen erreichen im wesentlichen durch Diffusion die Oberfläche des Halbleitersubstrats 1. Genauer gesagt bewirkt das Reaktionsgas (SiH₄, NH₃) eine Reaktion, wie sie in Fig. 45 dargestellt ist. Dann diffundieren die durch diese Reaktion erzeugten Teilchen und scheiden einen Plasmanitridfilm mit der Zusammensetzung SixNyHz auf dem Zwischenschicht-Isolierfilm 96 ab. Gleichzeitig durchdringen Wasserstoffradikale H in den oben erzeugten Teilchen den Zwischenschicht-Isolierfilm 96, und dringen in den polykristallinen Film ein, der den Kanalbereich 95a und die Source-/Drain-Bereiche 95b bilden.
Die Bedingungen des Plasma-CVD-Prozesses bei der Bildung des Plasmaisolierfilms (Plasmanitridfilms) 97 lauten folgendermaßen: Die Temperatur beträgt etwa 300°C, der Druck ungefähr 2,5 Torr, die Hochfrequenzleistung befindet sich im Bereich von 150 W bis 500 W und als Reaktionsgas wird SiH₄/NH₃ verwendet (für den Fall eines Plasmanitridfilms).
Wenn der Plasmaisolierfilm 97 unter solchen Bedingungen wie oben beschrieben gebildet wird, erhält der polykristalline Siliziumfilm, der den Kanalbereich 95a und die Source-/Drain-Bereiche 95b bildet, eine Kristallstruktur, wie sie in Fig. 48 dargestellt ist. Genauer gesagt füllen die in der Plasmavorrichtung 300 während der Bildung des Plasmaisolierfilms 97 gebildeten Wasserstoffradikale freie Bindungen auf, die sich in der Umgebung der Korngrenze des polykristallinen Siliziums befinden. Durch die Verbindung der Wasserstoffradikale (H) mit dem Silizium ist es möglich, den Leckstrom zu vermindern, der in der Korngrenze fließt.
Weil beim Plasma-CVD-Prozeß der Druck höher ist, werden Wasserstoffradikale häufiger gebildet. Außerdem werden Wasserstoffradikale häufiger erzeugt, weil die SiH₄-Flußrate größer ist. Darüber hinaus dissoziiert Si-H leichter wie N-H. Die Kristallstruktur des Kanalbereichs 95a und der Source-/Drain-Bereiche 95b wird wegen der Verbindung von Wasserstoffradikalen mit Silizium (Si) der des Siliziumsubstrats ähnlicher, wie in 19124 00070 552 001000280000000200012000285911901300040 0002004231152 00004 19005 Fig. 48 dargestellt ist. Damit ist es möglich, den Strom im Vergleich zu dem Fall, daß die Kristallstruktur wie in Fig. 47 dargestellt ist, zu vergrößern, wenn der TFT durchschaltet. Dadurch ist es möglich, das Stromtreibungsvermögen des TFT zu verbessern. Für den Fall, daß der auf der Aluminiumverdrahtung 20 gebildete Passivierungsfilm (PSG-Film) 21 durch Plasma-CVD gebildet wird, wird die Qualität des polykristallinen Siliziumfilms, der den Kanalbereich 105a und die Source-/Drain-Bereiche 105b bildet, durch die Wasserstoffradikale weiter verbessert. Wie in Fig. 46 gezeigt ist, befinden sich ferner Wasserstoffradikale H im Nitridfilm 97, der durch die Plasma-CVD-Vor­ richtung gebildet wird, so daß Wasserstoffradikale im Plasmanitridfilm auch den Zwischenschicht-Isolierfilm 96 passieren und in den polykristallinen Siliziumfilm eindringen, der den Kanalbereich 95a und die Source-/Drain-Bereiche 95b bildet, nachdem der Plasmanitridfilm 97 geschaffen worden ist. Damit werden Wasserstoffradikale H während der Bildung des Plasmanitridfilms 97 in den polykristallinen Siliziumfilm eingelagert, der den TFT bildet.
Wie in Fig. 49 gezeigt ist, ist nach einer elften Ausführungsform ein Kanalbereich 105a auf der Gate-Elektrode 103 gebildet, die in einem TFT enthalten ist, wobei ein Gate-Oxidfilm 104 dazwischen liegt. Ein Paar von Source-/Drain-Bereichen 105b ist so gebildet, daß der Kanalbereich 105a dazwischen liegt.
Der Kanalbereich 105a und die Source-/Drain-Bereiche 105b nach der elften Ausführungsform stimmen mit dem Kanalbereich 215a und den Source-/Drain-Bereichen 215b im TFT überein, der in Fig. 61 gezeigt ist.
Es wird ein Plasmaisolierfilm 106 gebildet, der auf dem Kanalbereich 105a und den Source-Drain-Bereichen 105b haftet. Für den Fall, daß der Plasmaisolierfilm 106 so geschaffen ist, daß er auf dem Kanalbereich 105a und den Source-Drain-Bereichen 105b haftet, ist es möglich, dieselben oder bessere Effekte als bei der in Fig. 42 dargestellten zehnten Ausführungsform zu erzielen. Bei der elften Ausführungsform wird für den Fall, daß der auf der Aluminiumverdrahtung 20 gebildete Passivierungsfilm (PSG-Film) 21 durch einen Plasma-CVD-Prozeß geschaffen wird, die Qualität des polykristallinen Siliziumfilms, der den Kanalbereich 105a und die Source-/Drain-Bereiche 105b bildet, durch die Funktion der Wasserstoffradikale gegenüber der zehnten Ausführungsform weiter verbessert.
Wie in Fig. 50 gezeigt ist, sind die Bedingungen und das Verfahren zur Bildung des Plasmaisolierfilms 106 nach der elften Ausführungsform dieselben wie die Bedingungen und das Verfahren, die unter Bezugnahme auf die Fig. 43 beschrieben worden sind. Genauer gesagt wird der Plasmaisolierfilm 106 auf den Kanalbereich 105a und den Source-/Drain-Bereichen 105b unter denselben Bedingungen wie beim Plasma-CVD-Verfahren ausgeführt, das mit Bezugnahme auf die Fig. 43 beschrieben worden ist. Auf einem Abschnitt des Plasmaisolierfilms 106 entsprechend dem TFT wird Photolack 108 gebildet. Der Plasmaisolierfilm 106 wird unter Verwendung des Photolacks 108 als Maske geätzt, um den Plasmaisolierfilm 106 mit Ausnahme des Bereichs entsprechend dem TFT zu entfernen. Damit wird der TFT-Abschnitt nach der elften Ausführungsform geschaffen.
Wie in Fig. 51 dargestellt ist, ist nach einer zwölften Ausführungsform ein Kanalbereich 115a auf einer Gate-Elektrode 113 gebildet, die in einem TFT enthalten ist, wobei ein Gate-Oxidfilm 114 dazwischen liegt. Source-/Drain-Bereiche 115b sind gebildet, wobei der Kanalbereich 115a zwischen ihnen liegt. Ein Plasmaisolierfilm 116 ist auf dem Kanalbereich 115a gebildet.
Der Kanalbereich 115a und die Source-/Drain-Bereiche 115b nach der zwölften Ausführungsform stimmen mit dem Kanalbereich 215a und den Source-/Drain-Bereichen 215b im TFT überein, der in Fig. 61 dargestellt ist.
Es ist möglich, dieselben Effekte wie bei der in Fig. 42 gezeigten zehnten Ausführungsform und bei der in Fig. 49 dargestellten elften Ausführungsform zu erzielen, indem der Plasmaisolierfilm 116 nur auf dem Kanalbereich 115a geschaffen wird.
Wie in Fig. 52 gezeigt ist, werden in einem Herstellungsprozeß nach der zwölften Ausführungsform zuerst ein Kanalbereich 115a und Source-/Drain-Bereiche 115b durch denselben Prozeß wie bisher gebildet. Dann wird ein Plasmaisolierfilm (Plasmanitridfilm) 116 durch einen Plasma-CVD-Prozeß geschaffen. Photolack 117 wird auf einem Abschnitt entsprechend dem Kanalbereich 115a des Plasmaisolierfilms 116 gebildet. Der Plasmaisolierfilm 116 wird geätzt unter Verwendung des Photolacks 117 als Maske, um den Plasmaisolierfilm 116 mit Ausnahme der Abschnitte auf dem Kanalbereich 115a zu entfernen. Dann werden Störstellen (BF₂⁺) in die Source-/Drain-Bereiche 115b unter Verwendung des Photolacks 117 als Maske ionenimplantiert. Damit wird der TFT-Abschnitt der Halbleitereinrichtung nach der zwölften Ausführungsform gebildet.
Wie in Fig. 53 gezeigt ist, ist nach einer dreizehnten Ausführungsform ein Kanalbereich 125a auf der Gate-Elektrode 123, die in einem TFT enthalten ist, gebildet, wobei ein Gate-Oxidfilm 124 dazwischen liegt. Ein Paar von Source-/Drain-Bereichen 125b ist gebildet, wobei der Kanalbereich 125a zwischen ihnen liegt. Ein thermisch oxidierter Film 126 ist auf dem Kanalbereich 125a gebildet. Die Siliziumnitridfilme 127 sind auf den Source-/Drain-Bereichen 125b geschaffen. Ein Plasmanitridfilm 128 ist auf dem Siliziumnitridfilm 127 und dem thermisch oxidierten Film 126 gebildet.
Die Halbleitereinrichtung nach der dreizehnten Ausführungsform weist eine Struktur auf wie eine Kombination der dritten Ausführungsform, die in Fig. 19 gezeigt ist, und der elften Ausführungsform, die in Fig. 49 dargestellt ist. Genauer gesagt sind die Dicke und Länge des Kanalbereichs 125a in Richtung der Kanalbreite kleiner als die Dicke und Länge des Source-/Drain-Bereichs 125b in Richtung der Kanalbreite. Ferner ist ein Plasmanitridfilm 128 auf dem Kanalbereich 125a und den Source-/Drain-Bereichen 125b gebildet. Damit ist bei der dreizehnten Ausführungsform die Querschnittsfläche des Kanalbereichs 125a in Richtung der Kanalbreite kleiner als die Querschnittsfläche der Source-/Drain-Bereiche 125b in Richtung der Kanalbreite, und der Plasmanitridfilm 128 ist gebildet, so daß der Leckstrom weiter vermindert wird, wenn der TFT sperrt.
Wie in Fig. 54 dargestellt ist, stimmt der Herstellungsprozeß nach der dreizehnten Ausführungsform bis zum Schritt der Bildung eines thermisch oxidierten Films 126 unter Verwendung eines Siliziumnitridfilms 127 als Maske mit dem Herstellungsprozeß nach der dritten Ausführungsform überein, der in den Fig. 20 bis 22 gezeigt ist. Dann wird ein Plasmaisolierfilm 128 durch einen Plasma-CVD-Prozeß gebildet. Photolack 129 wird in einem Abschnitt auf dem Plasmaisolierfilm 128 über dem Bereich geschaffen, in dem ein TFT gebildet werden soll. Der Plasmaisolierfilm 128 wird unter Verwendung des Photolacks 129 als Maske geätzt, um den Plasmaisolierfilm 128 mit Ausnahme des Bereichs, in dem ein TFT gebildet werden soll, zu entfernen. Die Bedingung zur Bildung des Plasmaisolierfilms 128 stimmt mit der Bedingung zur Bildung des Plasma-CVD-Films überein, die unter Bezugnahme auf Fig. 43 beschrieben worden ist.
Wie in Fig. 55 gezeigt ist, ist nach einer vierzehnten Ausführungsform ein Kanalbereich 135a auf einer Gate-Elektrode 133 gebildet, wobei sich ein Gate-Oxidfilm 134 dazwischen befindet. Source-/Drain-Bereiche 135b sind gebildet, wobei der Kanalbereich 135a zwischen ihnen liegt. Ein thermisch oxidierter Film 137 ist auf dem Kanalbereich 135a geschaffen. Ein Plasmaisolierfilm (Plasmanitridfilm) 138 ist auf dem thermisch oxidierten Film 137 gebildet. Siliziumnitridfilme 136 sind auf den Source-/Drain-Bereichen 135b geschaffen.
Wie oben beschrieben worden ist, weist die Halbleitereinrichtung nach der vierzehnten Ausführungsform eine Struktur auf wie eine Kombination der in Fig. 19 gezeigten dritten Ausführungsform und der in Fig. 51 gezeigten zwölften Ausführungsform. Es ist möglich, eine weitere Verminderung des Leckstroms zu erzielen, wenn der TFT gesperrt ist, indem die Dicke und Länge des Kanalbereichs 135a in Richtung der Kanalbreite vermindert wird, und diese Struktur mit dem Plasmaisolierfilm 138 kombiniert wird.
Wie in Fig. 56 gezeigt ist, stimmt der Prozeß bis zum Schritt der Bildung eines thermisch oxidierten Films 137 unter Verwendung eines Siliziumnitridfilms 136 als Maske mit dem Herstellungsprozeß nach der dritten Ausführungsform überein, der in den Fig. 20 bis 22 gezeigt ist. Dann wird ein Plasmaisolierfilm 138 unter den Bedingungen der Plasma-CVD gebildet, die unter Bezugnahme auf die Fig. 43 beschrieben worden ist. Photolack 139 wird in einem Bereich auf dem Plasmaisolierfilm 138 gebildet, der sich auf dem thermisch oxidierten Film 137 befindet. Der Plasmaisolierfilm 138 wird unter Verwendung des Photolacks 139 als Maske geätzt, um den Plasmaisolierfilm 138 nur auf dem thermisch oxidierten Film 137 zurückzulassen. Dann werden Störstellen (BF₂) unter Verwendung des Photolacks 139 als Maske in die Source-Drain-Bereiche 135b ionenimplantiert. Der Siliziumnitridfilm 136 schwächt die Implantationsenergie ab, so daß es möglich ist, die Implantationsenergie für die Source-/Drain-Bereiche 135b zu erhöhen. Dadurch ist es möglich, die Zeit zu verkürzen, die für die Ionenimplantation erforderlich ist. Auf diese Weise wird die Halbleitereinrichtung mit einem TFT nach der vierzehnten Ausführungsform gebildet.
Wie in Fig. 57 dargestellt ist, ist nach einer fünfzehnten Ausführungsform ein Kanalbereich 145a auf einer Gate-Elektrode 143 gebildet, die in einem TFT vorhanden ist, wobei ein Gate-Oxidfilm 144 dazwischen liegt. Ein Paar von Source-/Drain-Bereichen 145b ist gebildet, wobei sich der Kanalbereich 145a zwischen ihnen befindet. Auf dem Kanalbereich 145a ist ein thermisch oxidierter Film 146 geschaffen. Siliziumnitridfilme 147 sind auf den Source-/Drain-Bereichen 145b gebildet. Ein Zwischenschicht-Isolierfilm 148 ist geschaffen, um den thermisch oxidierten Film 146 und den Siliziumnitridfilm 147 zu bedecken. Ein Plasmaisolierfilm 149 ist auf dem Zwischenschicht-Isolierfilm 148 gebildet.
Die Halbleitereinrichtung nach der fünfzehnten Ausführungsform weist eine Struktur auf wie eine Kombination der in Fig. 19 gezeigten dritten Ausführungsform und der in Fig. 42 dargestellten zehnten Ausführungsform. Entsprechend ist es möglich, den Leckstrom effektiver zu vermindern, wenn der TFT sperrt, und den Widerstand einer Verdrahtungsschicht effektiver zu senken, die mit den Source-/Drain-Bereichen 145b verbunden ist.
Wie in Fig. 58 gezeigt ist, stimmt der Herstellungsprozeß nach der fünfzehnten Ausführungsform bis zum Schritt der Bildung eines thermisch oxidierten Films 146 unter Verwendung der Siliziumnitridfilme 147 als Maske mit dem Herstellungsprozeß nach der dritten Ausführungsform überein, der in den Fig. 20 bis 22 gezeigt ist. Dann wird auf der gesamten Oberfläche ein Zwischenschicht-Isolierfilm 148 gebildet. Ein Plasmaisolierfilm (Plasmanitridfilm) 149 wird durch einen Plasma-CVD-Prozeß auf dem Zwischenschicht-Isolierfilm 148 geschaffen. Die Bedingung der Plasma-CVD ist dieselbe, wie die Bedingung, die unter Bezugnahme auf die Fig. 42 beschrieben worden ist. Photolack 150 wird in einem Abschnitt auf dem Plasmaisolierfilm 149 über einem Bereich gebildet, in dem ein TFT geschaffen wird. Der Plasmaisolierfilm wird unter Verwendung des Photolacks 150 als Maske geätzt. Das bewirkt, daß der Plasmaisolierfilm 149 nur über dem Bereich gebildet wird, in dem der TFT geschaffen wird. Damit wird der TFT-Abschnitt nach der fünfzehnten Ausführungsform gebildet.
Wie oben beschrieben worden ist, ist in einem Dünnfilmtransistor nach einer Besonderheit der vorliegenden Erfindung die Länge der Halbleiterschicht in Richtung der Kanalbreite in den Übergangsabschnitten zwischen einem Paar von Source-Drain-Bereichen und einem Kanalbereich kleiner als die Länge der Halbleiterschicht in Richtung der Kanalbreite in den Source-/Drain-Bereichen, so daß es möglich ist, den Leckstrom in den Übergangsabschnitten zwischen den Source-/Drain-Bereichen und dem Kanalbereich zu vermindern, wenn der TFT sperrt. Außerdem ist es unnötig, die Länge der Halbleiterschicht in Richtung der Kanalbreite in den Source-/Drain-Bereichen zu vermindern, so daß es möglich ist, den Widerstand einer Verdrahtungsschicht zu senken, die mit den Source-/Drain-Bereichen verbunden ist.
In einem Dünnfilmtransistor nach einem weiteren Konzept der vorliegenden Erfindung wird eine Halbleiterschicht aus polykristallinem Silizium so geschaffen, daß sie Wasserstoff enthält, der von außen in die Umgebung der Korngrenze eingebracht wird und sich mit dem Silizium in der Halbleiterschicht verbindet, so daß freie Bindungen in der Umgebung der Korngrenze mit Wasserstoff aufgefüllt werden. Dadurch ist es möglich, den Leckstrom, der in der Korngrenze erzeugt wird, effektiv zu vermindern. Ferner bekommt die dünne Schicht aus polykristallinem Silizium wegen der Verbindung von Wasserstoff und Silizium in der Umgebung der Korngrenze eine Kristallstruktur, die der des Halbleitersiliziumsubstrats ähnlich ist. Damit ist es möglich, den Strom zu vergrößern, wenn der TFT-Transistor durchgeschaltet ist, und das Stromtreibungsvermögen des TFT zu vergrößern.
In einem Herstellungsprozeß für einen Dünnfilmtransistor nach einer weiteren Besonderheit der vorliegenden Erfindung ist es möglich, die Dicke einer Halbleiterschicht im Kanalbereich zu reduzieren, indem ein zweiter Isolierfilm auf einer Halbleiterschicht mit Ausnahme eines Abschnitts entsprechend dem Kanalbereich gebildet und die Oberfläche der freiliegenden Halbleiterschicht unter Verwendung der zweiten Isolierschicht als Maske thermisch oxidiert wird, so daß es auf einfache Weise möglich ist, die Dicke der Halbleiterschicht im Kanalbereich kleiner als die Dicke der Halbleiterschicht in den Source-/Drain-Bereichen zu machen. Ferner wird die Ionenimplantation für die Source-/Drain-Bereiche durch die zweite Isolierschicht hindurch ausgeführt, so daß es möglich ist, die Implantationsenergie zu vergrößern und die Zeit zu vermindern, die für den Implantationsprozeß notwendig ist.
In einem Herstellungsprozeß für einen Dünnfilmtransistor nach einer weiteren Besonderheit der vorliegenden Erfindung ist es möglich, die Dicke einer Halbleiterschicht, die einen Kanalbereich bilden soll, zu reduzieren, indem Stickstoffionen in einen Abschnitt der Halbleiterschicht implantiert werden, der dem Kanalbereich entspricht, und das Silizium in der Halbleiterschicht mit den eingelagerten Stickstoffionen durch eine Wärmebehandlung zur Reaktion gebracht wird, um einen Siliziumnitridfilm zu bilden. Damit wird die Dicke der Halbleiterschicht im Kanalbereich auf einfache Weise kleiner als die Dicke der Halbleiterschicht in den Source-/Drain-Bereichen.
In einem Herstellungsverfahren für einen Dünnfilmtransistor nach einer weiteren Besonderheit der vorliegenden Erfindung ist es möglich, die Dicke einer Halbleiterschicht, die einen Kanalbereich bilden soll, zu reduzieren, indem Sauerstoffionen in einen Abschnitt der Halbleiterschicht implantiert werden, der dem Kanalbereich entspricht, und das Silizium in der Halbleiterschicht mit den eingelagerten Sauerstoffionen durch eine Wärmebehandlung zur Reaktion gebracht wird, um einen Siliziumoxidfilm zu bilden. Damit wird die Dicke der Halbleiterschicht im Kanalbereich auf einfache Weise kleiner als die Dicke der Halbleiterschicht in den Source-/Drain-Bereichen.
In einem Herstellungsverfahren für einen Dünnfilmtransistor nach einer weiteren Besonderheit der vorliegenden Erfindung wird eine Halbleiterschicht aus polykristallinem Silizium, die den Source-Bereich, den Kanalbereich und den Drain-Bereich eines Dünnfilmtransistors bildet, geschaffen, und es wird Wasserstoff von außen in die Umgebung der Korngrenze des polykristallinen Siliziums eingelagert, um eine Verbindung von Silizium und Wasserstoff zu bilden, so daß freie Bindungen in der Umgebung der Korngrenze mit Wasserstoff aufgefüllt werden. Entsprechend ist es möglich, effektiv zu verhindern, daß sich Elektronen in der Korngrenze bewegen, und den Leckstrom des TFT zu vermindern. Ferner bekommt die Halbleiterschicht aus polykristallinem Silizium wegen der Verbindung von Silizium und Wasserstoff in der Korngrenze der Halbleiterschicht aus polykristallinem Silizium eine Kristallstruktur, die ungefähr gleich der des Halbleitersubstrats ist. Damit wird der Strom vergrößert, wenn der TFT durchschaltet, und es ist möglich, das Stromtreibungsvermögen zu verbessern.

Claims (36)

1. Dünnfilmtransistor, aufweisend
einen Kanalbereich (15a), der in einem vorbestimmten Bereich in einer dünnen Halbleiterschicht gebildet ist und einer Gate-Elektrode (13) gegenüberliegt, wobei sich ein Gate-Isolierfilm (14) dazwischen befindet, und
ein Paar von Source-/Drain-Bereichen (15b, 15b), die in der dünnen Halbleiterschicht gebildet sind, wobei der Kanalbereich zwischen ihnen liegt, wobei
die Länge der Halbleiterschicht in Richtung der Kanalbreite in den Übergangsgrenzen (15c) zwischen dem Paar von Source-/Drain-Bereichen (15b) und dem Kanalbereich (15a) kleiner als die Länge der Halbleiterschicht in Richtung der Kanalbreite in den Source-/Drain-Bereichen (15b) ist.
2. Dünnfilmtransistor nach Anspruch 1, dadurch gekennzeichnet, daß die Halbleiterschicht
eine erste Halbleiterschicht (64a, 64b, 64c, 64d), die sich über das Paar von Source-/Drain-Bereichen und den Kanalbereich erstreckt, und
eine zweite Halbleiterschicht (63), die die erste Halbleiterschicht im Paar von Source-/Drain-Bereichen überlappt, aufweist.
3. Dünnfilmtransistor nach Anspruch 1, dadurch gekennzeichnet, daß die Länge der Halbleiterschicht im Kanalbereich (15a) in Richtung der Kanalbreite kleiner als die Länge der Halbleiterschicht in den Source-/Drain-Bereichen (15b) in Richtung der Kanalbreite ist.
4. Dünnfilmtransistor nach Anspruch 1, dadurch gekennzeichnet, daß die Dicke der Halbleiterschicht in den Übergangsgrenzen (15c) zwischen dem Paar von Source-/Drain-Bereichen (15b) und dem Kanalbereich (15a) kleiner als die Dicke der Halbleiterschicht in den Source-/Drain-Bereichen (15b) ist.
5. Dünnfilmtransistor nach Anspruch 4, dadurch gekennzeichnet, daß die Dicke der Halbleiterschicht in den Übergangsgrenzen (15c) zwischen dem Paar von Source-/Drain-Bereichen (15b) und dem Kanalbereich (15a) etwa 100 Å beträgt.
6. Dünnfilmtransistor, aufweisend
einen Kanalbereich (64a, 64b), der in einem vorbestimmten Bereich in einer dünnen Halbleiterschicht gebildet ist und einer Gate-Elektrode (66) gegenüberliegt, wobei sich ein Gate-Isolierfilm (65) dazwischen befindet, und
ein Paar von Source-/Drain-Bereichen (63, 64b, 64d), die in der dünnen Halbleiterschicht gebildet sind, wobei der Kanalbereich zwischen ihnen liegt, wobei
die Halbleiterschicht eine erste Halbleiterschicht (64a, 64b, 64c, 64d), die sich über das Paar von Source-/Drain-Bereichen und den Kanalbereich erstreckt, und
eine zweite Halbleiterschicht (63), die die erste Halbleiterschicht im Paar von Source-/Drain-Bereichen überlappt, aufweist.
7. Dünnfilmtransistor nach Anspruch 6, dadurch gekennzeichnet, daß die Länge der Halbleiterschicht in den Übergangsgrenzen (64e, 64f) zwischen dem Paar von Source-/Drain-Bereichen (63, 64b, 64d) und dem Kanalbereich (64a, 64c) in Richtung der Kanalbreite kleiner als die Länge der Halbleiterschicht in den Source-/Drain-Bereichen (63, 64b, 64d) in Richtung der Kanalbreite ist.
8. Dünnfilmtransistor nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die erste und zweite Halbleiterschicht (63, 64a, 64b, 64c, 64d) polykristalline Siliziumschichten sind.
9. Dünnfilmtransistor nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß die Dicke der ersten Halbleiterschicht (64a, 64b, 64c, 64d) etwa 50 bis 200 Å und die Dicke der zweiten Halbleiterschicht (63) ungefähr 300 bis 1000 Å beträgt.
10. Dünnfilmtransistor nach Anspruch 6, dadurch gekennzeichnet, daß die Länge des Kanalbereichs (64a) in der ersten Halbleiterschicht (64a, 64b) in Richtung der Kanalbreite kleiner als die Länge der zweiten Halbleiterschicht (63) in Richtung der Kanalbreite ist.
11. Dünnfilmtransistor nach Anspruch 10, dadurch gekennzeichnet, daß die Länge der ersten Halbleiterschicht (64c, 64d) in Richtung der Kanalbreite kleiner als die Länge der zweiten Halbleiterschicht (63) in Richtung der Kanalbreite ist.
12. Dünnfilmtransistor nach einem der Ansprüche 6 bis 11, dadurch gekennzeichnet, daß die erste Halbleiterschicht (64b, 64d) auf der zweiten Halbleiterschicht (63) gebildet ist.
13. Dünnfilmtransistor nach einem der Ansprüche 6 bis 11, dadurch gekennzeichnet, daß die erste Halbleiterschicht (83a, 83b) unter der zweiten Halbleiterschicht (84) gebildet ist.
14. Dünnfilmtransistor, aufweisend
einen Kanalbereich (25a, 45a, 55a), der in einem vorbestimmten Bereich in einer dünnen Halbleiterschicht gebildet ist und einer Gate-Elektrode (13, 43) gegenüberliegt, wobei sich ein Gate-Isolierfilm (14, 44) dazwischen befindet, und
ein Paar von Source-/Drain-Bereichen (25b, 45b), die in der dünnen Halbleiterschicht gebildet sind, wobei der Kanalbereich zwischen ihnen liegt, wobei
die Dicke der Halbleiterschicht im Kanalbereich (25a, 45a) kleiner als die Dicke der Halbleiterschicht in den Source-/Drain-Bereichen (25b) ist, und
der Dünnfilmtransistor einen Film (27, 46) aufweist, der die Halbleiterschicht im Kanalbereich überlappt.
15. Dünnfilmtransistor nach Anspruch 14, dadurch gekennzeichnet, daß ein gegenüber Oxidation resistenter Film (26) auf den Source-/Drain-Bereichen (25b) in der Halbleiterschicht gebildet ist.
16. Dünnfilmtransistor nach Anspruch 14, dadurch gekennzeichnet, daß der Film einen thermisch oxidierten Film (27) aufweist, der auf der Halbleiterschicht im Kanalbereich durch thermisches Oxidieren der Halbleiterschicht gebildet ist.
17. Dünnfilmtransistor nach Anspruch 14, dadurch gekennzeichnet, daß
die Halbleiterschicht eine Halbleiterschicht aus Silizium enthält, und
der Film einen Siliziumnitridfilm (46) enthält, der die Halbleiterschicht im Kanalbereich (45a) überlappt und durch eine Reaktion zwischen dem Silizium in der Halbleiterschicht und Stickstoff, der von außen eingebracht wird, gebildet wird.
18. Dünnfilmtransistor nach Anspruch 17, dadurch gekennzeichnet, daß die Länge der Halbleiterschicht im Kanalbereich (45a) in Richtung der Kanalbreite kleiner als die Länge der Halbleiterschicht in den Source-/Drain-Bereichen (45b) in Richtung der Kanalbreite ist.
19. Dünnfilmtransistor nach Anspruch 14, dadurch gekennzeichnet, daß
die Halbleiterschicht eine Halbleiterschicht aus Silizium enthält, und
der Film einen Siliziumoxidfilm (56) enthält, der die Halbleiterschicht im Kanalbereich (55a) überlappt und durch eine Reaktion zwischen dem Silizium in der Halbleiterschicht und Sauerstoff, der von außen eingebracht wird, gebildet wird.
20. Dünnfilmtransistor, aufweisend
einen Kanalbereich (95a), der in einem vorbestimmten Bereich in einer dünnen Halbleiterschicht aus polykristallinem Silizium gebildet ist und einer Gate-Elektrode (93) gegenüberliegt, wobei sich ein Gate-Isolierfilm (94) dazwischen befindet, und
ein Paar von Source-/Drain-Bereichen (95b), die in der dünnen Halbleiterschicht gebildet sind, wobei der Kanalbereich (95a) zwischen ihnen liegt, wobei
die Halbleiterschicht in der Umgebung der Korngrenze Wasserstoff, der mit Silizium verbunden ist, aufweist.
21. Dünnfilmtransistor nach Anspruch 20, dadurch gekennzeichnet, daß der Dünnfilmtransistor einen Plasmanitridfilm (97) aufweist, der mindestens auf dem Kanalbereich in der Halbleiterschicht gebildet ist.
22. Dünnfilmtransistor nach Anspruch 20, dadurch gekennzeichnet, daß der Dünnfilmtransistor einen Plasmaoxidfilm aufweist, der mindestens auf dem Kanalbereich in der Halbleiterschicht gebildet ist.
23. Dünnfilmtransistor nach Anspruch 20, dadurch gekennzeichnet, daß die Dicke der Halbleiterschicht in den Übergangsgrenzen zwischen dem Paar von Source-/Drain-Bereichen (95b) und dem Kanalbereich (95a) kleiner als die Dicke der Halbleiterschicht in den Source-/Drain-Bereichen (95b) ist.
24. Dünnfilmtransistor nach Anspruch 20, dadurch gekennzeichnet, daß die Länge der Halbleiterschicht im Kanalbereich (95a) in Richtung der Kanalbreite kleiner als die Länge der Halbleiterschicht in den Source-/Drain-Bereichen (95b) in Richtung der Kanalbreite ist.
25. Verwendung eines ersten Dünnfilmtransistors (21) nach Anspruch 1 und eines zweiten Dünnfilmtransistors (23) nach An­ spruch 1 in einem statischen Direktzugriffsspeicher (SRAM) mit Speicherzellen, die jeweils ein Paar eines ersten und eines zweiten CMOS-Inverters, die so geschaltet sind, daß sie eine Flip-Flop-Schaltung bilden, und einen ersten und zweiten MOS-Zugriffstransistor (Q5, Q6), die jeweils mit einem Knotenpunkt des Flip-Flop-Schaltkreises verbunden sind, aufweisen, wobei der erste CMOS-Inverter einen ersten MOS-Treibertransistor (Q2) eines ersten Leitfähigkeitstyps, der auf der Hauptoberfläche eines Siliziumsubstrats gebildet ist, und einen ersten Dünnfilmtransistor (Q1) eines zweiten Leitfähigkeitstyps, der auf der Oberfläche einer Zwischenisolierschicht gebildet ist, die auf der Hauptoberfläche des Siliziumsubstrats geschaffen ist, aufweist, der zweite CMOS-Inverter einen zweiten MOS-Treibertransistor (Q4) des ersten Leitfähigkeitstyps, der auf der Hauptoberfläche des Siliziumsubstrats gebildet ist, und einen zweiten Dünnfilmtransistor (Q3) des zweiten Leitfähigkeitstyps, der auf der Oberfläche der Zwischenisolierschicht gebildet ist, aufweist,
der erste MOS-Zugriffstransistor (Q5) und der zweite MOS-Zugriffstransistor (Q6) auf der Hauptoberfläche des Siliziumsubstrats gebildet sind, und der SRAM
eine erste Verbindungsvorrichtung zum Verbinden der Gate-Elektrode des ersten MOS-Treibertransistors (Q2), eines Source-/Drain-Bereichs des zweiten MOS-Zugriffstransistors (Q6) und eines Source-/Drain-Bereichs des zweiten Dünnfilmtransistors (Q3), und
eine zweite Verbindungsvorrichtung zum Verbinden der Gate-Elektrode des zweiten MOS-Treibertransistors (Q4), eines Source-/Drain-Bereichs des ersten MOS-Zugriffstransistors (Q5) und eines Source-/Drain-Bereichs des ersten Dünnfilmtransistors (Q1), aufweist.
26. Herstellungsverfahren für einen Dünnfilmtransistor, aufweisend die Schritte:
Bilden einer Gate-Elektrode (13) auf einem Halbleitersubstrat (1), wobei eine erste Isolierschicht (12a, 12b) zwischen Substrat und Gate liegt,
Bilden eines Gate-Isolierfilms (14) auf der Gate-Elektrode,
Bilden einer Halbleiterschicht (25) auf dem Gate-Isolierfilm und der ersten Isolierschicht,
Bilden einer zweiten Isolierschicht (26) auf der Halbleiterschicht außer dem Abschnitt, der einem Kanalbereich in der Halbleiterschicht entspricht, und
thermisches Oxidieren der freiliegenden Oberfläche der Halbleiterschicht unter Verwendung der zweiten Isolierschicht als Maske, um die Dicke der Halbleiterschicht im Kanalbereich zu reduzieren.
27. Herstellungsverfahren nach Anspruch 26, gekennzeichnet durch die Schritte:
Bilden eines Photolackmusters (29) in einem vorbestimmten Bereich auf dem thermisch oxidierten Film (27), und
Ionenimplantieren von Störstellen in Abschnitte entsprechend den Source-/Drain-Bereichen (25b) in der Halbleiterschicht unter Verwendung des Photolackmusters als Maske.
28. Herstellungsverfahren nach Anspruch 26 oder 27, dadurch gekennzeichnet, daß die zweite Isolierschicht einen Siliziumnitridfilm (26) aufweist.
29. Herstellungsverfahren für einen Dünnfilmtransistor, aufweisend die Schritte:
Bilden einer Halbleiterschicht (45a, 55a, 45b, 55b) aus polykristallinem Silizium auf einem Halbleitersubstrat (1), wobei eine Isolierschicht (12) zwischen Substrat und Schicht liegt,
Ionenimplantieren eines vorbestimmten Elements in einen Abschnitt, der einem Kanalbereich in der Halbleiterschicht entspricht, Bilden eines behandelten Siliziumfilms (46, 56) durch Auslösen einer Reaktion von Silizium in der Halbleiterschicht mit den eingelagerten Ionen des vorbestimmten Elements durch eine Wärmebehandlung, um die Dicke der Halbleiterschicht zu reduzieren, die den Kanalbereich bilden soll,
Bilden eines Gate-Isolierfilms (44) auf dem Kanalbereich in der Halbleiterschicht, und
Bilden einer Gate-Elektrode (43) auf dem Gate-Isolierfilm.
30. Herstellungsverfahren nach Anspruch 29, dadurch gekennzeichnet, daß
der Schritt der Ionenimplantation den Schritt der Ionenimplantation von Stickstoffionen in einen Abschnitt, der dem Kanalbereich in der Halbleiterschicht entspricht, aufweist, und
der Schritt der Bildung des behandelten Siliziumfilms den Schritt der Bildung eines Siliziumnitridfilms (46), indem das Silizium in der Halbleiterschicht und die eingelagerten Stickstoffionen durch eine Wärmebehandlung miteinander reagieren, um die Dicke der Halbleiterschicht im Kanalbereich zu reduzieren, aufweist.
31. Herstellungsverfahren nach Anspruch 29, dadurch gekennzeichnet, daß
der Schritt der Ionenimplantation den Schritt der Ionenimplantation von Sauerstoffionen in einen Abschnitt, der dem Kanalbereich in der Halbleiterschicht entspricht, aufweist, und
der Schritt der Bildung des behandelten Siliziumfilms den Schritt der Bildung eines Siliziumoxidfilms (56), indem das Silizium in der Halbleiterschicht und die eingelagerten Sauerstoffionen durch eine Wärmebehandlung miteinander reagieren, um die Dicke der Halbleiterschicht im Kanalbereich zu reduzieren, aufweist.
32. Herstellungsverfahren für einen Dünnfilmtransistor, aufweisend die Schritte:
Bilden einer ersten Halbleiterschicht (64a, 64b, 64c, 64d), die sich über den Source-Bereich, den Kanalbereich und den Drain-Bereich eines Dünnfilmtransistors erstreckt,
Bilden einer zweiten Halbleiterschicht (63), die sich über den Source-Bereich und den Drain-Bereich des Dünnfilmtransistors mit Ausnahme des Kanalbereichs erstreckt, und
Bilden einer Gate-Elektrode (66) gegenüber dem Kanalbereich in der ersten Halbleiterschicht, wobei ein Gate-Isolierfilm dazwischen liegt.
33. Herstellungsverfahren für einen Dünnfilmtransistor, aufweisend die Schritte:
Bilden einer Halbleiterschicht (95a, 95b) aus polykristallinem Silizium, die den Source-Bereich, den Kanalbereich und den Drain-Bereich eines Dünnfilmtransistors bildet, und
Einbringen von Wasserstoff, der sich mit Silizium verbindet, von außen in die Umgebung der Korngrenze des polykristallinen Siliziums.
34. Herstellungsverfahren nach Anspruch 33, dadurch gekennzeichnet, daß der Schritt des Einbringens von Wasserstoff den Schritt der Bildung einer Isolierschicht (97) auf dem Halbleitersubstrat durch einen Plasma-CVD-Prozeß und das Einbringen von Wasserstoff von außen in die Umgebung der Korngrenze des polykristallinen Siliziums, um eine Verbindung von Silizium und Wasserstoff zu bilden, aufweist.
35. Herstellungsverfahren nach Anspruch 34, dadurch gekennzeichnet, daß der Isolierfilm ein Nitridfilm (97) ist.
36. Herstellungsverfahren nach Anspruch 34, dadurch gekennzeichnet, daß der Isolierfilm ein Oxidfilm ist.
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