KR100650867B1 - 협채널 금속 산화물 반도체 트랜지스터 - Google Patents

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Abstract

본 발명은 협채널 효과의 문제점을 해결하면서 PMOS 트랜지스터와 NMOS 트랜지스터의 성능 특히, 구동 전류 성능을 개선한 반도체 트랜지스터에 관한 것이다. 협채널 MOS 트랜지스터는 (1) 폭이 W0이고 길이가 L0인 채널과, (2) 상기 채널을 중심으로 양쪽에 형성된 소스 영역과 드레인 영역을 포함하는 활성 영역과, (3) 상기 채널 위에 형성된 게이트 절연막과, (4) 상기 게이트 절연막 위에 형성되며 상기 활성 영역과 교차하는 게이트 도체와, (5) 상기 소스 영역에 부가되는 활성 영역으로서 그 폭이 상기 채널 폭 W0보다 더 큰 제1 부가 활성 영역과, (6) 상기 드레인 영역에 부가되는 활성 영역으로서 그 폭이 상기 채널 폭 W0보다 더 큰 제2 부가 활성 영역을 포함한다. 부가 활성 영역을 갖는 트랜지스터 구조를 NMOS 트랜지스터에 적용하였을 때 구동 전류는 107.27%, PMOS 트랜지스터에 적용하였을 때에는 구동 전류가 103.31%로 나타나 구동 전류가 NMOS와 PMOS 모두에 대해 개선된다.
협채널 효과(narrow width effect), MOS 트랜지스터, 구동 전류

Description

협채널 금속 산화물 반도체 트랜지스터{Narrow Width Metal Oxide Semiconductor Transistor}
도 1은 본 발명에 따른 트랜지스터의 구조적 특징을 설명하기 위한 기준 트랜지스터의 평면 배치도이다.
도 2는 본 발명에 따른 트랜지스터 구조를 설명하기 위한 평면 배치도이다.
도 3은 본 발명에 따른 트랜지스터 구조와 대비되는 제1 비교 트랜지스터의 평면 배치도이다.
도 4는 본 발명에 따른 트랜지스터 구조와 대비되는 제2 비교 트랜지스터의 평면 배치도이다.
도 5는 본 발명에 따른 트랜지스터 구조와 대비되는 제3 비교 트랜지스터의 평면 배치도이다.
본 발명은 반도체 트랜지스터에 관한 것으로, 좀 더 구체적으로는 협채널 효과의 문제점을 해결하면서 PMOS 트랜지스터와 NMOS 트랜지스터의 성능 특히, 구동 전류 성능을 개선한 반도체 트랜지스터에 관한 것이다.
트랜지스터의 크기가 작아지면서 단채널 효과(short channel effect)와 함께 협채널 효과(narrow width) 및 역협채널 효과(reverse narrow width)가 심각한 문제로 된다. 일반적으로 협채널 효과는 트랜지스터의 게이트 전극 일부가 소자분리(isolation) 영역에 걸쳐 있어서 소자분리막의 잠식 현상(bird's beak) 및 필드 정지 불순물(field stop impurity)에 의한 기생 전하들의 영향을 받고, 이로 인해 게이트가 트랜지스터의 채널을 형성할 때보다 더 많은 전하를 공급하여야 하며, 따라서 트랜지스터의 문턱전압이 채널 폭이 좁아질수록 증가하는 효과를 한다.
협채널 효과로 인하여 트랜지스터의 채널 폭이 줄어들수록 문턱전압이 증가하는 것이 일반적이지만, 제조 공정에 따라서는 문턱전압이 감소하기도 한다. 예를 들어, 필드 산화막을 형성한 다음 이 필드 산화막을 통과하는 이온 주입을 하면, 필드 영역의 불순물의 분포가 트랜지스터의 채널 영역보다 농가가 줄어드는 분포로 되기 때문에, 채널 폭이 좁아질수록 문턱전압이 높이지는 현상이 나타난다.
또한, 채널폭이 좁은 트랜지스터 공정에서 실리콘의 국부 산화(LOCOS: Local Oxidation of Silicon)로 소자분리영역을 만들면 문턱전압이 높아지는 것이 보통이지만, 얕은 트렌치(STI: Shallow Trench Isolation) 공정으로 소자분리 영역을 만들면 문턱전압이 낮아져 전류가 증가한다.
한편 PMOS 트랜지스터와 NMOS 트랜지스터의 성능을 개선하기 위해 채널 길이와 폭을 조정하면 어느 한 트랜지스터에서는 성능 개선이 이루어지지만 다른 트랜지스터에서는 성능이 떨어지는 것이 일반적이다. 따라서, 전류 구동 능력과 같은 트랜지스터의 성능을 개선할 때에는 PMOS 트랜지스터와 NMOS 트랜지스터의 성능을 동시에 개선하는 것이 중요하다.
본 발명의 목적은 협채널 효과를 극복하면서 PMOS 트랜지스터와 NMOS 트랜지스터의 성능을 개선하는 것이다.
본 발명의 다른 목적은 채널 폭이 좁은 MOS 트랜지스터의 전류 구동 능력을 높이는 것이다.
본 발명에 따른 트랜지스터는 금속산화물반도체로 된 MOS 트랜지스터로서, 폭이 W0이고 길이가 L0인 채널과, 상기 채널을 중심으로 양쪽에 형성된 소스 영역과 드레인 영역을 포함하는 활성 영역과, 상기 채널 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성되며 상기 활성 영역과 교차하는 게이트 도체와, 상기 소스 영역에 부가되는 활성 영역으로서 그 폭이 상기 채널 폭 W0보다 더 큰 제1 부가 활성 영역과, 상기 드레인 영역에 부가되는 활성 영역으로서 그 폭이 상기 채널 폭 W0보다 더 큰 제2 부가 활성 영역을 포함한다.
실시예
이하 도면을 참조로 본 발명의 실시예에 대해 설명한다.
도 1은 본 발명에 따른 트랜지스터의 구조적 특징을 설명하기 위한 기준 트랜지스터의 평면도이다.
도 1에 나타낸 트랜지스터는 게이트 도체(12)와 활성 영역(14)으로 구성된다. 게이트 도체(12)는 예컨대 폴리실리콘으로 만들며 활성 영역(14)과 교차한다. 활성 영역(14)은 반도체(예컨대, 실리콘) 기판에 불순물(예컨대, 인(P)이나 비소(As), 질소(N)와 같은 N형 불순물 또는 붕(B), 갈륨(Ga), 인듐 (In)과 같은 P형 불순물)을 주입하거나 확산시킨 영역으로서 이것과 교차되는 게이트 도체(12)를 기준으로 소스 영역(14s)와 드레인 영역(14d)으로 나눈다.
활성 영역(14)과 교차하는 게이트 도체(12) 아래에는 게이트 절연막(도시하지 않음)이 형성되어 있어서 게이트 도체(12)는 활성 영역(14)과 전기적으로 분리되어 있다. 게이트 도체(12)는 게이트 접속부(13)를 통해 외부(예컨대 게이트 전극)와 전기적으로 연결되며, 소스 영역(14s)은 소스 접속부(15)를 통해 외부와 전기적으로 연결되고, 드레인 영역(14d)은 드레인 접속부(17)를 통해 외부와 전기적으로 연결된다.
게이트 도체(12)에 문턱전압 이상의 바이어스 전압(NMOS 트랜지스터일 때는 양(+)의 전압, PMOS 트랜지스터일 때는 음(-)의 전압)을 가하면 게이트 도체(12)를 중심으로 전기장이 형성되고, 이 전기장의 영향을 받아 게이트 절연막 아래에 채널(도시하지 않음)이 형성된다. 게이트 전압에 의해 채널이 형성되면 소스 영역과 드레인 영역 사이에 전류가 흐르게 되고, 바이어스 전압을 제거하면 채널을 통한 전류 흐름이 없어지므로 트랜지스터 동작을 구현할 수 있고, 이 트랜지스터는 반도체 기판, 게이트 절연막, 게이트 도체로 구성되므로 이를 MOS 트랜지스터라 한다.
도 1의 MOS 트랜지스터(10)는 협채널 트랜지스터로서 그 채널 폭 W0이 0.3㎛로 작고 채널 길이 L0은 0.13㎛이다. 본 발명자는 이러한 치수와 구조로 된 도 1의 MOS 트랜지스터(10)를 기준으로 이것을 NMOS 트랜지스터로 구현한 경우의 구동 전류와 PMOS 트랜지스터로 구현한 경우의 구동 전류를 각각 100으로 놓고 트랜지스터의 구조와 치수를 변경하여 구동전류가 최적으로 향상되는 구조를 연구하였다. 그 결과 도 2에 나타낸 구조와 치수가 가장 최적의 구동전류 향상을 나타냈으며, PMOS 트랜지스터에 대한 성능 향상과 NMOS 트랜지스터의 성능 향상을 모두 달성할 수 있음을 확인하였다.
즉, 도 2에서 보는 것처럼 본 발명에 따른 트랜지스터(20)는 소스 영역(24s)과 드레인 영역(24d)이 모두 채널 폭 방향으로 확장된 소스 부가 활성 영역(27)과 드레인 부가 활성 영역(29)을 포함한다. 이 부가 활성 영역(27, 29)으로 인하여 트랜지스터(20)의 채널 폭 그 자체가 증가하지는 않도록 하기 위하여, 부가 활성 영역(27, 29)의 길이 L1은 기준 트랜지스터(도 1의 '10')의 소스 영역(14s)의 길이 또는 드레인 영역(14d)의 길이 Ls/d보다 더 작게 한다. 여기서, L1과 Ls/d의 차이는 설계규칙(design rule)이 허용하는 한 최대로 한다.
부가 활성 영역(27, 29) 각각은 소스 영역(24s) 및 드레인 영역(24d)과 동일한 불순물이 확산된 영역이므로, 부가 활성 영역(27,29)을 만들기 위해 별도의 마스크(photo mask)를 사용할 필요없이 마스크의 패턴만 부가 활성 영역(27, 29)에 해당하는 패턴을 포함하도록 변경하면 된다. 즉, 본 발명의 부가 활성 영역(27, 29)을 형성하기 위하여 반도체 제조 공정을 변경하거나 새로운 공정을 도입할 필요가 없다.
본 발명의 일실시예에 따르면, 부가 활성 영역(27, 29)의 폭 W1은 0.35㎛이 고 길이 L1은 0.3㎛이다. 즉, 본 발명에 따른 부가 활성 영역(27, 29)은 그 폭이 트랜지스터(20)의 채널 폭보다 더 크다. 트랜지스터(20)의 채널 폭 W0과 채널 길이 L0은 기준 트랜지스터(10)와 동일하다. 이러한 치수를 갖는 부가 활성 영역(27, 29)을 포함하도록 트랜지스터의 구조를 변경하고, 이것을 NMOS 트랜지스터에 적용하였을 때 구동 전류는 기준 트랜지스터(10)에 비해 107.27%로 나타났고, PMOS 트랜지스터에 적용하였을 때에는 구동 전류가 103.31%로 나타났다. 즉, 기준 트랜지스터(10)에 비해 본 발명의 트랜지스터(20)는 전류 구동 능력이 NMOS 트랜지스터와 PMOS 트랜지스터 모두에서 103% 이상으로 나타나 PMOS 트랜지스터와 NMOS 트랜지스터의 성능이 동시에 개선됨을 확인할 수 있다.
도 2에 나타낸 것처럼, 본 발명에 따른 트랜지스터(20)는 소스 영역(24s)과 드레인 영역(24d)이 형성된 활성 영역(24)이 게이트 도체(22)와 교차하며, 게이트 도체(22)는 게이트 접속부(23)를 통해 외부와 전기적으로 연결되고, 소스 영역(24s)은 소스 접속부(25)를 통해, 드레인 영역(24d)은 드레인 접속부(27)를 통해 외부와 접속하도록 구성된 MOS 트랜지스터이다.
도 3은 본 발명에 따른 트랜지스터(20)와 대비되는 제1 비교 트랜지스터의 평면 배치도이다.
도 3에서 보는 것처럼, 제1 비교 트랜지스터(30)는 소스 영역(34s)과 드레인 영역(34d)이 형성된 활성 영역(34)이 게이트 도체(32)와 교차하며, 게이트 도체(32)는 게이트 접속부(33)를 통해 외부와 전기적으로 연결되고, 소스 영역(34s)은 소스 접속부(35)를 통해 외부와 전기적으로 연결되며, 드레인 영역(34d)은 드레인 접속부(37)를 통해 외부와 연결되도록 구성된 MOS 트랜지스터이다.
제1 비교 트랜지스터(30)는 소스 영역과 드레인 영역 중 어느 한쪽에만 부가 활성 영역이 형성된다. 도면에는 소스 영역(34s)에 부가 활성 영역(37)이 추가된 것을 예로 나타내었다. 이 부가 활성 영역(37)은 폭이 W1으로 본 발명에 따른 트랜지스터(20)의 부가 활성 영역(27, 29)과 그 폭이 동일하고, 길이도 L1로 동일하다. 이처럼, 부가 활성 영역(37)의 폭 W1을 0.35㎛로 하고 채널 폭과 길이를 기준 트랜지스터(10)와 동일하게 하여 이것을 NMOS 트랜지스터에 적용하였을 때 제1 비교 트랜지스터(30)의 구동 전류는 기준 트랜지스터(10)에 비해 101.14%로 나타났고, PMOS 트랜지스터에 적용하였을 때에는 구동 전류가 100.0%로 기준 트랜지스터와 차이가 없다.
도 4는 본 발명에 따른 트랜지스터(20)와 대비되는 제2 비교 트랜지스터의 평면 배치도이다.
도 4에 나타낸 것처럼, 제2 비교 트랜지스터(40)는 소스 영역(44s)과 드레인 영역(44d)이 형성된 활성 영역(44)이 게이트 도체(42)와 교차하며, 게이트 도체(42)는 게이트 접속부(43)를 통해 외부와 전기적으로 연결되고, 소스 영역(44s)은 소스 접속부(45)를 통해 외부와 전기적으로 연결되며, 드레인 영역(44d)은 드레인 접속부(47)를 통해 외부와 전기적으로 연결되도록 구성된 MOS 트랜지스터이다.
제2 비교 트랜지스터(40)는 제1 비교 트랜지스터(30)와 마찬가지로 소스 영역과 드레인 영역 중 어느 한쪽에만 부가 활성 영역이 형성된다. 도면에는 소스 영역(44s)에 부가 활성 영역(47)이 추가된 것을 예로 나타내었다. 이 부가 활성 영역(47)은 폭이 W2로 본 발명에 따른 트랜지스터(20)의 부가 활성 영역(27, 29)보다 그 폭이 더 작다. 부가 활성 영역(47)의 길이는 본 발명의 트랜지스터(20)와 L1로 동일하다. 이처럼, 부가 활성 영역(47)의 폭 W2을 W1보다 더 작은 0.3㎛로 하고 채널 폭과 길이를 기준 트랜지스터(10)와 동일하게 하여 이것을 NMOS 트랜지스터에 적용하였을 때 제2 비교 트랜지스터(40)의 구동 전류는 기준 트랜지스터(10)에 비해 101.82%로 나타났고, PMOS 트랜지스터에 적용하였을 때에는 구동 전류가 98.90%로 기준 트랜지스터보다 더 작아진다.
도 5는 본 발명에 따른 트랜지스터(20)와 대비되는 제3 비교 트랜지스터의 평면 배치도이다.
도 5에서 보는 것처럼, 제3 비교 트랜지스터(50)는 기준 트랜지스터(10)와 마찬가지로 소스 영역(54s)과 드레인 영역(54d)이 형성된 활성 영역(54)이 게이트 도체(52)와 교차하며, 게이트 도체(52)는 게이트 접속부(53)를 통해 외부와 전기적으로 연결되고, 소스 영역(54s)은 소스 접속부(55)를 통해 외부와 전기적으로 연결되며, 드레인 영역(54d)은 드레인 접속부(57)를 통해 외부와 전기적으로 연결되도록 구성된 MOS 트랜지스터이다.
제3 비교 트랜지스터(50)는 본 발명의 트랜지스터(20)와 마찬가지로 소스 영역(54s)과 드레인 영역(54d) 모두에 부가 활성 영역(57, 59)이 형성된다. 다만, 부가 활성 영역(57, 59) 폭이 W2로 본 발명에 따른 트랜지스터(20)의 부가 활성 영역(27, 29)의 폭 W1보다 더 작다. 부가 활성 영역(57, 59)의 길이는 본 발명의 트랜지스터(20)와 L1로 동일하다. 이처럼, 부가 활성 영역(37)의 폭 W2을 W1보다 작 은 0.3㎛로 하고 채널 폭과 길이를 기준 트랜지스터(10)와 동일하게 하여 이것을 NMOS 트랜지스터에 적용하였을 때 제3 비교 트랜지스터(50)의 구동 전류는 기준 트랜지스터(10)에 비해 100.68%로 나타났고, PMOS 트랜지스터에 적용하였을 때에는 구동 전류가 100.55%로 기준 트랜지스터와 거의 차이가 없다.
기준 트랜지스터(10)와 본 발명의 트랜지스터(20) 및 제1~제3 비교 트랜지스터(30, 40, 50)의 채널 폭과 길이, 부가 활성 영역(27, 29 / 37 / 47 / 57, 59)의 폭과 길이 및 각 트랜지스터를 NMOS 트랜지스터, PMOS 트랜지스터로 구현한 경우의 구동 전류를 위 실시예의 치수를 기준으로 대비하면 아래의 표 1과 같다.
구분 채널 폭 채널 길이 부가 활성 영역의 수 부가 활성 영역의 폭 부가 활성 영역의 길이 NMOS 구동 전류 PMOS 구동 전류
기준 트랜지스터(10) 0.3㎛ 0.13㎛ 없음 - - 100 100
본 발명의 트랜지스터(20) 0.3㎛ 0.13㎛ 2개 0.35㎛ 0.3㎛ 107.27% 103.31%
제1 비교 트랜지스터(30) 0.3㎛ 0.13㎛ 1개 0.35㎛ 0.3㎛ 101.14% 100.0%
제2 비교 트랜지스터(40) 0.3㎛ 0.13㎛ 1개 0.3㎛ 0.3㎛ 101.82% 98.90%
제3 비교 트랜지스터(50) 0.3㎛ 0.13㎛ 2개 0.3㎛ 0.3㎛ 100.68% 100.55%
위 표 1에서 보는 것처럼, 본 발명에 따른 트랜지스터(20)는 채널의 폭과 길이는 기준 트랜지스터(10)와 동일하게 하여 아무런 구조 변경을 하지 않으면서 부가 활성 영역(27, 29)을 추가하는 구조 변경을 통하여 NMOS 트랜지스터와 PMOS 트랜지스터의 구동 전류를 모두 103% 이상 향상할 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만, 이것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 이해하도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의해 정해지며 도면을 참조로 앞에서 설명했던 구현예는 본 발명의 기술적 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
본 발명에 따르면, 트랜지스터의 채널 폭이 줄어들면서 협채널 효과로 인해 구동 전류가 떨어지는 문제를 PMOS 트랜지스터와 NMOS 트랜지스터 모두에 대해 개선할 수 있다.
또한, 본 발명에 따른 트랜지스터는 구동 전류 성능을 개선하기 위하여 별도의 공정을 추가하거나 공정 자체를 변경하지 않아도 되기 때문에, 비용을 들이지 않고 MOS 트랜지스터의 성능을 높일 수 있다.

Claims (5)

  1. 금속산화물반도체로 된 MOS 트랜지스터로서,
    폭이 W0이고 길이가 L0인 채널과,
    상기 채널을 중심으로 양쪽에 형성된 소스 영역과 드레인 영역을 포함하는 활성 영역과,
    상기 채널 위에 형성된 게이트 절연막과,
    상기 게이트 절연막 위에 형성되며 상기 활성 영역과 교차하는 게이트 도체와,
    상기 소스 영역에 부가되는 활성 영역으로서 그 폭이 상기 채널 폭 W0보다 더 큰 제1 부가 활성 영역과,
    상기 드레인 영역에 부가되는 활성 영역으로서 그 폭이 상기 채널 폭 W0보다 더 큰 제2 부가 활성 영역을 포함하는 MOS 트랜지스터.
  2. 제1항에서,
    상기 활성 영역에는 N형 불순물이 존재하는 것을 특징으로 하는 MOS 트랜지스터.
  3. 제1항에서,
    상기 활성 영역에는 P형 불순물이 존재하는 것을 특징으로 하는 MOS 트랜지 스터.
  4. 제1항에서,
    상기 제1 부가 활성 영역과 제2 부가 활성 영역은 상기 소스 영역과 드레인 영역을 형성하는 과정에서 동시에 형성되는 것을 특징으로 하는 MOS 트랜지스터.
  5. 제1항에서,
    상기 트랜지스터는 협채널 트랜지스터인 것을 특징으로 하는 MOS 트랜지스터.
KR1020050134163A 2005-12-29 2005-12-29 협채널 금속 산화물 반도체 트랜지스터 KR100650867B1 (ko)

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