JP2978504B2 - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
- Publication number
- JP2978504B2 JP2978504B2 JP1094674A JP9467489A JP2978504B2 JP 2978504 B2 JP2978504 B2 JP 2978504B2 JP 1094674 A JP1094674 A JP 1094674A JP 9467489 A JP9467489 A JP 9467489A JP 2978504 B2 JP2978504 B2 JP 2978504B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- source
- diffusion region
- drain diffusion
- drain
- Prior art date
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はソース及びドレイン拡散領域の形状を改良し
たMOSトランジスタに関する。
たMOSトランジスタに関する。
［従来の技術］ 従来、MOSトランジスタのソース及びドレイン拡散領
域の平面的形状は、長方形又は正方形をなしている。
域の平面的形状は、長方形又は正方形をなしている。
第２図は従来の隣接する１対のMOSトランジスタを示
し、第２図（ａ）はそのMOSトランジスタの平面図、第
２図（ｂ）は第２図（ａ）のII−II線による断面図であ
る。
し、第２図（ａ）はそのMOSトランジスタの平面図、第
２図（ｂ）は第２図（ａ）のII−II線による断面図であ
る。
半導体基板１の表面には、フィールド酸化膜２に囲ま
れた素子形成領域が設けられており、この素子形成領域
にMOSトランジスタが形成されている。各MOSトランジス
タにおいては、半導体基板１の表面上に形成されたゲー
ト酸化膜５上に長尺のゲートポリシリコン層６が形成さ
れており、このゲートポリシリコン層６をマスクにして
半導体基板１の表面に不純物を導入することにより、ソ
ース拡散領域３及びドレイン拡散領域４が形成されてい
る。そして、各ソース拡散領域３及びドレイン拡散領域
４上のゲート酸化膜５には、その略中央に夫々ソースコ
ンタクト７及びドレインコンタクト８となる矩形の孔が
形成されている。
れた素子形成領域が設けられており、この素子形成領域
にMOSトランジスタが形成されている。各MOSトランジス
タにおいては、半導体基板１の表面上に形成されたゲー
ト酸化膜５上に長尺のゲートポリシリコン層６が形成さ
れており、このゲートポリシリコン層６をマスクにして
半導体基板１の表面に不純物を導入することにより、ソ
ース拡散領域３及びドレイン拡散領域４が形成されてい
る。そして、各ソース拡散領域３及びドレイン拡散領域
４上のゲート酸化膜５には、その略中央に夫々ソースコ
ンタクト７及びドレインコンタクト８となる矩形の孔が
形成されている。
このように、ソース拡散領域３及びドレイン拡散領域
４はその長辺がMOSトランジスタ形成領域を横切るゲー
トポリシリコン層６の長さ、即ち所謂ゲート幅と略々同
一長さを有する長方形状をなしている。
４はその長辺がMOSトランジスタ形成領域を横切るゲー
トポリシリコン層６の長さ、即ち所謂ゲート幅と略々同
一長さを有する長方形状をなしている。
［発明が解決しようとする課題］ しかしながら、MOSトランジスタの性能において最も
重要とされるオン電流は、一般に｛Ｗμe Cox（VGS−V
TH）２｝/2Lで表わされるため、ソース拡散領域３及び
ドレイン拡散領域４の面積に無関係であり、ソース拡散
領域３及びドレイン拡散領域４はチャネル電流の受け渡
しの働きをしているに過ぎない。
重要とされるオン電流は、一般に｛Ｗμe Cox（VGS−V
TH）２｝/2Lで表わされるため、ソース拡散領域３及び
ドレイン拡散領域４の面積に無関係であり、ソース拡散
領域３及びドレイン拡散領域４はチャネル電流の受け渡
しの働きをしているに過ぎない。
従って、ソースコンタクト７及びドレインコンタクト
８の近傍には、ゲートポリシリコン層６とコンタクトマ
ージンとの関係で決まる最小限の面積のみソース・ドレ
イン拡散領域が必要であるが、他の領域、例えば、第２
図（ａ）に斜線で示す領域はトランジスタの動作上不要
である。
８の近傍には、ゲートポリシリコン層６とコンタクトマ
ージンとの関係で決まる最小限の面積のみソース・ドレ
イン拡散領域が必要であるが、他の領域、例えば、第２
図（ａ）に斜線で示す領域はトランジスタの動作上不要
である。
また、この不要領域はソース・ドレイン底面容量を大
きくし、MOSトランジスタの動作速度を低下させる要因
となる。更に、前述の如く、ソース・ドレイン拡散領域
が矩形状をなすことにより、MOSトランジスタ１個当り
の専有面積が大きくなり、高集積化を困難にしていると
いう問題点がある。
きくし、MOSトランジスタの動作速度を低下させる要因
となる。更に、前述の如く、ソース・ドレイン拡散領域
が矩形状をなすことにより、MOSトランジスタ１個当り
の専有面積が大きくなり、高集積化を困難にしていると
いう問題点がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、動作速度を速めることができると共に、更に一層の
高集積化が可能のMOSトランジスタを提供することを目
的とする。
て、動作速度を速めることができると共に、更に一層の
高集積化が可能のMOSトランジスタを提供することを目
的とする。
［課題を解決するための手段］ 本発明に係るMOSトランジスタは、半導体基板上に形
成されたゲート電極層と、半導体基板表面に形成された
ソース及びドレイン拡散領域とを有するMOSトランジス
タにおいて、前記ゲート電極層は直線状をなし、前記各
ソース及びドレイン拡散領域は夫々コンタクトが配置さ
れる第１部分と、この第１部分よりも狭幅であって前記
ゲート電極層の縁辺に沿って直線状に延びる第２部分と
から構成されており、かつ、隣接する２つのMOSトラン
ジスタのゲート電極層の間に設けられた一方のMOSトラ
ンジスタのソース拡散領域の第１部分と他方のMOSトラ
ンジスタのドレイン拡散領域の第１部分とが前記ゲート
電極層の長手方向にずれて互いに相手側MOSトランジス
タの第２部分に近づいているように配置されていること
を特徴とする。
成されたゲート電極層と、半導体基板表面に形成された
ソース及びドレイン拡散領域とを有するMOSトランジス
タにおいて、前記ゲート電極層は直線状をなし、前記各
ソース及びドレイン拡散領域は夫々コンタクトが配置さ
れる第１部分と、この第１部分よりも狭幅であって前記
ゲート電極層の縁辺に沿って直線状に延びる第２部分と
から構成されており、かつ、隣接する２つのMOSトラン
ジスタのゲート電極層の間に設けられた一方のMOSトラ
ンジスタのソース拡散領域の第１部分と他方のMOSトラ
ンジスタのドレイン拡散領域の第１部分とが前記ゲート
電極層の長手方向にずれて互いに相手側MOSトランジス
タの第２部分に近づいているように配置されていること
を特徴とする。
［作用］ 本発明においては、各ソース拡散領域及びドレイン拡
散領域は、コンタクトが配置される第１部分と、この第
１部分よりも狭幅の第２部分とから構成されている。こ
のため、従来のように矩形をなす場合と異なりソース・
ドレイン領域はトランジスタの動作上不要な領域が減少
し、ソース・ドレインの底面容量が小さく、動作速度が
速くなる。また、前記第１部分をゲート電極層の長手方
向の一端部に設けた場合は、ソース・ドレイン領域は平
面視でＬ字形になり、前記第１部分を隣接するMOSトラ
ンジスタについて前記ゲート電極層の一端部と他端部と
に交互に配置することにより、MOSトランジスタ素子間
の間隔を小さくすることができる。これにより、更に一
層の高集積化が可能である。
散領域は、コンタクトが配置される第１部分と、この第
１部分よりも狭幅の第２部分とから構成されている。こ
のため、従来のように矩形をなす場合と異なりソース・
ドレイン領域はトランジスタの動作上不要な領域が減少
し、ソース・ドレインの底面容量が小さく、動作速度が
速くなる。また、前記第１部分をゲート電極層の長手方
向の一端部に設けた場合は、ソース・ドレイン領域は平
面視でＬ字形になり、前記第１部分を隣接するMOSトラ
ンジスタについて前記ゲート電極層の一端部と他端部と
に交互に配置することにより、MOSトランジスタ素子間
の間隔を小さくすることができる。これにより、更に一
層の高集積化が可能である。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の実施例に係るMOSトランジスタを示
し、第１図（ａ）はその１対のMOSトランジスタの平面
図、第１図（ｂ）は第１図（ａ）のＩ−Ｉ線による断面
図である。第１図においては１対のMOSトランジスタを
抽出して示し、第２図と同一物には同一符号を付して説
明を省略する。
し、第１図（ａ）はその１対のMOSトランジスタの平面
図、第１図（ｂ）は第１図（ａ）のＩ−Ｉ線による断面
図である。第１図においては１対のMOSトランジスタを
抽出して示し、第２図と同一物には同一符号を付して説
明を省略する。
本実施例においても、半導体基板１の表面に形成され
たフィールド酸化膜12に囲まれた素子形成領域に、ソー
ス拡散領域13及びドレイン拡散領域14が設けられてい
る。この場合に、本実施例においては、ソース拡散領域
13及びドレイン拡散領域14は平面視でＬ字形をなす。即
ち、ソース拡散領域13はゲートポリシリコン層６の長手
方向の一端部に配置された幅広の第１部分と、その他の
部分の幅狭の第２部分とから構成され、第１部分の略中
央には、半導体基板１の表面上のゲート酸化膜５に矩形
の孔が形成されてソースコンタクト17が設けられてい
る。換言すれば、ソース拡散領域13の第１部分はソース
コンタクト17を設けるのに必要な幅を有し、第２部分は
ゲートポリシリコン層６の縁辺に沿ってチャネル電流の
受け渡しに最小限必要な幅の狭幅に形成されている。
たフィールド酸化膜12に囲まれた素子形成領域に、ソー
ス拡散領域13及びドレイン拡散領域14が設けられてい
る。この場合に、本実施例においては、ソース拡散領域
13及びドレイン拡散領域14は平面視でＬ字形をなす。即
ち、ソース拡散領域13はゲートポリシリコン層６の長手
方向の一端部に配置された幅広の第１部分と、その他の
部分の幅狭の第２部分とから構成され、第１部分の略中
央には、半導体基板１の表面上のゲート酸化膜５に矩形
の孔が形成されてソースコンタクト17が設けられてい
る。換言すれば、ソース拡散領域13の第１部分はソース
コンタクト17を設けるのに必要な幅を有し、第２部分は
ゲートポリシリコン層６の縁辺に沿ってチャネル電流の
受け渡しに最小限必要な幅の狭幅に形成されている。
このため、第２部分は第１部分よりも幅が狭く、従っ
て、本実施例は従来のMOSトランジスタよりもソース拡
散領域13の面積が小さい。
て、本実施例は従来のMOSトランジスタよりもソース拡
散領域13の面積が小さい。
また、ドレイン拡散領域14も同様に平面視でＬ字形を
なし、ゲートポリシリコン層６の長手方向の他端部には
ドレインコンタクト18が設けられた幅広の第１部分が配
置されている。そして、このドレインコンタクト18が設
けられていない部分は幅狭の第２部分となっている。
なし、ゲートポリシリコン層６の長手方向の他端部には
ドレインコンタクト18が設けられた幅広の第１部分が配
置されている。そして、このドレインコンタクト18が設
けられていない部分は幅狭の第２部分となっている。
このように、ソース・ドレイン拡散領域13,14の面積
が小さく、ソース・ドレイン拡散領域13,14は動作上不
要な領域が減少するので、その底面容量が減少し、動作
速度が速くなる。
が小さく、ソース・ドレイン拡散領域13,14は動作上不
要な領域が減少するので、その底面容量が減少し、動作
速度が速くなる。
また、ソースコンタクト17はゲートポリシリコン層６
の長手方向一端側、ドレインコンタクト18はその他端側
に配置されているので、隣接する１対のMOSトランジス
タについて、そのソースコンタクト17とドレインコンタ
クト18とはゲートポリシリコン層６の長手方向にずれて
いるため、隣接するMOSトランジスタ間の間隔を従来よ
りも小さくすることができる。これにより、MOSトラン
ジスタを高集積化して配置することができる。
の長手方向一端側、ドレインコンタクト18はその他端側
に配置されているので、隣接する１対のMOSトランジス
タについて、そのソースコンタクト17とドレインコンタ
クト18とはゲートポリシリコン層６の長手方向にずれて
いるため、隣接するMOSトランジスタ間の間隔を従来よ
りも小さくすることができる。これにより、MOSトラン
ジスタを高集積化して配置することができる。
［発明の効果］ 以上説明したように本発明によれば、ソース及びドレ
イン拡散領域におけるMOSトランジスタ動作上不要な部
分を減少させ、ソース及びドレイン拡散領域の底面容量
を小さくし、MOSトランジスタの動作速度を速くするこ
とができる。また、ソース及びドレイン拡散領域の形状
をＬ字形及び逆Ｌ字形に配置することもでき、この場合
は隣接するMOSトランジスタ間の間隔を小さくすること
ができる。これにより、更に一層の高集積化が図れると
いう効果も奏する。
イン拡散領域におけるMOSトランジスタ動作上不要な部
分を減少させ、ソース及びドレイン拡散領域の底面容量
を小さくし、MOSトランジスタの動作速度を速くするこ
とができる。また、ソース及びドレイン拡散領域の形状
をＬ字形及び逆Ｌ字形に配置することもでき、この場合
は隣接するMOSトランジスタ間の間隔を小さくすること
ができる。これにより、更に一層の高集積化が図れると
いう効果も奏する。
第１図は本発明の実施例に係るMOSトランジスタを示
し、第１図（ａ）はそのMOSトランジスタの平面図、第
１図（ｂ）は第１図（ａ）のＩ−Ｉ線による断面図、第
２図は従来のMOSトランジスタを示し、第２図（ａ）は
そのMOSトランジスタの平面図、第２図（ｂ）は第２図
（ａ）のII−II線による断面図を示す。 1;半導体基板、2,12;フィールド酸化膜、3,13;ソース拡
散領域、4,14;ドレイン拡散領域、5;ゲート酸化膜、6;
ゲートポリシリコン層、7,17;ソースコンタクト、8,18:
ドレインコンタクト
し、第１図（ａ）はそのMOSトランジスタの平面図、第
１図（ｂ）は第１図（ａ）のＩ−Ｉ線による断面図、第
２図は従来のMOSトランジスタを示し、第２図（ａ）は
そのMOSトランジスタの平面図、第２図（ｂ）は第２図
（ａ）のII−II線による断面図を示す。 1;半導体基板、2,12;フィールド酸化膜、3,13;ソース拡
散領域、4,14;ドレイン拡散領域、5;ゲート酸化膜、6;
ゲートポリシリコン層、7,17;ソースコンタクト、8,18:
ドレインコンタクト
Claims (1)
- 【請求項１】半導体基板上に形成されたゲート電極層
と、半導体基板表面に形成されたソース及びドレイン拡
散領域とを有するMOSトランジスタにおいて、前記ゲー
ト電極層は直線状をなし、前記各ソース及びドレイン拡
散領域は夫々コンタクトが配置される第１部分と、この
第１部分よりも狭幅であって前記ゲート電極層の縁辺に
沿って直線状に延びる第２部分とから構成されており、
かつ、隣接する２つのMOSトランジスタのゲート電極層
の間に設けられた一方のMOSトランジスタのソース拡散
領域の第１部分と他方のMOSトランジスタのドレイン拡
散領域の第１部分とが前記ゲート電極層の長手方向にず
れて互いに相手側MOSトランジスタの第２部分に近づい
ているように配置されていることを特徴とするMOSトラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094674A JP2978504B2 (ja) | 1989-04-14 | 1989-04-14 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094674A JP2978504B2 (ja) | 1989-04-14 | 1989-04-14 | Ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02272760A JPH02272760A (ja) | 1990-11-07 |
| JP2978504B2 true JP2978504B2 (ja) | 1999-11-15 |
Family
ID=14116775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094674A Expired - Lifetime JP2978504B2 (ja) | 1989-04-14 | 1989-04-14 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2978504B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100527441C (zh) * | 2005-12-29 | 2009-08-12 | 东部电子股份有限公司 | 窄宽度金属氧化物半导体晶体管 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940006689B1 (ko) * | 1991-10-21 | 1994-07-25 | 삼성전자 주식회사 | 반도체장치의 접촉창 형성방법 |
| KR100935775B1 (ko) * | 2007-12-03 | 2010-01-08 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858741A (ja) * | 1981-10-05 | 1983-04-07 | Nec Corp | 集積回路装置 |
| JPS5866342A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63240070A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 絶縁ゲ−ト型電界効果半導体装置 |
| JPH01274450A (ja) * | 1988-04-26 | 1989-11-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1989
- 1989-04-14 JP JP1094674A patent/JP2978504B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100527441C (zh) * | 2005-12-29 | 2009-08-12 | 东部电子股份有限公司 | 窄宽度金属氧化物半导体晶体管 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02272760A (ja) | 1990-11-07 |
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