JPH02272760A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- JPH02272760A JPH02272760A JP1094674A JP9467489A JPH02272760A JP H02272760 A JPH02272760 A JP H02272760A JP 1094674 A JP1094674 A JP 1094674A JP 9467489 A JP9467489 A JP 9467489A JP H02272760 A JPH02272760 A JP H02272760A
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- 238000009792 diffusion process Methods 0.000 claims description 35
- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 11
- 229920005591 polysilicon Polymers 0.000 abstract description 11
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はソース及びドレイン拡散領域の形状を改良した
ＭＯＳトランジスタに関する。
ＭＯＳトランジスタに関する。
［従来の技術］
従来、ＭＯＳトランジスタのソース及びドレイン拡散領
域の平面的形状は、長方形又は正方形をなしている。
域の平面的形状は、長方形又は正方形をなしている。
第２図は従来の隣接する１対のＭＯＳトランジスタを示
し、第２図（ａ）はそのＭＯＳトランジスタの平面図、
第２図（ｂ）は第２図（ａ）の■−■線による断面図で
ある。
し、第２図（ａ）はそのＭＯＳトランジスタの平面図、
第２図（ｂ）は第２図（ａ）の■−■線による断面図で
ある。
半導体基板１の表面には、フィールド酸化膜２に囲まれ
た素子形成領域が設けられており、この素子形成領域に
ＭＯＳトランジスタが形成されている。各ＭＯ８トラン
ジスタにおいては、半導体基板１の表面上に形成された
ゲート酸化膜５上に長尺のゲートポリシリコン層６が形
成されており、このゲートポリシリコン層６をマスクに
して半導体基板１の表面に不純物を導入することにより
、ソース拡散領域３及びドレイン拡散領域４が形成され
ている。そして、各ソース拡散領域３及びドレイン拡散
領域４上のゲート酸化膜５には、その略中央に夫々ソー
スコンタクト７及びドレインコンタクト８となる矩形の
孔が形成されている。
た素子形成領域が設けられており、この素子形成領域に
ＭＯＳトランジスタが形成されている。各ＭＯ８トラン
ジスタにおいては、半導体基板１の表面上に形成された
ゲート酸化膜５上に長尺のゲートポリシリコン層６が形
成されており、このゲートポリシリコン層６をマスクに
して半導体基板１の表面に不純物を導入することにより
、ソース拡散領域３及びドレイン拡散領域４が形成され
ている。そして、各ソース拡散領域３及びドレイン拡散
領域４上のゲート酸化膜５には、その略中央に夫々ソー
スコンタクト７及びドレインコンタクト８となる矩形の
孔が形成されている。
このように、ソース拡散領域３及びドレイン拡散領域４
はその長辺がＭＯＳトランジスタ形成領域を横切るゲー
トポリシリコン層６の長さ、即ち所謂ゲート幅と略々同
一長さを有する長方形状をなしている。
はその長辺がＭＯＳトランジスタ形成領域を横切るゲー
トポリシリコン層６の長さ、即ち所謂ゲート幅と略々同
一長さを有する長方形状をなしている。
［発明が解決しようとする課題］
しかしながら、ＭＯＳトランジスタの性能において最も
重要とされるオン電流は、一般に（ＷμｅＣｏｘ （
Ｖ ａｓ−Ｖ ｔ＋υ’）／２Ｌで表わされるため、ソ
ース拡散領域３及びドレイン拡散領域４の面積に無関係
であり、ソース拡散領域３及びドレイン拡散領域４はチ
ャネル電流の受は渡しの働きをしているに過ぎない。
重要とされるオン電流は、一般に（ＷμｅＣｏｘ （
Ｖ ａｓ−Ｖ ｔ＋υ’）／２Ｌで表わされるため、ソ
ース拡散領域３及びドレイン拡散領域４の面積に無関係
であり、ソース拡散領域３及びドレイン拡散領域４はチ
ャネル電流の受は渡しの働きをしているに過ぎない。
従って、ソースコンタクト７及びドレインコンタクト８
の近傍には、ゲートポリシリコン層６とコンタクトマー
ジンとの関係で決まる最小限の面積のみソース・ドレイ
ン拡散領域が必要であるが、他の領域、例えば、第２図
（ａ）に斜線で示す領域はトランジスタの動作上不要で
ある。
の近傍には、ゲートポリシリコン層６とコンタクトマー
ジンとの関係で決まる最小限の面積のみソース・ドレイ
ン拡散領域が必要であるが、他の領域、例えば、第２図
（ａ）に斜線で示す領域はトランジスタの動作上不要で
ある。
また、この不要領域はソース・ドレイン底面容量を太き
くＬ、ＭＯＳトランジスタの動作速度を低下させる要因
となる。更に、前述の如く、ソース・ドレイン拡散領域
が矩形状をなすことにより、ＭＯＳ）ランジメタ１個当
りの専有面積が太き（なり、高集積化を困難にしている
という問題点がある。
くＬ、ＭＯＳトランジスタの動作速度を低下させる要因
となる。更に、前述の如く、ソース・ドレイン拡散領域
が矩形状をなすことにより、ＭＯＳ）ランジメタ１個当
りの専有面積が太き（なり、高集積化を困難にしている
という問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
動作速度を速めることができると共に、更に一層の高集
積化が可能のＭＯＳトランジスタを提供することを目的
とする。
動作速度を速めることができると共に、更に一層の高集
積化が可能のＭＯＳトランジスタを提供することを目的
とする。
［課題を解決するための手段］
本発明に係るＭＯＳトランジスタは、半導体基板上に形
成されたゲート電極層と、半導体基板表面に形成された
ソース及びドレイン拡散領域とを有するＭＯＳトランジ
スタにおいて、前記各ソース及びドレイン拡散領域は夫
々コンタクトが配置される第１部分と、この第１部分よ
りも狭幅の第２部分とから構成されていることを特徴と
する。
成されたゲート電極層と、半導体基板表面に形成された
ソース及びドレイン拡散領域とを有するＭＯＳトランジ
スタにおいて、前記各ソース及びドレイン拡散領域は夫
々コンタクトが配置される第１部分と、この第１部分よ
りも狭幅の第２部分とから構成されていることを特徴と
する。
［作用］
本発明においては、各ソース拡散領域及びドレイン拡散
領域は、コンタクトが配置される第１部分と、この第１
部分よりも狭幅の第２部分とから構成されている。この
ため、従来のように矩形をなす場合と異なりソース・ド
レイン領域はトランジスタの動作上不要な領域が減少し
、ソース・ドレインの底面容量が小さく、動作速度が速
くなる。
領域は、コンタクトが配置される第１部分と、この第１
部分よりも狭幅の第２部分とから構成されている。この
ため、従来のように矩形をなす場合と異なりソース・ド
レイン領域はトランジスタの動作上不要な領域が減少し
、ソース・ドレインの底面容量が小さく、動作速度が速
くなる。
また、前記第１部分をゲート電極層の長手方向の一端部
に設けた場合は、ソースφドレイン領域は平面視でＬ字
形になり、前記第１部分を隣接するＭＯＳトランジスタ
について前記ゲート電極層の一端部と他端部とに交互に
配置することにより、ＭＯＳトランジスタ素子間の間隔
を小さくすることができる。これにより、更に一層の高
集積化が可能である。
に設けた場合は、ソースφドレイン領域は平面視でＬ字
形になり、前記第１部分を隣接するＭＯＳトランジスタ
について前記ゲート電極層の一端部と他端部とに交互に
配置することにより、ＭＯＳトランジスタ素子間の間隔
を小さくすることができる。これにより、更に一層の高
集積化が可能である。
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係るＭＯＳトランジスタを示
し、第１図（ａ）はその１対のＭＯＳトランジスタの平
面図、第１図（ｂ）は第１図（ａ）のＩ−Ｉ線による断
面図である。第１図においては１対のＭＯＳトランジス
タを抽出して示し、第２図と同一物には同一符号を付し
て説明を省略する。
し、第１図（ａ）はその１対のＭＯＳトランジスタの平
面図、第１図（ｂ）は第１図（ａ）のＩ−Ｉ線による断
面図である。第１図においては１対のＭＯＳトランジス
タを抽出して示し、第２図と同一物には同一符号を付し
て説明を省略する。
本実施例においても、半導体基板１の表面に形成された
フィールド酸化８１２に囲まれた素子形成領域に、ソー
ス拡散領域１３及びドレイン拡散領域１４が設けられて
いる。この場合に、本実施例においては、ソース拡散領
域１３及びドレイン拡散領域１４は平面視でＬ字形をな
す。即ち、ソース拡散領域１３はゲートポリシリコン層
６の長手方向の一端部に配置された幅広の第１部分と、
その他の部分の幅狭の第２部分とから構成され、第１部
分の略中央には、半導体基板１の表面上のゲート酸化膜
５に矩形の孔が形成されてソースコンタクト１７が設け
られている。換言すれば、ソース拡散領域１３の第１部
分はソースコンタクト１７を設けるのに必要な幅を有し
、第２部分はゲートポリシリコン層６の縁辺に沿ってチ
ャネル電流の受は渡しに最小限必要な幅の狭幅に形成さ
れている。
フィールド酸化８１２に囲まれた素子形成領域に、ソー
ス拡散領域１３及びドレイン拡散領域１４が設けられて
いる。この場合に、本実施例においては、ソース拡散領
域１３及びドレイン拡散領域１４は平面視でＬ字形をな
す。即ち、ソース拡散領域１３はゲートポリシリコン層
６の長手方向の一端部に配置された幅広の第１部分と、
その他の部分の幅狭の第２部分とから構成され、第１部
分の略中央には、半導体基板１の表面上のゲート酸化膜
５に矩形の孔が形成されてソースコンタクト１７が設け
られている。換言すれば、ソース拡散領域１３の第１部
分はソースコンタクト１７を設けるのに必要な幅を有し
、第２部分はゲートポリシリコン層６の縁辺に沿ってチ
ャネル電流の受は渡しに最小限必要な幅の狭幅に形成さ
れている。
このため、第２部分は第１部分よりも幅が狭く、従って
、本実施例は従来のＭＯＳトランジスタよりもソース拡
散領域１３の面積が小さい。
、本実施例は従来のＭＯＳトランジスタよりもソース拡
散領域１３の面積が小さい。
また、ドレイン拡散領域１４も同様に平面視でＬ字形を
なし、ゲートポリシリコン層６の長手方向の他端部には
ドレインコンタクト１８が設けられた幅広の第１部分が
配置されている。そして、このドレインコンタクト１８
が設けられていない部分は幅狭の第２部分となっている
。
なし、ゲートポリシリコン層６の長手方向の他端部には
ドレインコンタクト１８が設けられた幅広の第１部分が
配置されている。そして、このドレインコンタクト１８
が設けられていない部分は幅狭の第２部分となっている
。
このように、ソース・ドレイン拡散領域１３゜１４の面
積が小さく、ソース・ドレイン拡散領域１３．１４は動
作上不要な領域が減少するので、その底面容量が減少し
、動作速度が速くなる。
積が小さく、ソース・ドレイン拡散領域１３．１４は動
作上不要な領域が減少するので、その底面容量が減少し
、動作速度が速くなる。
また、ソースコンタクト１７はゲートポリシリコン層６
の長手方向−喘側、ドレインコンタクト１８はその他端
側に配置されているので、隣接する１対のＭＯＳトラン
ジスタについて、そのソースコンタクト１７とドレイン
コンタクト１８とはゲートポリシリコン層６の長手方向
にずれているため、隣接するＭＯＳトランジスタ間の間
隔を従来よりも小さくすることができる。これにより、
ＭＯＳトランジスタを高集積化して配置することができ
る。
の長手方向−喘側、ドレインコンタクト１８はその他端
側に配置されているので、隣接する１対のＭＯＳトラン
ジスタについて、そのソースコンタクト１７とドレイン
コンタクト１８とはゲートポリシリコン層６の長手方向
にずれているため、隣接するＭＯＳトランジスタ間の間
隔を従来よりも小さくすることができる。これにより、
ＭＯＳトランジスタを高集積化して配置することができ
る。
［発明の効果］
以上説明したように本発明によれば、ソース及びドレイ
ン拡散領域におけるＭＯＳトランジスタの動作上不要な
部分を減少させ、ソース及びドレイン拡散領域の底面容
量を小さくし、ＭＯＳトランジスタの動作速度を速くす
ることができる。また、ソース及びドレイン拡散領域の
形状をＬ字形及び逆り字形に配置することもでき、この
場合は隣接するＭＯＳトランジスタ間の間隔を小さくす
ることできる。これにより、更に一層の高集積化が図れ
るという効果も奏する。
ン拡散領域におけるＭＯＳトランジスタの動作上不要な
部分を減少させ、ソース及びドレイン拡散領域の底面容
量を小さくし、ＭＯＳトランジスタの動作速度を速くす
ることができる。また、ソース及びドレイン拡散領域の
形状をＬ字形及び逆り字形に配置することもでき、この
場合は隣接するＭＯＳトランジスタ間の間隔を小さくす
ることできる。これにより、更に一層の高集積化が図れ
るという効果も奏する。
第１図は本発明の実施例に係るＭＯＳトランジスタを示
し、第１図（ａ）はそのＭＯＳトランジスタの平面図、
第１図（ｂ）は第１図（ａ）のニーＩ線による断面図、
第２図は従来のＭＯＳトランジスタを示し、第２図（ａ
）はそのＭＯＳトランジスタの平面図、第２図（ｂ）は
第２図（ａ）の■−■線による断面図を示す。 １；半導体基板、２，１２；フィールド酸化膜、３．１
３； 拡散領域、 リコン層、 ８；ドレイ ソース拡散領域、４，１４；ドレイン ５；ゲート酸化膜、６；ゲートポリシ フ、１７；ソースコンタクト、８，１ ンコンタクト
し、第１図（ａ）はそのＭＯＳトランジスタの平面図、
第１図（ｂ）は第１図（ａ）のニーＩ線による断面図、
第２図は従来のＭＯＳトランジスタを示し、第２図（ａ
）はそのＭＯＳトランジスタの平面図、第２図（ｂ）は
第２図（ａ）の■−■線による断面図を示す。 １；半導体基板、２，１２；フィールド酸化膜、３．１
３； 拡散領域、 リコン層、 ８；ドレイ ソース拡散領域、４，１４；ドレイン ５；ゲート酸化膜、６；ゲートポリシ フ、１７；ソースコンタクト、８，１ ンコンタクト
Claims (1)
- （１）半導体基板上に形成されたゲート電極層と、半導
体基板表面に形成されたソース及びドレイン拡散領域と
を有するＭＯＳトランジスタにおいて、前記各ソース及
びドレイン拡散領域は夫々コンタクトが配置される第１
部分と、この第１部分よりも狭幅の第２部分とから構成
されていることを特徴とするＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094674A JP2978504B2 (ja) | 1989-04-14 | 1989-04-14 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094674A JP2978504B2 (ja) | 1989-04-14 | 1989-04-14 | Ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02272760A true JPH02272760A (ja) | 1990-11-07 |
| JP2978504B2 JP2978504B2 (ja) | 1999-11-15 |
Family
ID=14116775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094674A Expired - Lifetime JP2978504B2 (ja) | 1989-04-14 | 1989-04-14 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2978504B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136400A (ja) * | 1991-10-21 | 1993-06-01 | Samsung Electron Co Ltd | 半導体装置の接触窓形成方法 |
| KR100935775B1 (ko) * | 2007-12-03 | 2010-01-08 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100650867B1 (ko) * | 2005-12-29 | 2006-11-28 | 동부일렉트로닉스 주식회사 | 협채널 금속 산화물 반도체 트랜지스터 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858741A (ja) * | 1981-10-05 | 1983-04-07 | Nec Corp | 集積回路装置 |
| JPS5866342A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63240070A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 絶縁ゲ−ト型電界効果半導体装置 |
| JPH01274450A (ja) * | 1988-04-26 | 1989-11-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1989
- 1989-04-14 JP JP1094674A patent/JP2978504B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858741A (ja) * | 1981-10-05 | 1983-04-07 | Nec Corp | 集積回路装置 |
| JPS5866342A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63240070A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 絶縁ゲ−ト型電界効果半導体装置 |
| JPH01274450A (ja) * | 1988-04-26 | 1989-11-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136400A (ja) * | 1991-10-21 | 1993-06-01 | Samsung Electron Co Ltd | 半導体装置の接触窓形成方法 |
| KR100935775B1 (ko) * | 2007-12-03 | 2010-01-08 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2978504B2 (ja) | 1999-11-15 |
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