JPH027475A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH027475A JPH027475A JP15706088A JP15706088A JPH027475A JP H027475 A JPH027475 A JP H027475A JP 15706088 A JP15706088 A JP 15706088A JP 15706088 A JP15706088 A JP 15706088A JP H027475 A JPH027475 A JP H027475A
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- Japan
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- diffusion layer
- groove
- gate
- thin
- oxide film
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- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 11
- 238000009792 diffusion process Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 7
- 229920005591 polysilicon Polymers 0.000 claims abstract description 7
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 238000002955 isolation Methods 0.000 claims abstract description 5
- 238000002844 melting Methods 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 238000005468 ion implantation Methods 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 125000006850 spacer group Chemical group 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 2
- 230000008018 melting Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体基板上に形成する微細な電界効果トラ
ンジスタに関する。
ンジスタに関する。
（従来の技術）
半導体基板上に作り込む能動素子の一つである電界効果
トランジスタは、ゲート電極に高融点金属材料を用いて
ドレインおよびソースを自己整合的に形成するものが現
在では最も一般的である。
トランジスタは、ゲート電極に高融点金属材料を用いて
ドレインおよびソースを自己整合的に形成するものが現
在では最も一般的である。
この構造の電界効果トランジスタにおいて、特にドレイ
ンとソース間の耐圧を上げる必要がある場合、実効的な
ゲート部分からある距離をあけて濃い拡散層を形成し、
その内側にゲートに対して自己整合的な薄い拡散層を形
成する、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｉｆｕｇ
ａｄ Ｄｒａｉｎ）構造にすることが一般的に行なわれ
ている。
ンとソース間の耐圧を上げる必要がある場合、実効的な
ゲート部分からある距離をあけて濃い拡散層を形成し、
その内側にゲートに対して自己整合的な薄い拡散層を形
成する、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｉｆｕｇ
ａｄ Ｄｒａｉｎ）構造にすることが一般的に行なわれ
ている。
（発明が解決しようとする課題）
従来から用いられているＬＤＤ構造を持つ電界効果トラ
ンジスタでは、ゲートからある距離にわたって薄い拡散
層を形成する必要があるため、トランジスタの基板上で
の専有面積がその分大きくなる。また、その距離を決定
するために、ゲートの側壁に形成されているスペーサー
等を作成するためには複雑な工程が必要である。
ンジスタでは、ゲートからある距離にわたって薄い拡散
層を形成する必要があるため、トランジスタの基板上で
の専有面積がその分大きくなる。また、その距離を決定
するために、ゲートの側壁に形成されているスペーサー
等を作成するためには複雑な工程が必要である。
（課題を解決するための手段）
前項の問題点を解決するために１本発明の電界効果トラ
ンジスタは、高融点金属材料をゲート電極として持ち、
このゲートおよびトランジスタ同士を分離するための絶
縁膜に対して自己整合的に形成された溝と、その底部に
形成された濃い濃度の拡散層と溝の側壁のうち、ゲート
に沿った部分に形成された薄い拡散層を持つことを特徴
としている。
ンジスタは、高融点金属材料をゲート電極として持ち、
このゲートおよびトランジスタ同士を分離するための絶
縁膜に対して自己整合的に形成された溝と、その底部に
形成された濃い濃度の拡散層と溝の側壁のうち、ゲート
に沿った部分に形成された薄い拡散層を持つことを特徴
としている。
（作 用）
本発明の電界効果トランジスタにおいて、ＬＤＤの構造
の薄い拡散層がほぼ垂直に形成された溝の側壁に形成さ
れるので、半導体基板上における専有面積が極めて小さ
くなる。また、基板上に形成される溝がゲート電極およ
び酸化膜に対して自己整合的に形成されるので、極めて
製造工程が簡単である。
の薄い拡散層がほぼ垂直に形成された溝の側壁に形成さ
れるので、半導体基板上における専有面積が極めて小さ
くなる。また、基板上に形成される溝がゲート電極およ
び酸化膜に対して自己整合的に形成されるので、極めて
製造工程が簡単である。
（実施例）
以下、本発明の一実施例について図面を参照しながら説
明する。図は、本発明の電界効果トランジスタのうちＮ
チャンネルトランジスタの断面を示したものである０図
に示すＰ型シリコン基板１の上に選択酸化法によって素
子分離層（分離酸化膜）２を形成した後、ゲート酸化膜
を形成し、その上にポリシリコンによるゲート電極３を
形成した。このポリシリコンゲート長は約１．２μＩで
ある。
明する。図は、本発明の電界効果トランジスタのうちＮ
チャンネルトランジスタの断面を示したものである０図
に示すＰ型シリコン基板１の上に選択酸化法によって素
子分離層（分離酸化膜）２を形成した後、ゲート酸化膜
を形成し、その上にポリシリコンによるゲート電極３を
形成した。このポリシリコンゲート長は約１．２μＩで
ある。
ゲートパターンは、ポジレジストをマスクとした異方性
ドライエツチング法で形成した。次に、前記ポジレジス
トを再度マスクとして用いて、シリコンの基板に図に示
す溝４を形成した。溝の深さは約２００μｍである。溝
の底部にその後イオン注入を行なって、濃いＮ型の拡散
層５を形成した。次に、溝の側壁に角度をつけたイオン
注入を行なって、薄いＮ型の拡散層６を形成した。この
後アニールを行ない、通常通りの配線を行なうことによ
って集積回路が形成される。本方法においては、図にお
ける薄い拡散層６が基板の表面に対して垂直に形成され
るため、その分トランジスタの専有面積が少なくてすみ
、高集積化が可能である。また、薄い拡散層を形成する
ために一般に必要とされているゲートポリシリコン側壁
へのスペーサーの形成工程が不要であり、製造工程が簡
単である。
ドライエツチング法で形成した。次に、前記ポジレジス
トを再度マスクとして用いて、シリコンの基板に図に示
す溝４を形成した。溝の深さは約２００μｍである。溝
の底部にその後イオン注入を行なって、濃いＮ型の拡散
層５を形成した。次に、溝の側壁に角度をつけたイオン
注入を行なって、薄いＮ型の拡散層６を形成した。この
後アニールを行ない、通常通りの配線を行なうことによ
って集積回路が形成される。本方法においては、図にお
ける薄い拡散層６が基板の表面に対して垂直に形成され
るため、その分トランジスタの専有面積が少なくてすみ
、高集積化が可能である。また、薄い拡散層を形成する
ために一般に必要とされているゲートポリシリコン側壁
へのスペーサーの形成工程が不要であり、製造工程が簡
単である。
（発明の効果）
以上のように１本発明の電界効果トランジスタは、ＬＤ
Ｄの構造の薄い拡散層がほぼ垂直に形成された溝の側壁
に形成されるので、半導体基板上における専有面積が極
めて小さくなり、また、基板上に形成される溝がゲート
電極および酸化膜に対して自己整合的に形成されるので
、極めて製造工程が簡単である。
Ｄの構造の薄い拡散層がほぼ垂直に形成された溝の側壁
に形成されるので、半導体基板上における専有面積が極
めて小さくなり、また、基板上に形成される溝がゲート
電極および酸化膜に対して自己整合的に形成されるので
、極めて製造工程が簡単である。
図は本発明の電界効果トランジスタの断面図である。
１・・・Ｐ型シリコン基板、 ２・・・分離酸化膜、３
・・・ポリシリコンゲート電極、 ４・・・基板に形成
した溝、 ５・・・濃いＮ型拡散層、６・・・薄いＮ型
拡散層。 特許出願人 松下電子工業株式会社 １−Ｐｉシリコン基核 ３°°゛ボリシリコンケ゛−ト電、棲 ５゛°°羞いＮ型芯敵暑 ２°°°分ｓｉ咳化騰 ４゛°°膚Ｌｋ＋：形成しＴ二連 ６°°・簿ｗＮ堅拡叡１
・・・ポリシリコンゲート電極、 ４・・・基板に形成
した溝、 ５・・・濃いＮ型拡散層、６・・・薄いＮ型
拡散層。 特許出願人 松下電子工業株式会社 １−Ｐｉシリコン基核 ３°°゛ボリシリコンケ゛−ト電、棲 ５゛°°羞いＮ型芯敵暑 ２°°°分ｓｉ咳化騰 ４゛°°膚Ｌｋ＋：形成しＴ二連 ６°°・簿ｗＮ堅拡叡１
Claims (1)
- ポリシリコンまたは高融点金属材料をゲートとして持ち
、ゲートと分離絶縁膜に対して自己整合的に半導体基板
に形成された溝の底部にソースおよびドレイン領域とな
る基板と反対の導電型の濃い濃度を持つ拡散層をもつこ
と、および同溝の側壁のうちゲート下の部分に前記拡散
層より薄い濃度の拡散層を持つことを特徴とする電界効
果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15706088A JPH027475A (ja) | 1988-06-25 | 1988-06-25 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15706088A JPH027475A (ja) | 1988-06-25 | 1988-06-25 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027475A true JPH027475A (ja) | 1990-01-11 |
Family
ID=15641335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15706088A Pending JPH027475A (ja) | 1988-06-25 | 1988-06-25 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH027475A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262337A (en) * | 1991-03-13 | 1993-11-16 | Gold Star Electron Co., Ltd. | Method of making a metal oxide semiconductor field effect transistor having a convex channel region |
| US5278438A (en) * | 1991-12-19 | 1994-01-11 | North American Philips Corporation | Electrically erasable and programmable read-only memory with source and drain regions along sidewalls of a trench structure |
| US5834810A (en) * | 1996-10-17 | 1998-11-10 | Mitsubishi Semiconductor America, Inc. | Asymmetrical vertical lightly doped drain transistor and method of forming the same |
| KR100296105B1 (ko) * | 1999-05-03 | 2001-07-12 | 김영환 | 반도체 장치의 제조방법 |
-
1988
- 1988-06-25 JP JP15706088A patent/JPH027475A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262337A (en) * | 1991-03-13 | 1993-11-16 | Gold Star Electron Co., Ltd. | Method of making a metal oxide semiconductor field effect transistor having a convex channel region |
| US5278438A (en) * | 1991-12-19 | 1994-01-11 | North American Philips Corporation | Electrically erasable and programmable read-only memory with source and drain regions along sidewalls of a trench structure |
| US5834810A (en) * | 1996-10-17 | 1998-11-10 | Mitsubishi Semiconductor America, Inc. | Asymmetrical vertical lightly doped drain transistor and method of forming the same |
| KR100296105B1 (ko) * | 1999-05-03 | 2001-07-12 | 김영환 | 반도체 장치의 제조방법 |
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