KR20000073372A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본발명은 반도체 소자의 제조방법에 관한 것으로, 특히 게이트 전극의 저항 증가를 억제하여 소자의 고속화를 꾀할 수 있도록 한 반도체 소자의 제조방법에 관한 것이다.
본발명의 반도체 소자 제조방법은, 반도체 기판상에 게이트 절연막을 형성하는 공정과, 상기 게이트절연막상에 도전막을 형성하는 공정과, 상기 도전막을 패터닝하여 도전막 기둥을 형성하는 공정과, 상기 도전막 기둥 측벽에 제1 실리사이드층을 형성하는 공정과, 상기 도전막 기둥 양측 반도체 기판내에 제1불순물층을 형성하는 공정과, 상기 도전막 기둥 측벽에 형성된 제1실리사이드층 옆에 사이드월 스페이서를 형성하는 공정과, 상기 사이드월 스페이서의 바깥측 반도체 기판내에 제2불순물층을 형성하는 공정을 포함한다.
Description
본발명은 반도체 소자의 제조방법에 관한 것으로, 특히 게이트전극의 배선저항을 줄여 반도체 소자의 고속화를 실현하도록 한 반도체 소자의 제조방법에 관한 것이다.
종래, 반도체 소자의 동작을 고속화하기 위해, 반도체 메모리 집적회로의 주변회로부 트랜지스터의 게이트전극인 폴리실리콘층의 상면에 텅스텐 실리사이드층을 형성하는 기술이 잘알려져 있다. 또한, 주변회로부 트랜지스터의 소스/드레인에 자기정렬법으로 형성된 실리사이드(self-aligned silicide) 일명 살리사이드(salicide)층을 형성하는 기술도 잘 알려져 있다.
도1은 종래 반도체 소자의 주변회로부 트랜지스터의 구조를 도시한 것이다. 즉, 반도체 기판(10)상에 게이트절연막(11)이 형성되어 있고, 상기 게이트 절연막(11)위에 게이트전극(12)이 형성되어 있다. 상기 게이트전극(12)는 폴리실리콘층(12a)와 그 상면에 형성된 텅스텐 실리사이드(12b)로 구성되어 있다. 상기 게이트전극(12) 양측 반도체 기판(10)상에는 사이드월 스페이서(14)가 형성되어 있다. 상기 사이드월 스페이서(14) 하방의 반도체 기판(10)내에는 LDD(lightly doped drain)라고 부르는 정션의 깊이가 얕은 불순물층(13)이 형성되어 있다. 상기 얕은 불순물층(13)의 옆의 반도체 기판(10)내에는 소스/드레인이라고 하는 정션의 깊이가 깊은 깊은 불순물층(15)이 형성되어 있다. 상기 게이트전극(12)과 상기 소스/드레인(15)상면에는 자기정렬 실리사이드법으로 형성된 실리사이드층(16)이 형성되어 있다.
그러나, 상기 종래 반도체 소자의 게이트전극 구조에서는 텅스텐 실리사이드층이 폴리실리콘층의 상면에 형성되어 있기 때문에, 반도체 소자의 집적도가 높아져 게이트전극의 크기가 축소되면 폴리실리콘층과 실리사이드층의 면적이 같이 축소되므로, 게이트전극의 배선저항 증가를 효과적으로 억제할 수 없는 문제점이 있었다.
따라서, 본발명은 상기와 같은 문제점에 비추어 안출된 것으로, 상기 게이트전극의 크기가 축소되더라도 폴리실리콘층의 표면적에 비해 실리사이드층이 점유하는 표면적비를 증가시키도록 하여 게이트전극의 배선저항의 증가를 억제하는 것을 목적으로 한다.
상기와 같은 본발명의 목적을 달성하기 위하여, 상기 게이트전극의 양측벽에 실리사이드층을 형성하는 반도체 소자의 제조방법을 제공한다.
상기와 같은 본발명의 목적을 달성하기 위한 반도체 소자의 제조방법은, 반도체 기판상에 게이트 절연막을 형성하는 공정과, 상기 게이트절연막상에 도전막을 형성하는 공정과, 상기 도전막을 패터닝하여 도전막 기둥을 형성하는 공정과, 상기 도전막 기둥 측벽에 제1 실리사이드층을 형성하는 공정과, 상기 도전막 기둥 양측 반도체 기판내에 제1불순물층을 형성하는 공정과, 상기 도전막 기둥 측벽에 형성된 제1실리사이드층 옆에 사이드월 스페이서를 형성하는 공정과, 상기 사이드월 스페이서의 바깥측 반도체 기판내에 제2불순물층을 형성하는 공정을 포함한다.
도1은 종래 반도체 소자 구조를 도시한 종단면도이다.
도2a 내지 도2e는 본발명에 따른 반도체 소자의 제조공정 순서를 도시하고 있다.
***** 도면부호의 설명 *****
10 : 반도체 기판 11 : 게이트 절연막
12 : 게이트 전극 12a : 폴리실리콘층
12b : 텅스텐 실리사이드 13 : 얕은 불순물층
14 : 사이드월 스페이서 15 : 깊은 불순물층
16 : 실리사이드층
20 : 반도체 기판 21 : 게이트 절연막
22 : 폴리실리콘층 22a : 폴리실리콘 기둥
23 : 실리콘 질화막 23a : 실리콘 질화막 패턴
24 : 제1실리사이드층 25 : 게이트 전극
26 : 제1불순물층 27 : 사이드월 스페이서
28 : 제2불순물층 29 : 제1실리사이드층
본발명의 반도체 소자의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저 도2a에 도시된 바와 같이, 반도체 기판(20)상에 게이트절연막(21)을 형성하고, 상기 게이트절연막(21)위에 폴리실리콘층(22)을 형성하고, 상기 폴리실리콘층(22)위에 상기 폴리실리콘층(22)과 식각 선택비가 현저히 큰 재료층(23)을 형성한다. 상기 게이트절연막(21)의 재료는 실리콘 산화막, 실리콘 질화막등으로 형성한다. 또한 상기 폴리실리콘층(22)과 식각 선택비가 현저히 큰 층(23)의 재료는 예를들면 실리콘 질화막(Si3N4)을 들 수 있다.
다음으로, 상기 실리콘 질화막(23)에 대해 포토리소그라피/에칭 공정을 실시하여, 최종적인 게이트전극의 크기에 상응하는 실리콘 질화막 패턴(23a)을 형성한다. 다음으로, 상기 실리콘 질화막 패턴(23a)을 마스크로하여 상기 폴리실리콘층(22)을 소정 깊이까지 식각 제거하여 도2b와 같이 폴리실리콘 기둥(22a)을 형성한다.
다음으로, 상기 반도체 기판(20)상의 전체 구조위에 코발트(Co) 또는 티타늄(Ti)과 같은 금속층(미도시)을 형성한 다음, 어닐링하여 도2c와 같이, 상기 폴리실리콘층(22)과 상기 금속층이 접하는 부위에 실리사이드화 반응을 일으켜 제1실리사이드층(24)을 형성한다.
다음으로, 상기 질화막 패턴(23)을 마스크로 이방성 에칭을 하여 상기 폴리실리콘 기둥(22a) 측벽의 제1실리사이드층(24)을 남기고, 나머지 제1실리사이드층을 제거한다. 다음으로, 상기 질화막 패턴(23)을 마스크로하여, 도2b의 식각공정에서 완전히 식각되지 않고 남은 소정두께의 상기 폴리실리콘층(22)의 잔부를 식각 제거하여 도2d와 같이 게이트전극(25)을 형성한다. 상기 게이트전극(25)는 폴리실리콘 기둥(22a)와 그 측벽에 형성된 제1실리사이층(24)으로 구성되어 있다. 따라서, 종래 폴리실리콘층위에 실리사이드층을 형성하는 경우에 비하여, 저항이 상대적으로 높은 폴리실리콘 전표면적에 대한 저항이 상대적으로낮은 실리사이드층의 면적비가 증가하여 전체 게이트전극의 저항이 낮아져 반도체 소자 동작의 고속화를 꾀할 수 있다.
다음으로, 상기 질화막 패턴(23) 및 게이트전극(25)을 마스크로하여 상기 반도체 기판내에 불순물 이온을 주입하여 도2d와 같이 제1불순물층(26)을 형성한다.
다음으로, 상기 도2d의 전체 구조위에 절연막을 형성한 다음, 이방성 에칭을 실시하여 도2e와 같이, 상기 게이트전극(25)의 측벽에 사이드월 스페이서(27)를 형성한다. 다음으로, 상기 사이드월 스페이서(27)를 마스크로하여 상기 반도체 기판(20)내에 불순물 이온을 주입하여 제2불순물층(28)을 형성한다. 상기 제2불순물층(28)의 정션 깊이는 제1불순물층(26)의 정션 깊이보다 상대적으로 깊고, 트랜지스터의 소스/드레인으로 동작한다.
다음으로, 상기 제2불순물층(28)위에 제2실리사이드층(29)을 형성하여 반도체소자의 제조를 완료한다. 상기 제2실리사이드층(29)의 형성방법은, 상기 제2불순물층(28)을 형성한 후, 반도체 기판(20)상의 전체 구조위에 코발트(Co) 또는 티타늄(Ti)과 같은 금속막을 형성한 후, 열처리를 실시하여 상기 제2불순물층(28)과 금속층 사이에 실리사이드화 반응을 일으켜 실리사이드층을 형성하고, 실리사이드화 반응이 일어나지 않은 부분의 금속층을 제거하는 자기정렬 실리사이드 공정을 적용하여 형성할 수 있다.
한편, 상기 반도체소자의 제조공정에서, 상기 제2불순물층 상면에 제2실리사이드층을 형성하는 공정은 생략할 수도 있다. 즉 상기 반도체 소자가 반도체 메모리 집적회로의 메모리 셀부를 구성하는 소자일 때는, 상기 제2실리사이층을 형성함으로써 누설전류가 커져 리프레시 주기가 짧아지고 한편 금속 오염등에 의하여 반도체 소자의 전기적인 특성 저하가 염려되기 때문이다. 따라서, 상기 제2실리사이드층 형성공정은 반도체 메모리 집적회로의 경우 입/출력 버퍼, 또는 제어신호회로를 구성하는 주변회로부의 소자에 적용하는 것이 바람직하다.
본발명에 따르면, 폴리실리콘층 기둥을 형성하고,그 측벽에 실리사이드층을 형성함으로써, 상대적으로 저항이 큰 폴리실리콘의 표면적에 대비하여 상대적으로 저항이 낮은 실리사이드층이 차지하는 면적비를 종래보다 크게함으로써, 게이트전극의 배선저항의 증가를 최대한 억제하는 효과가 있다. 결과적으로 반도체 소자 동작의 고속화를 실현하는 효과가 있다.
Claims (8)
- 반도체 기판상에 게이트 절연막을 형성하는 공정과,상기 게이트절연막상에 도전막을 형성하는 공정과,상기 도전막을 패터닝하여 도전막 기둥을 형성하는 공정과,상기 도전막 기둥 측벽에 제1 실리사이드층을 형성하는 공정과,상기 도전막 기둥 양측 반도체 기판내에 제1불순물층을 형성하는 공정과,상기 도전막 기둥 측벽에 형성된 제1실리사이드층 옆에 사이드월 스페이서를 형성하는 공정과,상기 사이드월 스페이서의 바깥측 반도체 기판내에 제2불순물층을 형성하는 공정을 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 게이트절연막은 실리콘 산화막인 것을 특징으로하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 도전막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 도전막 기둥을 형성하는 공정은,상기 도전막위에 실리콘 질화막을 형성하는 공정과,상기 질화막을 패터닝하여 게이트전극 크기의 실리콘 질화막 패턴을 형성하는 공정과,상기 실리콘 질화막 패턴을 마스크로하여 상기 도전막을 소정깊이까지 식각제거하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제4항에 있어서, 상기 도전막 기둥의 측벽에 제1실리사이드층을 형성하는 공정은,상기 도전막기둥을 형성하는 공정에서 얻어진 구조의 전면에 금속층을 형성하는 공정과,상기 금속층을 어닐링하여 상기 금속층과 상기 도전막이 접하는 부위에서 실리사이드화 반응을 일으켜서 실리사이드층을 형성하는 공정과,상기 질화막 패턴을 마스크로하여 상기 실리사이등과, 도전막의 잔부를 식각 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서, 상기 금속층은 코발트 또는 티타늄인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 제2불순물층의 상면에 제2실리사이드층을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 제2실리사이층을 형성하는 공정은,상기 제2불순물층을 형성하는 공정에서 얻어진 전체 구조위에 금속층을 형성하는 공정과,상기 금속층을 열처리하여 상기 금속층과 상기 제2불순물층이 접하는 부위에 실리사이드화 반응을 일으키는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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