JPS6149473A - ポリサイドゲ−トｍｏｓ ｉｃの製造方法 - Google Patents
ポリサイドゲ−トｍｏｓ ｉｃの製造方法Info
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- JPS6149473A JPS6149473A JP17200684A JP17200684A JPS6149473A JP S6149473 A JPS6149473 A JP S6149473A JP 17200684 A JP17200684 A JP 17200684A JP 17200684 A JP17200684 A JP 17200684A JP S6149473 A JPS6149473 A JP S6149473A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、微細なパターン７有するＭＯ８ＷＩＣ［お
いて、ゲートポリシリコン電極の側壁に高融点金属ある
いは高融点金属シリサイドの領域ケ形成し、ゲート電極
の抵抗を低下させることを目的とし定ポリサイドゲート
ＭＯ８Ｉｃの製造方法に関するものである。
いて、ゲートポリシリコン電極の側壁に高融点金属ある
いは高融点金属シリサイドの領域ケ形成し、ゲート電極
の抵抗を低下させることを目的とし定ポリサイドゲート
ＭＯ８Ｉｃの製造方法に関するものである。
従来、ゲート長が２．０μｍ以上の場合は、ゲート配線
としてポリシリコンにリン（Ｐ） ７＜ドープする方法
がとらｎてきに０しかし、ゲート長が２．０μｍ以下の
微細パターンの場合、この従来方法では、ゲート長の減
少に反比例し、ゲート配線抵抗が増大する欠点Ｚ有する
。そこで、第１図（ａ）。
としてポリシリコンにリン（Ｐ） ７＜ドープする方法
がとらｎてきに０しかし、ゲート長が２．０μｍ以下の
微細パターンの場合、この従来方法では、ゲート長の減
少に反比例し、ゲート配線抵抗が増大する欠点Ｚ有する
。そこで、第１図（ａ）。
（ｂ）Ｋ示すように高融点金属あるいはそのシリサイド
をゲート配線材料として使用することが試みらｎてきに
０以下、さらに第１図（ａ）、（ｂ）ＶＣより従来刀先
について説明する。
をゲート配線材料として使用することが試みらｎてきに
０以下、さらに第１図（ａ）、（ｂ）ＶＣより従来刀先
について説明する。
第１図（ａ） において、１はＳｔ基板、２は分離酸化
膜、３はＮ、拡散領域、４はゲート酸化膜、５は高融点
金属を単独で前記ゲート酸化膜４上に形成しにゲート電
極である。この方法の場合、高融点金属の内部応力が大
きいため、ゲート酸化膜４との付着力が小さく、熱処理
によって高融点金属のはく離が生じ易い。まＫ、高融点
金属中の不鈍物（ナトリヮム等）Ｋよってゲート酸化膜
４が汚染さｎ、デバイスの信頼性上も好ましくない場合
がある。
膜、３はＮ、拡散領域、４はゲート酸化膜、５は高融点
金属を単独で前記ゲート酸化膜４上に形成しにゲート電
極である。この方法の場合、高融点金属の内部応力が大
きいため、ゲート酸化膜４との付着力が小さく、熱処理
によって高融点金属のはく離が生じ易い。まＫ、高融点
金属中の不鈍物（ナトリヮム等）Ｋよってゲート酸化膜
４が汚染さｎ、デバイスの信頼性上も好ましくない場合
がある。
また、第１図（ｂ）はリンｔドープしたゲートポリシリ
コンロｔゲート酸化膜４上に形成し、この上に高融点金
属を形成してゲート電極５とした場合である。この場合
、ゲートポリシリコンロと高融点金属のエツチング速度
が異なるため、製造上困難があるととも匠、ゲートポリ
シリコンロと高融点金属が重なる構造であるから段差が
大きく、アルミ配線工程での断線が生じ易い。
コンロｔゲート酸化膜４上に形成し、この上に高融点金
属を形成してゲート電極５とした場合である。この場合
、ゲートポリシリコンロと高融点金属のエツチング速度
が異なるため、製造上困難があるととも匠、ゲートポリ
シリコンロと高融点金属が重なる構造であるから段差が
大きく、アルミ配線工程での断線が生じ易い。
この発明は、上記欠点を除去するためＫなさｎ几もので
、ゲートポリシリコン電極の側壁に高融点金属あるいは
高融点金属シリサイドの領域を形成しＬものである。以
下、この発明について説明する。
、ゲートポリシリコン電極の側壁に高融点金属あるいは
高融点金属シリサイドの領域を形成しＬものである。以
下、この発明について説明する。
〔発明の実施例〕
” 第２図（ａ）、 （ｂ）、 （
ｃ）はこの発明の一実施例を示す工程園である。まず第
２図（ａ）のよ５に、ゲートポリシリコン電極７とＲＩ
Ｅ法によってエツチングして形成し、イオン注入によっ
てソース・ドレイン領域となるＮ＋拡散領域３を形成す
る。次に第２図（ｂ）のように、ワエハ全面に高融点金
属膜あるいは高融点金属ソリサイド膜８を形成した後、
写真製版工程を必要とすることなく、ＲＩＥ法によりエ
ツチングし、第２図（ｃ）のように平坦部の高融点金属
膜あるいは高融点金属シリサイド膜８のみを除去し、ゲ
ートポリシリコン電極７の側壁に高融点金属あるいは高
融点金属シリサイドの領域８ａＹ形成し瓦ものである。
ｃ）はこの発明の一実施例を示す工程園である。まず第
２図（ａ）のよ５に、ゲートポリシリコン電極７とＲＩ
Ｅ法によってエツチングして形成し、イオン注入によっ
てソース・ドレイン領域となるＮ＋拡散領域３を形成す
る。次に第２図（ｂ）のように、ワエハ全面に高融点金
属膜あるいは高融点金属ソリサイド膜８を形成した後、
写真製版工程を必要とすることなく、ＲＩＥ法によりエ
ツチングし、第２図（ｃ）のように平坦部の高融点金属
膜あるいは高融点金属シリサイド膜８のみを除去し、ゲ
ートポリシリコン電極７の側壁に高融点金属あるいは高
融点金属シリサイドの領域８ａＹ形成し瓦ものである。
このようにゲートポリシリコン電極７の側壁に高融点金
属あるいは高融点金属シリサイドの領域８ａを形成する
ことによりゲート電極の低抵抗化ケバかつ定ポリサイド
ゲートＭＯ８ＩＣが得らｎる。
属あるいは高融点金属シリサイドの領域８ａを形成する
ことによりゲート電極の低抵抗化ケバかつ定ポリサイド
ゲートＭＯ８ＩＣが得らｎる。
以上説明し定ようにこの発明は１、ゲートポリシリコン
電極の側壁に高融点金属あるいは高融点金属シリサイド
の領域を形成したので、ゲートは従来通りのポリシリコ
ンゲートであり、付着力、汚染等の心配がなく、かつ低
抵抗で、低段差のポリサイドデバイスが作製できる利点
がある。
電極の側壁に高融点金属あるいは高融点金属シリサイド
の領域を形成したので、ゲートは従来通りのポリシリコ
ンゲートであり、付着力、汚染等の心配がなく、かつ低
抵抗で、低段差のポリサイドデバイスが作製できる利点
がある。
第１図（ａ）、（ｂ）は従来のポリサイトゲ−）ＭＯＳ
ＩＣの製造工程を示す断面図、第２図（ａ）〜（ｃ）
にこの発明の一実施例を示すポリサイトゲ−）ＭＯ８Ｉ
Ｃの製造工程を示す断面図である。 図中、１はＳｉ 基板、２は分離酸化膜、３は炉拡散
領域、４はゲート酸化膜、７はゲートポリシリコン電極
、８は高融点金属あるいは高融点金属シリサイド膜、８
ａは高融点金属膜あるいは高融点金属シリサイドの領域
である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩 増雄 （外２名ン 第１図 第２図
ＩＣの製造工程を示す断面図、第２図（ａ）〜（ｃ）
にこの発明の一実施例を示すポリサイトゲ−）ＭＯ８Ｉ
Ｃの製造工程を示す断面図である。 図中、１はＳｉ 基板、２は分離酸化膜、３は炉拡散
領域、４はゲート酸化膜、７はゲートポリシリコン電極
、８は高融点金属あるいは高融点金属シリサイド膜、８
ａは高融点金属膜あるいは高融点金属シリサイドの領域
である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩 増雄 （外２名ン 第１図 第２図
Claims (1)
- ＭＯＳ型ＩＣにおいて、ゲートポリシリコンのエッチン
グを反応性イオンエッチング法で行い、次に全面に高融
点金属膜あるいは高融点金属シリサイド膜を形成した後
、反応性イオンエッチング法によつてエッチングを行い
、平坦部の前記高融点金属膜あるいは高融点金属シリサ
イド膜を除去し前記ゲートポリシリコンの側壁に前記高
融点金属あるいは高融点金属シリサイドの領域を形成す
る工程を含むことを特徴とするポリサイドゲートＭＯＳ
ＩＣの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17200684A JPS6149473A (ja) | 1984-08-17 | 1984-08-17 | ポリサイドゲ−トｍｏｓ ｉｃの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17200684A JPS6149473A (ja) | 1984-08-17 | 1984-08-17 | ポリサイドゲ−トｍｏｓ ｉｃの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149473A true JPS6149473A (ja) | 1986-03-11 |
Family
ID=15933769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17200684A Pending JPS6149473A (ja) | 1984-08-17 | 1984-08-17 | ポリサイドゲ−トｍｏｓ ｉｃの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149473A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000073372A (ko) * | 1999-05-10 | 2000-12-05 | 김영환 | 반도체 소자의 제조방법 |
| KR100399926B1 (ko) * | 2000-12-29 | 2003-09-29 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| CN101290879A (zh) * | 2007-04-17 | 2008-10-22 | 中芯国际集成电路制造(上海)有限公司 | 栅极的制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157572A (en) * | 1981-03-05 | 1982-09-29 | Ibm | Method of producing transistor |
| JPS59121878A (ja) * | 1982-12-28 | 1984-07-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59134879A (ja) * | 1983-01-21 | 1984-08-02 | Toshiba Corp | 半導体装置 |
-
1984
- 1984-08-17 JP JP17200684A patent/JPS6149473A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157572A (en) * | 1981-03-05 | 1982-09-29 | Ibm | Method of producing transistor |
| JPS59121878A (ja) * | 1982-12-28 | 1984-07-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59134879A (ja) * | 1983-01-21 | 1984-08-02 | Toshiba Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000073372A (ko) * | 1999-05-10 | 2000-12-05 | 김영환 | 반도체 소자의 제조방법 |
| KR100399926B1 (ko) * | 2000-12-29 | 2003-09-29 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| CN101290879A (zh) * | 2007-04-17 | 2008-10-22 | 中芯国际集成电路制造(上海)有限公司 | 栅极的制造方法 |
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