KR100201781B1 - 박막 트랜지스터 형성방법 - Google Patents
박막 트랜지스터 형성방법 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 23
- 239000010409 thin film Substances 0.000 title claims abstract description 13
- 239000010408 film Substances 0.000 claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 5
- 229920005591 polysilicon Polymers 0.000 claims abstract description 5
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
본 발명은 바텀 게이트형 박막 트랜지스터 제조방법에 있어서, 폴리실리콘막을 패터닝하여 바텀 게이트 전극을 형성하는 제1단계, 상기 바텀 게이트 전극의 모서리 부분의 게이트 산화막을 두껍게 증착하기 위하여 상기 바텀 게이트 전극의 탑 모서리를 소정부분 비정질화하는 제2단계, 게이트 산화막을 형성하는 제3단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
제1도 내지 제3도는 본 발명의 일실시예에 따른 박막 트랜지스터 제조 공정도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 하부층
3 : 절연막 4 : 바텀 게이트 전극
5 : 감광막 패턴 6 : 게이트 산화막
7 : 채널 형성용 풀리 실리콘막 8 : 상부층
본 발명은 박막 트랜지스터 제조방법에 관한 것으로, 특히 바텀 게이트형 박막트랜지스터(Bottom gate type TFT) 제조방법에 관한 것이다.
바텀 게이트형 박막 트랜지스터에서 게이트가 채널(Channel)에 미치는 필드(Field)의 세기는 바텀 게이트 전극 모서리 부분에서 가장 큰 것으로 나타난다. 종래에는 게이트 산화막이 채널 부분과 게이트 모서리 부분에서 동일하게 형성되어 번-인(Burn-In) 등의 신뢰성 검사시 게이트 모서리 부분에서 상대적으로 열화가 많이되어 박막 트랜지스터의 신뢰성을 저하시키는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 바텀 게이트형 박막 트랜지스터의 게이트 산화막 형성시 게이트 모서리 부분을 채널 부분보다 두껍게 형성하여 채널 부분에 미치는 필드의 세기를 줄여주는 바텀 게이트형 박막 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 바텀 게이트형 박막 트랜지스터 제조방법에 있어서, 폴리 실리콘막을 패터닝하여 바텀 게이트 전극을 형성하는 제1단계, 상기 바텀 게이트 전극의 모서리 부분의 게이트 산화막을 두껍게 증착하기 위하여 상기 바텀 게이트 전극의 탑 모서리를 소정부분 비정질화하는 제2단계, 게이트 산화막을 형성하는 제3단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제1도 내지 제3도를 참조하여 본 발명의 일실시예를 상술한다.
먼저, 제1도는 실리콘 기판(1)상에 벌크(Bulk) 트랜지스터 Vss 라인등이 형성되는 하부층(2)을 형성하고, 절연막(3) 및 폴리 실리콘막을 차례로 증착한후, 게이트 전극 형성용 마스크인 감광막 패턴(5)을 사용하여 바텀 게이트 전극(4)을 형성한 상태를 나타낸 것이다.
다음으로, 제2도는 게이트 모서리 부분의 감광막 패턴(5)의 소정부위(L - L')를 디스컴(Descum) 공정으로 제거한후, 산화막 건식식각 공정을 이용하여 비등방성 식각 함으로서 노출된 바텀 게이트 전극(4) 모서리의 소정부위를 비정질화 한다. 상기 산화막 건식식각 공정은 바텀 게이트 전극(4)에 충격만 줄뿐 식각 효과는 거의 일으키지 않는다. 또한, 이온주입 공정을 통해서도 노출된 바텀 게이트 전극(4) 모서리의 소정부위를 비정질화할 수 있다.
이때, 노출된 바텀 게이트 전극(4) 모서리의 소정부의를 비정질화하는 이유는 이후 형성될 게이트 산화막(6) 증착시 비정질화된 부분의 산화속도가 다른 부분보다 빠른 것을 이용하여 게이트 모서리 부분을 채널 부분보다 두껍게 형성하기 위한 것이다.
이어서, 제3도에 도시된 바와 같이 감광막 패턴(5)를 제거하고, 열산화 공정으로 바텀 게이트 전극(4) 모서리 부분이 두꺼운 게이트 산화막(6)을 형성한다. 끝으로, 채널 형성용 폴리 실리콘막(7)을 증착하고 도핑(Doping)을 통해 소오스 드레인 영역을 형성한 후, 절연막 및 금속배선 등이 형성되는 상부층(8)을 형성하므로써 바텀 게이트형 박막 트랜지스터 제조를 완료하게 된다. 이때, 상기 열산화 공정은 일단 열산화 공정으로 소정 두께의 산화막을 증착한후, 열 효과(Thermal Effect)를 고려하여 나머지 두께의 산화막을 CVD(Chemical Vapor Deposition) 공정을 통해 증착하는 공정으로 대치할 수 있다.
상기와 같이 본 발명은 게이트 전극 패터닝후 간단한 공정의 추가만으로 채널에 미치는 게이트 전극 모서리 부분의 필드의 세기를 줄여 박막 트랜지스터의 신뢰성을 높일 수 있으며, 이로 인해 박막트랜지스터의 신뢰도 확보를 위해 추가로 실시되는 여러 단계의 공정을 간소화할 수 있게 되어 공정상의 수율 향상에 기여하는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (5)
- 바텀 게이트형 박막 트랜지스터 제조방법에 있어서, 폴리 실리콘막을 패터닝하여 바텀 게이트 전극을 형성하는 제1단계, 상기 바텀 게이트 전극의 모서리 부분의 게이트 산화막을 두껍게 증착하기 위하여 상기 바텀 게이트 전극의 탑 모서리를 소정부분 비정질화하는 제2단계, 게이트 산화막을 형성하는 제3단계를 포함하여 이루어지는 것을 특징으로 하는 바텀 게이트형 박막 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제1단계에서 사용된 감광막 패턴의 바텀 게이트 전극 모서리 소정부위를 제거한 후, 산화막 건식 식각 공정을 하여 이루어지는 것을 특징으로 하는 바텀 게이트형 박막 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제2단계는 상기 제1단계에서 사용된 감광막 패턴의 바텀 게이트 전극 모서리 소정부위를 제거한 후, 이온주입 공정을 하여 이루어지는 것을 특징으로 하는 바텀 게이트형 박막 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제3단계는 전체구조 상부에 열산화 공정으로 게이트 산화막을 형성하는 단계인 것을 특징으로 하는 바텀 게이트형 박막 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제3단계는 전체구조 상부에 열산화 공정으로 소정 두께의 게이트 산화막을 형성하고 CVD공정으로 나머지 두께의 게이트 산화막을 증착하는 단계인 것을 특징으로 하는 바텀 게이트형 박막 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960023636A KR100201781B1 (ko) | 1996-06-25 | 1996-06-25 | 박막 트랜지스터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960023636A KR100201781B1 (ko) | 1996-06-25 | 1996-06-25 | 박막 트랜지스터 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980005879A KR980005879A (ko) | 1998-03-30 |
| KR100201781B1 true KR100201781B1 (ko) | 1999-06-15 |
Family
ID=19463353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960023636A KR100201781B1 (ko) | 1996-06-25 | 1996-06-25 | 박막 트랜지스터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100201781B1 (ko) |
-
1996
- 1996-06-25 KR KR1019960023636A patent/KR100201781B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR980005879A (ko) | 1998-03-30 |
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