JPS62290180A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 54
- 229920005591 polysilicon Polymers 0.000 claims description 52
- 238000000034 method Methods 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 37
- 230000005669 field effect Effects 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims 3
- 238000005530 etching Methods 0.000 description 29
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 108091006146 Channels Proteins 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 239000000356 contaminant Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000006641 stabilisation Effects 0.000 description 4
- 238000011105 stabilization Methods 0.000 description 4
- 230000000087 stabilizing effect Effects 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000000670 limiting effect Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000010420 art technique Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000033228 biological regulation Effects 0.000 description 2
- 230000035605 chemotaxis Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 244000089486 Phragmites australis subsp australis Species 0.000 description 1
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 230000002902 bimodal effect Effects 0.000 description 1
- -1 boron ion Chemical class 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 1
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 150000003017 phosphorus Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/35—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices with charge storage in a depletion layer, e.g. charge coupled devices
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３発明の詳細な説明
本発明は一般的には半導体装置に、そしてよシ特定的に
は電場効果エレメント例えば電場効果トランジスター（
ＦＥＴ）および、ランダムアクセスメモＩ） −（ＲＡ
Ｍ） （即時呼出し記憶）集積回路に使用するためのメ
モリーセルに関する。
は電場効果エレメント例えば電場効果トランジスター（
ＦＥＴ）および、ランダムアクセスメモＩ） −（ＲＡ
Ｍ） （即時呼出し記憶）集積回路に使用するためのメ
モリーセルに関する。
集積回路技術は、回路エレメントのサイズを縮小し且つ
装置の歩留りをよくするための工程技術の改善に努力し
ている。本発明は高密変調の製造に本来的に伴なう関連
する多数の開運に関する。
装置の歩留りをよくするための工程技術の改善に努力し
ている。本発明は高密変調の製造に本来的に伴なう関連
する多数の開運に関する。
特に２．従来のアイソプレーナ技術を使用するサブスト
レートの選ばれた部分中での厚い電場酸化物層の形成は
電場酸化物の生長を一定範囲とするために使用されてい
る窒化珪素層からサブストレート部分中への窒化珪素の
望ましくない移行を生ぜしめることが判っている。本発
明は、そのようなサブストレートの窒化珪素混入を経減
させる段階を提供するものである。
レートの選ばれた部分中での厚い電場酸化物層の形成は
電場酸化物の生長を一定範囲とするために使用されてい
る窒化珪素層からサブストレート部分中への窒化珪素の
望ましくない移行を生ぜしめることが判っている。本発
明は、そのようなサブストレートの窒化珪素混入を経減
させる段階を提供するものである。
半導体チップ上での単位面積当りのエレメント数を限定
する従来技術方法の一つは、下にある層のエツチングに
対するマスクとしての沈着酸化物の使用である。沈着酸
化物は塊状でそして厚さが不均一となる傾向があり、こ
のことは厳密なマスク形成を阻害し、それによって耐容
性に悪影響を与えそしてエレメントの密度を限定する。
する従来技術方法の一つは、下にある層のエツチングに
対するマスクとしての沈着酸化物の使用である。沈着酸
化物は塊状でそして厚さが不均一となる傾向があり、こ
のことは厳密なマスク形成を阻害し、それによって耐容
性に悪影響を与えそしてエレメントの密度を限定する。
本発明は沈着酸化物マスクの限界を克服するものである
。
。
更に、本発明により解決される面倒な従来技術上の問題
は、装Ｔサブストレートへの拡散窓をひらくことに付随
する多結晶シリコンゲート層の下の酸化物層の横方向エ
ツチングである。
は、装Ｔサブストレートへの拡散窓をひらくことに付随
する多結晶シリコンゲート層の下の酸化物層の横方向エ
ツチングである。
そのようなゲート層の得られる酸化物アンダーカットは
、ゲート層とサブストレートとの間の短絡によって装置
の破壊を生ぜしめうる。アンダーカットを充填するため
に酸化物を沈着させる従来技術法は信頼しがたいことが
証明されている。
、ゲート層とサブストレートとの間の短絡によって装置
の破壊を生ぜしめうる。アンダーカットを充填するため
に酸化物を沈着させる従来技術法は信頼しがたいことが
証明されている。
また、本発明によシ解決される厄介な従来技術上の問題
は安定化層を使用する装置中の接点窓２の切り開きに付
随する安定化層酸化物の全体的な横方向エツチングであ
る。混入物例えばナトリウムがサブストレート中に移動
するのを阻止するという既知の目的のために、本質的に
ドーピングされていない熱的に生長せしめられた酸化物
の比較的薄い層上にドーピングした酸化物の比較的厚い
層を沈着させることが従来技術における実施であった。
は安定化層を使用する装置中の接点窓２の切り開きに付
随する安定化層酸化物の全体的な横方向エツチングであ
る。混入物例えばナトリウムがサブストレート中に移動
するのを阻止するという既知の目的のために、本質的に
ドーピングされていない熱的に生長せしめられた酸化物
の比較的薄い層上にドーピングした酸化物の比較的厚い
層を沈着させることが従来技術における実施であった。
次いでホトレジストマスクを通してエツチングすること
によって接点窓が開かれると、このドーピングされた酸
化物（すなわち安定化層）はドーピング（ドープ剤処理
）した沈着酸化物とドーピングされていない生長酸化物
のエツチング速度の不一致の故に、実質的な量で、マス
クの下で横方向にエツチングする。ドーピングされた沈
着酸化物（特に約４００℃で沈着された「低温」のもの
）は典型的にはドーピングされていない生長酸化物よシ
も約１０倍程度大きい速度でエツチングする。エツチン
グの持続は下にある生長酸化物層を通して浸透するに充
分なだけ長いものでなくてはならないのであるから、マ
スクの下のドーピングした沈着酸化物の横方向エツチン
グ量は、典型的には、ドーピングされていない生長酸化
物の厚さの１０倍よシもいくらか犬である。このエツチ
ングの持続の間に包含されるすべての計画された過剰エ
ツチング量はこの問題を増大させることが理解される。
によって接点窓が開かれると、このドーピングされた酸
化物（すなわち安定化層）はドーピング（ドープ剤処理
）した沈着酸化物とドーピングされていない生長酸化物
のエツチング速度の不一致の故に、実質的な量で、マス
クの下で横方向にエツチングする。ドーピングされた沈
着酸化物（特に約４００℃で沈着された「低温」のもの
）は典型的にはドーピングされていない生長酸化物よシ
も約１０倍程度大きい速度でエツチングする。エツチン
グの持続は下にある生長酸化物層を通して浸透するに充
分なだけ長いものでなくてはならないのであるから、マ
スクの下のドーピングした沈着酸化物の横方向エツチン
グ量は、典型的には、ドーピングされていない生長酸化
物の厚さの１０倍よシもいくらか犬である。このエツチ
ングの持続の間に包含されるすべての計画された過剰エ
ツチング量はこの問題を増大させることが理解される。
明らかに、チップ単位面積当シのエレメント密度は、そ
のような多量の横方向エツチングによって悪影響をうけ
る。この問題を実質的に除去した方法段階が本発明にお
いて提供される。
のような多量の横方向エツチングによって悪影響をうけ
る。この問題を実質的に除去した方法段階が本発明にお
いて提供される。
本発明によれば、高エレメント密度集積回路製造に°有
利に適用することめできる一連の方法段階によって種々
のタイプの電場効果エレメントを同時に製造することが
できる半導体装置の製造法が開示されている。
利に適用することめできる一連の方法段階によって種々
のタイプの電場効果エレメントを同時に製造することが
できる半導体装置の製造法が開示されている。
重要な態様によれば、二つの基本的電場効果エレメント
（メモリーセルおよび電場効果トランジスター）が、本
発明の集積回路装置の製造法における種々の一連の段階
において並置的に示されている。
（メモリーセルおよび電場効果トランジスター）が、本
発明の集積回路装置の製造法における種々の一連の段階
において並置的に示されている。
本発明の別の重要な態様によれば、サブストレート中に
活性部分を定義し、サブストレート表面損傷をなくする
に充分な厚さまでその活性部分中の薄い酸化物層を生長
させ、そしてこの薄い酸化物層を除去して活性部分中に
きれいなサブストレート表面を生成させることを包含す
る半導体装置のサブストレート表面の製造法が開示され
ている。
活性部分を定義し、サブストレート表面損傷をなくする
に充分な厚さまでその活性部分中の薄い酸化物層を生長
させ、そしてこの薄い酸化物層を除去して活性部分中に
きれいなサブストレート表面を生成させることを包含す
る半導体装置のサブストレート表面の製造法が開示され
ている。
本発明のその他の重要な特徴によれば、半導体サブスト
レート上に厳密なパターンおよび位置で多結晶シリコン
（本明細書中では「ポリシリコン」と指称する）の層を
生成させる方法が開示されるものであシ、而してこの方
法はポリシリコン層を一部酸化させ、そして得られるポ
リオキサイド層の一部を除去してその下にあるポリシリ
コン層をエツチングするためのマスクを生成させること
を包含している。本明細書では「ポリオキサイド」なる
表現は、ポリシリコンの酸化により生成される物質を記
載すべく使用されている。
レート上に厳密なパターンおよび位置で多結晶シリコン
（本明細書中では「ポリシリコン」と指称する）の層を
生成させる方法が開示されるものであシ、而してこの方
法はポリシリコン層を一部酸化させ、そして得られるポ
リオキサイド層の一部を除去してその下にあるポリシリ
コン層をエツチングするためのマスクを生成させること
を包含している。本明細書では「ポリオキサイド」なる
表現は、ポリシリコンの酸化により生成される物質を記
載すべく使用されている。
本発明のその他の重要な態様によれば、半導体装置の製
造法が開示されており、而してその方法は下にある酸化
物層のエツチングのためのマスクとしてポリシリコン層
を使用してサブストレート表面の一部を露出させ、ドー
プ剤をサブストレート中に拡散させ、そしてこの装置を
酸化雰囲気に露出させて、ポリシリコン層の周辺端縁部
の下のその横方向エツチングにより付随的に生起せしめ
られた酸化物層のアンダーカット部分を充填させること
を包含する。
造法が開示されており、而してその方法は下にある酸化
物層のエツチングのためのマスクとしてポリシリコン層
を使用してサブストレート表面の一部を露出させ、ドー
プ剤をサブストレート中に拡散させ、そしてこの装置を
酸化雰囲気に露出させて、ポリシリコン層の周辺端縁部
の下のその横方向エツチングにより付随的に生起せしめ
られた酸化物層のアンダーカット部分を充填させること
を包含する。
本発明のその他の重要な特徴によれば、集積回路装置中
に非常に小さい接点を形成する方法が開示されておう、
而してその方法は装置表面の安定化の前に、ドーピング
されていない酸化物層中に接点窓を開きそれによって従
来技術の横方向エツチングの問題を最小化させることを
包含している。
に非常に小さい接点を形成する方法が開示されておう、
而してその方法は装置表面の安定化の前に、ドーピング
されていない酸化物層中に接点窓を開きそれによって従
来技術の横方向エツチングの問題を最小化させることを
包含している。
本発明に特徴的と信じられるこれらの新規の態様は特許
請求の範囲中に要約されている。しかしながら本発明の
性質ならびにその本質的特徴および利点は、添付図面と
共に後記具体例を考慮すればよシ完全に理解することが
できよう。
請求の範囲中に要約されている。しかしながら本発明の
性質ならびにその本質的特徴および利点は、添付図面と
共に後記具体例を考慮すればよシ完全に理解することが
できよう。
第１図について述べるに、製造過程の初期段階における
本発明の集積回路装置（参照数字１０によシ一般的に示
されている）の一部の模式的断百図が示されている。こ
の装置１０は、当技術分野では既知の通常の結晶配向の
典型的単結晶シリコンであるサブストレート１２を包含
している。当業者には理解されるように、本発明の多く
の特徴はシリコン以外の半導体物質を使用した装置に適
用可能である。サブストレート１２は、Ｐ−タイプまた
はＮ−タイプのものであシうる。しかしながら、例示の
目的のためにはＰ−タイプ導電体が使用されておシ、そ
してサブストレート１２中の好ましい抵抗率は約５〜２
５Ω−ｍである。サブストレート１２の上側表面１４の
上に約６００オングストロームの好適な厚さを有する二
酸化珪素、晋１６を熱的に生長せしめる。約６００オン
グストロームの好ましい厚さを有する雪化珪素層１８を
、既知の方法で、反応器中の熱酸化物層１６上に沈着さ
せる。約１０００オングストロームの厚さを有するポリ
シリコンの上面層２０を既知の沈着技術を使用して窒化
物層１８上に沈着させる。
本発明の集積回路装置（参照数字１０によシ一般的に示
されている）の一部の模式的断百図が示されている。こ
の装置１０は、当技術分野では既知の通常の結晶配向の
典型的単結晶シリコンであるサブストレート１２を包含
している。当業者には理解されるように、本発明の多く
の特徴はシリコン以外の半導体物質を使用した装置に適
用可能である。サブストレート１２は、Ｐ−タイプまた
はＮ−タイプのものであシうる。しかしながら、例示の
目的のためにはＰ−タイプ導電体が使用されておシ、そ
してサブストレート１２中の好ましい抵抗率は約５〜２
５Ω−ｍである。サブストレート１２の上側表面１４の
上に約６００オングストロームの好適な厚さを有する二
酸化珪素、晋１６を熱的に生長せしめる。約６００オン
グストロームの好ましい厚さを有する雪化珪素層１８を
、既知の方法で、反応器中の熱酸化物層１６上に沈着さ
せる。約１０００オングストロームの厚さを有するポリ
シリコンの上面層２０を既知の沈着技術を使用して窒化
物層１８上に沈着させる。
次いで装置１０を、好ましくは約９００℃〜１０００℃
の蒸気中の酸化性雰囲気に第１図のポリシリコン層２０
を完全に酸化させるに充分な時間曝してそれによって第
２図に示したポリオキサイド層２２を生成させる。この
ポリオキサイド層２２は約２０００オングストロームの
厚さであシ、これは酸化の間の生長の故に最初のポリシ
リコン層２０の厚さの約２倍となっている。
の蒸気中の酸化性雰囲気に第１図のポリシリコン層２０
を完全に酸化させるに充分な時間曝してそれによって第
２図に示したポリオキサイド層２２を生成させる。この
ポリオキサイド層２２は約２０００オングストロームの
厚さであシ、これは酸化の間の生長の故に最初のポリシ
リコン層２０の厚さの約２倍となっている。
第３図について述べるに、中間の数段階を実施した後で
の装置１０の代表的部分が示されている。二つの異なる
成分セグメンＦｉたはエレメント部位２４お：び２６が
第３図に明白に示されているが、以下の本発明の方法の
記載によって同様のエレメントが同時に生成される場合
にはそれらは非常に多数の同様の部位（図示されない）
の代表的なものであることを理解すべきである。両部位
２４および２６においては、ホトレジストパターン２８
および６０を標準的ホトマスク技術を使用してポリオキ
サイド層２２上に沈着させ、その後で選択的に酸化物を
攻撃するエツチング剤を使用して層２２のマスクされて
いない部分をエツチングで取シ去ってそれによシ図示さ
れているポリオキサイド部分６２および３４を残存させ
る。このエツチング段階の次にイオン注入を矢印で示し
たように、既知の方法で好ましくは硼素を使用して実施
してＰ＋域３６を生成させる。これはポリオキサイドに
よって被覆されていないサブストレート１２の部分にお
いて約２０００オングストロームの深さまで浸透する（
これはまた装置１０の「電場部域」とも呼ばれる）。こ
れらイオンのニネルギーは、ホトレジストおよびポリオ
キサイドによシ被覆されていない層１６および１８の部
分を通してのみ浸透するように選ばれている。既知の技
術例えば米国特許第３．８９８．１０５号明細書に記載
の技術によって、好ましくは約１．６ｘ１０１３硼素イ
オンＡ−の強度が使用される。しかしいずれの技術が使
用されるにしても、Ｐ＋域３６は最終装置中のその最高
不純物濃度部分において、約１０−副の抵抗率を有して
いることが好ましい。
の装置１０の代表的部分が示されている。二つの異なる
成分セグメンＦｉたはエレメント部位２４お：び２６が
第３図に明白に示されているが、以下の本発明の方法の
記載によって同様のエレメントが同時に生成される場合
にはそれらは非常に多数の同様の部位（図示されない）
の代表的なものであることを理解すべきである。両部位
２４および２６においては、ホトレジストパターン２８
および６０を標準的ホトマスク技術を使用してポリオキ
サイド層２２上に沈着させ、その後で選択的に酸化物を
攻撃するエツチング剤を使用して層２２のマスクされて
いない部分をエツチングで取シ去ってそれによシ図示さ
れているポリオキサイド部分６２および３４を残存させ
る。このエツチング段階の次にイオン注入を矢印で示し
たように、既知の方法で好ましくは硼素を使用して実施
してＰ＋域３６を生成させる。これはポリオキサイドに
よって被覆されていないサブストレート１２の部分にお
いて約２０００オングストロームの深さまで浸透する（
これはまた装置１０の「電場部域」とも呼ばれる）。こ
れらイオンのニネルギーは、ホトレジストおよびポリオ
キサイドによシ被覆されていない層１６および１８の部
分を通してのみ浸透するように選ばれている。既知の技
術例えば米国特許第３．８９８．１０５号明細書に記載
の技術によって、好ましくは約１．６ｘ１０１３硼素イ
オンＡ−の強度が使用される。しかしいずれの技術が使
用されるにしても、Ｐ＋域３６は最終装置中のその最高
不純物濃度部分において、約１０−副の抵抗率を有して
いることが好ましい。
次にホトレジスト層２８および３０を除去し、そしてポ
リオキサイド層部分３２および３４によって被覆されて
いない窒化物層１８部分を既知の技術を使用して選択的
にエツチングにより取シ去って、それによって第４図に
示されているような窒化物部分３８および４０を残存せ
しめる。
リオキサイド層部分３２および３４によって被覆されて
いない窒化物層１８部分を既知の技術を使用して選択的
にエツチングにより取シ去って、それによって第４図に
示されているような窒化物部分３８および４０を残存せ
しめる。
第５図に関しては、酸化は約６〜８時間約１０００℃の
蒸気中で実施され、これは窒化珪素によって被覆されて
いないサブストレート１２部分中に比較的厚い（好まし
くは約１４，０００オングストローム厚さの）「アイソ
プレーナ」電場酸化物２層４２を生長させる結果となる
。電場酸化物４２はサブストレート１２中に約７．００
０オングストロームの深さまで浸透し、そしてこの酸化
工程は硼素注入域３６をその下のより深いところまで押
し込める。Ｐ＋域３６はその下の抵抗率を低下させるこ
とによって一層薄い電場酸化物４２の使用を可能ならし
める。
蒸気中で実施され、これは窒化珪素によって被覆されて
いないサブストレート１２部分中に比較的厚い（好まし
くは約１４，０００オングストローム厚さの）「アイソ
プレーナ」電場酸化物２層４２を生長させる結果となる
。電場酸化物４２はサブストレート１２中に約７．００
０オングストロームの深さまで浸透し、そしてこの酸化
工程は硼素注入域３６をその下のより深いところまで押
し込める。Ｐ＋域３６はその下の抵抗率を低下させるこ
とによって一層薄い電場酸化物４２の使用を可能ならし
める。
次に、ポリオキサイド層３２および３４を既知の方法で
の弗化水素酸によるエツチングによって除去するが、こ
れはまた電場酸化物４２の厚さをわずかだけ減少させる
。次いで窒化物層３８および４０および酸化物層１６の
残存部分を通常の技術を使用して除去する。これは第６
図に示した構造物を生成させる。
の弗化水素酸によるエツチングによって除去するが、こ
れはまた電場酸化物４２の厚さをわずかだけ減少させる
。次いで窒化物層３８および４０および酸化物層１６の
残存部分を通常の技術を使用して除去する。これは第６
図に示した構造物を生成させる。
装置の活性部分の表面損傷をなくするために、従来技術
においてはこの時点で種々の表面「清浄化」段階が通常
使用されている。「活性部分」とは電場酸化物を生長さ
せていない装置部分を意味している。しかしながら、表
面１４に沿ってサブストレート１２のいくらかをエツチ
ングすることによる単なを清浄化は、電場酸化物４２の
近くのサブストレート１２の端縁４４に沿って存在する
窒化珪素混入物を除去するには不充分であることが見出
された。層３８および４０からの少量の窒化珪素は電場
酸化物４２を生成させる化学過程に付随して電場酸化物
４２の端縁においてサブストレート表面１４に移送され
る。従って、好ましくは塩化水素と酸素との通常の雰囲
気中で酸化段階を実施して第７図に示したような熱酸化
物層４６および４８を生成させ、それによって端縁４４
における窒化物不純物をサブストレート１２から酸化物
中にそれの生長の間に集める。酸化物層４６および４８
に対しては、約３０Ｃｌオングストロームの厚さが充分
であり、そして好ましい厚さは３００〜１０００オング
ストロームの間である。
においてはこの時点で種々の表面「清浄化」段階が通常
使用されている。「活性部分」とは電場酸化物を生長さ
せていない装置部分を意味している。しかしながら、表
面１４に沿ってサブストレート１２のいくらかをエツチ
ングすることによる単なを清浄化は、電場酸化物４２の
近くのサブストレート１２の端縁４４に沿って存在する
窒化珪素混入物を除去するには不充分であることが見出
された。層３８および４０からの少量の窒化珪素は電場
酸化物４２を生成させる化学過程に付随して電場酸化物
４２の端縁においてサブストレート表面１４に移送され
る。従って、好ましくは塩化水素と酸素との通常の雰囲
気中で酸化段階を実施して第７図に示したような熱酸化
物層４６および４８を生成させ、それによって端縁４４
における窒化物不純物をサブストレート１２から酸化物
中にそれの生長の間に集める。酸化物層４６および４８
に対しては、約３０Ｃｌオングストロームの厚さが充分
であり、そして好ましい厚さは３００〜１０００オング
ストロームの間である。
次に酸化物層４６および４８をエツチングにより取シ去
って第８図の構造物を生成させる。
って第８図の構造物を生成させる。
電場効果装置エレメントの操作に対してはそして特にエ
ンハンスメント型ＦＥＴのチャンネルにおいては良好な
表面条件が重要であるということは当業者によシ理解さ
れるであろう。本発明の重要な特性に°よれば、第７お
よび８図の酸化およびエツチング段階は、表面損傷（一
般にサブストレート１２の表面２０〜３０オングストロ
ーム中に生ずる）ならびに窒化珪素混入物の除去に有効
であシそれによって第８図に示した不純物のないきれい
な表面部分１４を生成する。
ンハンスメント型ＦＥＴのチャンネルにおいては良好な
表面条件が重要であるということは当業者によシ理解さ
れるであろう。本発明の重要な特性に°よれば、第７お
よび８図の酸化およびエツチング段階は、表面損傷（一
般にサブストレート１２の表面２０〜３０オングストロ
ーム中に生ずる）ならびに窒化珪素混入物の除去に有効
であシそれによって第８図に示した不純物のないきれい
な表面部分１４を生成する。
第５〜８図に示されているような段階での酸化物層１６
．３２．３４．４６および４８を除去するための連続的
エツチング段階の結果として、電場酸化物４２はその厚
さがいくらか減少する。
．３２．３４．４６および４８を除去するための連続的
エツチング段階の結果として、電場酸化物４２はその厚
さがいくらか減少する。
第８図に示されている過程段階においては、この１を場
酸化物は約ｉｏ、ｏｏｏオングストロームの総体的厚さ
を有していて、約７．０００オングストロームが表面１
４の水レベルよシ下のレベルに延びておりそして約３，
０００オングストロームが表面１４のレベルよシ上に延
びている。
酸化物は約ｉｏ、ｏｏｏオングストロームの総体的厚さ
を有していて、約７．０００オングストロームが表面１
４の水レベルよシ下のレベルに延びておりそして約３，
０００オングストロームが表面１４のレベルよシ上に延
びている。
次に、熱酸化物層５０および５２を、第９図に示したよ
うに約９００オングストロームの厚さまで生長させる。
うに約９００オングストロームの厚さまで生長させる。
その後で部位２４および２６中に形成される！舅効果エ
レメントの閾値電圧調整の目的で、矢印によシ示されて
いるように、既知の技術を使用して小量の硼素イオン注
入を次いで実施する。
レメントの閾値電圧調整の目的で、矢印によシ示されて
いるように、既知の技術を使用して小量の硼素イオン注
入を次いで実施する。
第１０図に関しては、既知の技術を使用してポリシリコ
ン層５４を約６，０００オングストロームの厚さまで図
示されているように装置１０全体に沈着させる。層５４
を高度に導電性とするために、次いでそれを高度にＮ−
タイプにドーピングする。この場合第１１図のポリシリ
コン層５４の点画によシ示されているように燐拡散を使
用するのが好ましい。
ン層５４を約６，０００オングストロームの厚さまで図
示されているように装置１０全体に沈着させる。層５４
を高度に導電性とするために、次いでそれを高度にＮ−
タイプにドーピングする。この場合第１１図のポリシリ
コン層５４の点画によシ示されているように燐拡散を使
用するのが好ましい。
次いで層５４の表面部分５６を酸化して第１２図に示し
た構造物を生成させる。ポリオキサイド層５６は約２，
５００〜５，０００オングストロームの間の好ましい厚
さを有しているが、この形成はポリシリコン層５４の厚
さのそれに応じての約３，５００〜４，８００オングス
トロームの間までの減少を生ぜしめる。しかしながら、
層５４および５６の両者が約４．ＯＤＤオングストロー
ムの厚さであることがここでは好ましい。
た構造物を生成させる。ポリオキサイド層５６は約２，
５００〜５，０００オングストロームの間の好ましい厚
さを有しているが、この形成はポリシリコン層５４の厚
さのそれに応じての約３，５００〜４，８００オングス
トロームの間までの減少を生ぜしめる。しかしながら、
層５４および５６の両者が約４．ＯＤＤオングストロー
ムの厚さであることがここでは好ましい。
第１３図はマスキングおよびエツチング段階が実施され
た後での装置１０を示しておシ、そこではホトレジスト
パターン５８および６０が形成され、そしてホトレジス
トによシ被覆されていないポリオキサイド１５６部分が
エツチングで取シ去られてポリオキサイド５部分６２お
よび６４を残している。場合によシ、別に小量の注入物
導入を部位２４中に形成されるべき電場効果エレメント
の閾値の微調整のために、この段階において実施するこ
とができる。
た後での装置１０を示しておシ、そこではホトレジスト
パターン５８および６０が形成され、そしてホトレジス
トによシ被覆されていないポリオキサイド１５６部分が
エツチングで取シ去られてポリオキサイド５部分６２お
よび６４を残している。場合によシ、別に小量の注入物
導入を部位２４中に形成されるべき電場効果エレメント
の閾値の微調整のために、この段階において実施するこ
とができる。
第１４図に関しては、ホトレジストを除去して、ポリシ
リコン層５４の一部分のエツチング用のマスクとしてポ
リオキサイド層部分６２および６４を、残存させる。こ
の装置１０の同様の部位（部位２４および２６がその例
でちる）においてもまた、同様のポリオキサイドマスク
を存在させてその結果エツチングは装置１０中に別々の
複数のポリシリコン層（層６６および６８がその例であ
る）を生成する。、＋Ｃ１７７９７７層６６は、熱酸化
物層５０の一部の上に重なっておシ、そしてエレメント
部位２４に示されるように、を場酸化物屡４２の燐接部
分上に延びている。ポリシリコン層６８は、第１４図に
示したように、エレメント部位２６中の熱酸化物層５２
の中心部分に重層している。
リコン層５４の一部分のエツチング用のマスクとしてポ
リオキサイド層部分６２および６４を、残存させる。こ
の装置１０の同様の部位（部位２４および２６がその例
でちる）においてもまた、同様のポリオキサイドマスク
を存在させてその結果エツチングは装置１０中に別々の
複数のポリシリコン層（層６６および６８がその例であ
る）を生成する。、＋Ｃ１７７９７７層６６は、熱酸化
物層５０の一部の上に重なっておシ、そしてエレメント
部位２４に示されるように、を場酸化物屡４２の燐接部
分上に延びている。ポリシリコン層６８は、第１４図に
示したように、エレメント部位２６中の熱酸化物層５２
の中心部分に重層している。
その下にあるポリシリコンのエツチング用のマスクとし
てポリオキサイド部分６２および６４を使用することは
、ポリオキサイド生長が一層遅くそして一層制御可能な
エツチング速度を有する高度に均一な層を生成せしめる
という点で、従来技術沈着酸化物マスクに比して有利で
ある。
てポリオキサイド部分６２および６４を使用することは
、ポリオキサイド生長が一層遅くそして一層制御可能な
エツチング速度を有する高度に均一な層を生成せしめる
という点で、従来技術沈着酸化物マスクに比して有利で
ある。
ポリオキサイドのそのような性質は、ホトレジストマス
ク（第１３図の層５８および６０）からポリオキサイド
マスク（第１４図の層６２および６４）まで通しての高
度のマスク規制を可能ならしめる。この高度のマスク規
制は、更にポリシリコン層６６および６８の形成にも引
きつがれる。「高度の規制」とは、沈着酸化物マスクを
使用した従来技術に比して、「よシ高い厳密度をもって
位置づけされている」ことを意味している。このポリシ
リコン層６８は、過程中で、以後下にある酸化物層のエ
ツチング用のマスクとして更に作用しそれによって電場
効果トランジスターのチャンネル域の上にそれ自体を合
致させていることがわかる。自己整合ゲー） ＰＥＴを
生成させるためのマスクとしてポリシリコン層を使用す
る技術は既知である。この構造体はまた、当技術分野で
は「シリコンゲート」ＦＥＴとも参照されている。層６
６および６８の位置づけにおける正確さくまたは許容度
）は、集積回路装置１０中において形成しうるエレメン
ト密度の程度に直接関係している。
ク（第１３図の層５８および６０）からポリオキサイド
マスク（第１４図の層６２および６４）まで通しての高
度のマスク規制を可能ならしめる。この高度のマスク規
制は、更にポリシリコン層６６および６８の形成にも引
きつがれる。「高度の規制」とは、沈着酸化物マスクを
使用した従来技術に比して、「よシ高い厳密度をもって
位置づけされている」ことを意味している。このポリシ
リコン層６８は、過程中で、以後下にある酸化物層のエ
ツチング用のマスクとして更に作用しそれによって電場
効果トランジスターのチャンネル域の上にそれ自体を合
致させていることがわかる。自己整合ゲー） ＰＥＴを
生成させるためのマスクとしてポリシリコン層を使用す
る技術は既知である。この構造体はまた、当技術分野で
は「シリコンゲート」ＦＥＴとも参照されている。層６
６および６８の位置づけにおける正確さくまたは許容度
）は、集積回路装置１０中において形成しうるエレメン
ト密度の程度に直接関係している。
ここで第１４図の構造体に関して酸化段階を実施して、
第１５図に示されているように、ポリオキサイドによっ
てポリシリコン層６６お、よび６８の露出された端縁部
を被覆させる。熱酸化物部分５０および５２は約９００
オングストロームの厚さに留まるが、しかし被覆されて
いない熱酸化物部分７０および７２はその厚さを約１．
５００〜２，０００オングストロームまで増加する。ポ
リオキサイド層６２および６４は、２，５００オングス
トロームの最小値から少くとも約３，０００オングスト
ロームの厚さまで生長する。これはまた層６６および６
８の厚さをわずかに減少させる。
第１５図に示されているように、ポリオキサイドによっ
てポリシリコン層６６お、よび６８の露出された端縁部
を被覆させる。熱酸化物部分５０および５２は約９００
オングストロームの厚さに留まるが、しかし被覆されて
いない熱酸化物部分７０および７２はその厚さを約１．
５００〜２，０００オングストロームまで増加する。ポ
リオキサイド層６２および６４は、２，５００オングス
トロームの最小値から少くとも約３，０００オングスト
ロームの厚さまで生長する。これはまた層６６および６
８の厚さをわずかに減少させる。
ここで、第１０図の沈着段階と同様の様式で、既知の沈
着技術を使用して、第１６図に示したように装置１０上
に新しいポリシリコン層７４を沈着させる。この層７４
は約４，０００オングストロームの好ましい厚さを有し
ている。
着技術を使用して、第１６図に示したように装置１０上
に新しいポリシリコン層７４を沈着させる。この層７４
は約４，０００オングストロームの好ましい厚さを有し
ている。
次いでポリシリコン層７４の部分酸化を実施して、第１
７図に示したように、約１，０００オングストロームの
厚さを有するポリオキサイド層７６を生成させる。酸化
はこのポリシリコン層７４を約３，５００オングストロ
ームの厚さまで減少させる。
７図に示したように、約１，０００オングストロームの
厚さを有するポリオキサイド層７６を生成させる。酸化
はこのポリシリコン層７４を約３，５００オングストロ
ームの厚さまで減少させる。
第１８図に関しては、ホトレジストパターン７８を使用
してポリオキサイド層７６をマスクし、これを部位２６
では完全にそして部位２４では一部エッチングによシ取
シ去った後での装置１０が示されている。残存するポリ
オキサイド７６は、部位２４では、ポリシリコン層７４
の下側部分８０と上側部分８２の両方に重層している。
してポリオキサイド層７６をマスクし、これを部位２６
では完全にそして部位２４では一部エッチングによシ取
シ去った後での装置１０が示されている。残存するポリ
オキサイド７６は、部位２４では、ポリシリコン層７４
の下側部分８０と上側部分８２の両方に重層している。
第１９図に関しては、ホトレジストは除去されておりそ
して残存ポリオキサイド７６はポリシリコン、暖７４の
エツチングのためのマスクとして使用されておシ、それ
によって部位２６からは完全に、そして部位２４からは
一部分、層７４が除去されて、図示されているような構
造体が生成されている。
して残存ポリオキサイド７６はポリシリコン、暖７４の
エツチングのためのマスクとして使用されておシ、それ
によって部位２６からは完全に、そして部位２４からは
一部分、層７４が除去されて、図示されているような構
造体が生成されている。
第１６〜１９図に示されている第二ポリシリコン層７４
を生成させるための過程段階は、本質的には、第１０〜
１４図に説明されている第一ポリシリコン層６６をや造
するための過程段階と（厚さの変化の他は）同一である
が、ただし層７４は、第１９図に示されている過程段階
では非ドーピング状態に留まっている。本明細書の目的
に対しては、「非ドーピング処理」の表現は、「本質的
に導電率に影響する不純物例えばｍ（Ｎ−タイプ）、硼
素（Ｐ−タイプ）および既知のそれらの慢能的等価を含
有しない」ということを意味している。
を生成させるための過程段階は、本質的には、第１０〜
１４図に説明されている第一ポリシリコン層６６をや造
するための過程段階と（厚さの変化の他は）同一である
が、ただし層７４は、第１９図に示されている過程段階
では非ドーピング状態に留まっている。本明細書の目的
に対しては、「非ドーピング処理」の表現は、「本質的
に導電率に影響する不純物例えばｍ（Ｎ−タイプ）、硼
素（Ｐ−タイプ）および既知のそれらの慢能的等価を含
有しない」ということを意味している。
また、ポリシリコン層６６および７４を設けることは、
２４の部位に示されているタイプのエレメントを装置１
０中に密に配置させうろこともまた理解されるであろう
。特に、電場酸化物４２を層６６と重層させ、そして同
様に層６６を層７４に重層させることによって、燐接セ
ルとの間の相互接続（図示されていない）が容易となる
。そして以後の段階での接点の形成は、エレメント２４
に割シあてられた活性表面部分１４の責を選択するにあ
たっての制限的な因子ではない。
２４の部位に示されているタイプのエレメントを装置１
０中に密に配置させうろこともまた理解されるであろう
。特に、電場酸化物４２を層６６と重層させ、そして同
様に層６６を層７４に重層させることによって、燐接セ
ルとの間の相互接続（図示されていない）が容易となる
。そして以後の段階での接点の形成は、エレメント２４
に割シあてられた活性表面部分１４の責を選択するにあ
たっての制限的な因子ではない。
次に、エツチングを実施することによ１４リオキサイド
層７０の一部分を選択的に除去してポリシリコンにより
被覆されていない部位２４の部分において表面１４の一
部を露出させ、且つポリオキサイド層７２を除去してポ
リシリコンによって被覆されていない部位２６の領域に
おいて表面１４の一部を露出させる。その後でＮ−タイ
プドープ剤好ましくは燐を既知の技術を使用して拡散さ
せる。その場合熱酸化物層５０．５２および７０は算２
０図の構造物によれば表面１４の下約１５，０００オン
グストロームの深さまでサブストレート１２中にＮ＋域
８６．８８および９０を生成させるための拡散マスクと
して作用する。燐はまた、表面ポリシリコン層７４（点
描によシ示されている）中にも拡散するが、これは層７
４を高度にドーピングされたＮ−タイプのものとし、そ
してすなわち高度に導電性とする。Ｎ−タイプサブスト
レートを使用する別の具体例においては、典型的には硼
素を使用するＰ−タイプ拡散をこの段階で実施して、こ
こに示されたものとは相補的な導電性のタイプの構造物
を生成させる。
層７０の一部分を選択的に除去してポリシリコンにより
被覆されていない部位２４の部分において表面１４の一
部を露出させ、且つポリオキサイド層７２を除去してポ
リシリコンによって被覆されていない部位２６の領域に
おいて表面１４の一部を露出させる。その後でＮ−タイ
プドープ剤好ましくは燐を既知の技術を使用して拡散さ
せる。その場合熱酸化物層５０．５２および７０は算２
０図の構造物によれば表面１４の下約１５，０００オン
グストロームの深さまでサブストレート１２中にＮ＋域
８６．８８および９０を生成させるための拡散マスクと
して作用する。燐はまた、表面ポリシリコン層７４（点
描によシ示されている）中にも拡散するが、これは層７
４を高度にドーピングされたＮ−タイプのものとし、そ
してすなわち高度に導電性とする。Ｎ−タイプサブスト
レートを使用する別の具体例においては、典型的には硼
素を使用するＰ−タイプ拡散をこの段階で実施して、こ
こに示されたものとは相補的な導電性のタイプの構造物
を生成させる。
拡散を実施すべき表面１４上には、熱酸化物が残存して
いないことを確認するために、数字８４により固定され
ている部分においていくらか過剰のエッチジグを行って
、有意量の横方向エツチングまたはアンダーカッティン
グを生ぜしめることが一般に実施されているが、これは
問題の原因となすうる。エツチング継続の正確な制御が
アンダーカッティングの量を最小化するが、これは第２
０図に示されているように、少竜のポリオキサイド層６
２および６４をポリシリコン層６６および６８上に残存
せしめる結果となる。いずれの場合にも、Ｎ−タイプド
ープ剤のその中への拡散を可能ならしめるためにはエツ
チングの７１ 続はポリシリコン層７４および拡散域８
６．８８および９０の上の表面１４部分からすべての酸
化物を除去するに充分なだけ長いものでなくてはならな
い。
いないことを確認するために、数字８４により固定され
ている部分においていくらか過剰のエッチジグを行って
、有意量の横方向エツチングまたはアンダーカッティン
グを生ぜしめることが一般に実施されているが、これは
問題の原因となすうる。エツチング継続の正確な制御が
アンダーカッティングの量を最小化するが、これは第２
０図に示されているように、少竜のポリオキサイド層６
２および６４をポリシリコン層６６および６８上に残存
せしめる結果となる。いずれの場合にも、Ｎ−タイプド
ープ剤のその中への拡散を可能ならしめるためにはエツ
チングの７１ 続はポリシリコン層７４および拡散域８
６．８８および９０の上の表面１４部分からすべての酸
化物を除去するに充分なだけ長いものでなくてはならな
い。
第２１図の拡大図は、例えばポリシリコン層６８の下の
部分の典型的なアンダーカット部分８４を詳細に示して
おり、ここでは熱酸化物層５２はポリシリコン層６８の
周辺縁９２からある距離まで横方向にエツチングされて
いてそしてこの距離は典型的には熱酸化物層５２の厚さ
よシもいくらかよυ犬である。
部分の典型的なアンダーカット部分８４を詳細に示して
おり、ここでは熱酸化物層５２はポリシリコン層６８の
周辺縁９２からある距離まで横方向にエツチングされて
いてそしてこの距離は典型的には熱酸化物層５２の厚さ
よシもいくらかよυ犬である。
第２２および２３図に関して述べるに、装置１０は約９
００℃〜１，０００℃における乾燥酸素または水蒸気を
伴なう炉中に置かれていてその結果数字９４に示されて
いるような種々のポリシリコン層上および数字９６によ
シ示されているようにサブストレート１２中の（々のＮ
＋域上に、約２，０００オングストロームの酸化物層が
生長せしめられる。この酸化は第２３図の拡大において
より明白に説明されているように、アンダーカット部分
８４を充填するのに有効である。酸化の前のポリシリコ
ン１６８の周辺縁部分は破線９２′によシ示されていＳ
０ポリオキサイド層９４の生長は、第２３図においては
、ポリシリコン層６８の辺縁９２をわずかに左方に移動
させる効果を有している。更に、熱酸化物層９乙の生長
は、その最初の位置１４′からサブストレート表面１４
を下方向に移動させる。
００℃〜１，０００℃における乾燥酸素または水蒸気を
伴なう炉中に置かれていてその結果数字９４に示されて
いるような種々のポリシリコン層上および数字９６によ
シ示されているようにサブストレート１２中の（々のＮ
＋域上に、約２，０００オングストロームの酸化物層が
生長せしめられる。この酸化は第２３図の拡大において
より明白に説明されているように、アンダーカット部分
８４を充填するのに有効である。酸化の前のポリシリコ
ン１６８の周辺縁部分は破線９２′によシ示されていＳ
０ポリオキサイド層９４の生長は、第２３図においては
、ポリシリコン層６８の辺縁９２をわずかに左方に移動
させる効果を有している。更に、熱酸化物層９乙の生長
は、その最初の位置１４′からサブストレート表面１４
を下方向に移動させる。
第２４図に関しては、「高温」非ドーピング処理酸化物
層９８を既知の方法で６００℃〜１，０００℃の間の温
度で好ましくはＳｉＨ４およびＣＯ２を使用して好まし
くは約６．０００オングストロームの厚さまで沈着させ
る。相当する段階において、従来技術方法は典型的には
３５０℃〜４５０℃範囲の「低温」酸化物を沈着させて
いるが、これは比較的太なるエツチング速度を有してい
て、前記したような高度のアンダーカッティングの問題
を生ぜしめる。本発明は、下にある生長させた酸化物層
９４および９６のエツチング速度と匹敵しうるエツチン
グ速度を有する非ドーピング処理沈着酸化物層９８を提
供する。最も好ましくは、装置１０を通常のＲ７反応器
中に入れ、そしてこの装置を約９００℃または９５０℃
に加熱してＳｉＨ４＋ ２ ｃｏ２−＋５ｉｏ２ ＋
２ＣＯ＋ ２Ｈ２の反応を生ぜしめることによって酸化
物層９８を沈着させる。
層９８を既知の方法で６００℃〜１，０００℃の間の温
度で好ましくはＳｉＨ４およびＣＯ２を使用して好まし
くは約６．０００オングストロームの厚さまで沈着させ
る。相当する段階において、従来技術方法は典型的には
３５０℃〜４５０℃範囲の「低温」酸化物を沈着させて
いるが、これは比較的太なるエツチング速度を有してい
て、前記したような高度のアンダーカッティングの問題
を生ぜしめる。本発明は、下にある生長させた酸化物層
９４および９６のエツチング速度と匹敵しうるエツチン
グ速度を有する非ドーピング処理沈着酸化物層９８を提
供する。最も好ましくは、装置１０を通常のＲ７反応器
中に入れ、そしてこの装置を約９００℃または９５０℃
に加熱してＳｉＨ４＋ ２ ｃｏ２−＋５ｉｏ２ ＋
２ＣＯ＋ ２Ｈ２の反応を生ぜしめることによって酸化
物層９８を沈着させる。
本発明の別の特性によれば、層９８は例えば下の酸化物
層９４または９６中の「ピンホール」のような欠陥を被
覆する酸化物層であることが理解される。
層９４または９６中の「ピンホール」のような欠陥を被
覆する酸化物層であることが理解される。
次いでホトレジストマスク１００をこの沈着酸化物層９
８の上に形成させる。次いで酸化物層９８のホトレジス
トマスク１００によって被覆されていない部分を通して
エツチングし、そして第２５図に示したように下にある
酸化物層９４および９６を通して下方にエツチングをつ
づけることによって接点窓１０２を開く。ある量の横方
向エツチングが、第２６図のような典型的な様式でホト
レジスト層１００をアンダーカットするが、しかしこの
アンダーカットの量は「高温」非ドーピング処理酸化物
層９８と、その下の酸化物層９４および９６との密接に
合致したエツチング速度の故に最小化されている。
８の上に形成させる。次いで酸化物層９８のホトレジス
トマスク１００によって被覆されていない部分を通して
エツチングし、そして第２５図に示したように下にある
酸化物層９４および９６を通して下方にエツチングをつ
づけることによって接点窓１０２を開く。ある量の横方
向エツチングが、第２６図のような典型的な様式でホト
レジスト層１００をアンダーカットするが、しかしこの
アンダーカットの量は「高温」非ドーピング処理酸化物
層９８と、その下の酸化物層９４および９６との密接に
合致したエツチング速度の故に最小化されている。
従って、以下の説明かられかるように本発明によって非
常に小さい接点を生成させることができる。
常に小さい接点を生成させることができる。
次に、ホトレジスト層１００を除去し、そして第２７図
および拡大した第２８図により示されている露出酸化物
表面に沿った点画によシ示されている：うに好ましくは
燐拡散を使用して安定化段階を実施する。この燐安走化
は約２０〜１００オングストローム厚さの露出シリコン
表面上に非常に薄い酸化物層１０４を生成させる効果を
有している（第２８図中に例として明白に示されている
）。
および拡大した第２８図により示されている露出酸化物
表面に沿った点画によシ示されている：うに好ましくは
燐拡散を使用して安定化段階を実施する。この燐安走化
は約２０〜１００オングストローム厚さの露出シリコン
表面上に非常に薄い酸化物層１０４を生成させる効果を
有している（第２８図中に例として明白に示されている
）。
安定化と同時に装置１０をケ゛ツター化するのが便利で
あるが、これは窓１０２を開いた後でホトレジストによ
って裏側以外の全部〔例えばその上に酸化物を有してい
るサブストレート１２の下側表面（図示されてはいない
）〕を被覆し、次いで裏側をきれいなシリコンのところ
までストリッピングすることによって達成することがで
きる。次いで、ホトレジストを除去しそして装置１０を
燐拡散に付すことによって、前記した安定化法を実施す
る。これは金属不紳物を裏側にゲッター化し、それによ
って好都合にも漏洩電流を低下させる。
あるが、これは窓１０２を開いた後でホトレジストによ
って裏側以外の全部〔例えばその上に酸化物を有してい
るサブストレート１２の下側表面（図示されてはいない
）〕を被覆し、次いで裏側をきれいなシリコンのところ
までストリッピングすることによって達成することがで
きる。次いで、ホトレジストを除去しそして装置１０を
燐拡散に付すことによって、前記した安定化法を実施す
る。これは金属不紳物を裏側にゲッター化し、それによ
って好都合にも漏洩電流を低下させる。
燐安走化段階の後で、酸化物層１０４を通して接点窓１
０２を再び開くことが必要である。
０２を再び開くことが必要である。
ホトレジスト層（図示されていない）を、層１００を生
成させる同一マスク表示を使用して再び適用する。次い
で酸化物層１０４を下のシリコンまでエツチングして接
点窓１０２を再び開き、そしてそのホトレジストを除去
して典型的には第２９図によシ示されている窓１０２を
生成させる。第２９図に示されている表面１４の窓開口
部１０２は直径５ミクロン以下に制御することができる
。これに対して既知の従来技術ではこれまでは約８ミク
ロンに限定されていた。
成させる同一マスク表示を使用して再び適用する。次い
で酸化物層１０４を下のシリコンまでエツチングして接
点窓１０２を再び開き、そしてそのホトレジストを除去
して典型的には第２９図によシ示されている窓１０２を
生成させる。第２９図に示されている表面１４の窓開口
部１０２は直径５ミクロン以下に制御することができる
。これに対して既知の従来技術ではこれまでは約８ミク
ロンに限定されていた。
従って、本発明は非常に小さい窓を製造する技術を提供
し、その結果接点をその中に厳密に位置づけることがで
きる。本発明のこの重要な特徴は、安定化の前に、非ド
ーピング処理酸化物層を通して窓をエツチングする前記
の一連の段階によって達成される。本明細書に記載され
ている方法は、接点に対して割シあてられている表面積
を既知の最良の従来技術に比べて約４０チだけ減少する
ことを可能ならしめる。
し、その結果接点をその中に厳密に位置づけることがで
きる。本発明のこの重要な特徴は、安定化の前に、非ド
ーピング処理酸化物層を通して窓をエツチングする前記
の一連の段階によって達成される。本明細書に記載され
ている方法は、接点に対して割シあてられている表面積
を既知の最良の従来技術に比べて約４０チだけ減少する
ことを可能ならしめる。
最後に、金属化（メタライゼーション）工程を使用して
、窓１０２中に接点１０６．１０８．１１０．１１２．
１１４および１１６を形成して、これによシ第３０図に
示した装置構造物１０を生成する。
、窓１０２中に接点１０６．１０８．１１０．１１２．
１１４および１１６を形成して、これによシ第３０図に
示した装置構造物１０を生成する。
これらの接点は、アルミニウムを真空蒸着させ、アルミ
ニウム部分をホトマスクし、そしてアルミニウムを選択
的に攻撃するがしかしその下の酸化物層９８は攻撃しな
いエツチング剤を使用してマスクされていない部分をエ
ツチングすることによって形成されるのが好ましい。
ニウム部分をホトマスクし、そしてアルミニウムを選択
的に攻撃するがしかしその下の酸化物層９８は攻撃しな
いエツチング剤を使用してマスクされていない部分をエ
ツチングすることによって形成されるのが好ましい。
当業者は、部位２４のエレメントが電荷蓄積セルまたは
メモリーセルとして働きそし７て部位２６のエレメント
が’Ｈｆ％効果トランジスターとして働くような第３０
図に示したエレメント構造物の有用性を認識するであろ
う。
メモリーセルとして働きそし７て部位２６のエレメント
が’Ｈｆ％効果トランジスターとして働くような第３０
図に示したエレメント構造物の有用性を認識するであろ
う。
特に、エレメント２６は米国特許第３．８９８，１０５
号明細書に記載と同様の自己整合シリコンゲ−トを有す
るＮ−チャンネルエンハンスメントモードＦＥＴであっ
て、ここに接点１１４はシリコンゲート６８へのゲート
接点として働き、そして接点１１２および１１６は域８
８および９０への源およびドレイン接点として働いてい
る。
号明細書に記載と同様の自己整合シリコンゲ−トを有す
るＮ−チャンネルエンハンスメントモードＦＥＴであっ
て、ここに接点１１４はシリコンゲート６８へのゲート
接点として働き、そして接点１１２および１１６は域８
８および９０への源およびドレイン接点として働いてい
る。
本発明はまた前記米国特許の教示に従って本明糺書に具
体的に述べられている過程段階を修正することによって
Ｎ−チャンネル空乏モードＦＥＴならびに両様式のＰ−
チャンネルＦＥＴの製造にも適用することができる。
体的に述べられている過程段階を修正することによって
Ｎ−チャンネル空乏モードＦＥＴならびに両様式のＰ−
チャンネルＦＥＴの製造にも適用することができる。
エレメント２４は単一トランシスターおよび単一コンデ
ンサーを有する当技術分野では既知の破壊的読取りタイ
プの小面積メモリーセルである。当業者には理解される
：うに、第３０図の部位２４に特定的に示されているも
のと逆の導電性タイプを有する相補的なメモリーセルを
製造することができる。
ンサーを有する当技術分野では既知の破壊的読取りタイ
プの小面積メモリーセルである。当業者には理解される
：うに、第３０図の部位２４に特定的に示されているも
のと逆の導電性タイプを有する相補的なメモリーセルを
製造することができる。
例えば第３０図のセル２４のようなメモリーセルの多作
は当技術分野では既知である。簡単に云えば、接点１０
６は表面１４（導電性ポリシリコン層６６がそれに非常
に近接している）に沿った部域１１８中のサブストレー
ト１２中の小数キャリア電荷を蓄積するに充分な電圧で
バイアスをかけられている。同様の回路においては、ポ
リシリコン層６６とそのすぐ下の電荷蓄積部分１１８と
の間の誘電体として働く酸化物層５０によって、コンデ
ンサーが形成される。
は当技術分野では既知である。簡単に云えば、接点１０
６は表面１４（導電性ポリシリコン層６６がそれに非常
に近接している）に沿った部域１１８中のサブストレー
ト１２中の小数キャリア電荷を蓄積するに充分な電圧で
バイアスをかけられている。同様の回路においては、ポ
リシリコン層６６とそのすぐ下の電荷蓄積部分１１８と
の間の誘電体として働く酸化物層５０によって、コンデ
ンサーが形成される。
蓄積部分１１８に電荷が存在するかまたは存在しないか
が二様式情報を表わす。この情報は里−信号が接点１０
８に与えられるたびに、領域８６お：び接点１１０を通
して検知され且つ変形される。当技術分野で既知の充分
高い電圧を有する接点１０８に与えられたゲート信号は
漠電性ポリシリコン層フ４（て：って伝達され、それに
よって酸化物層７０の直下の表面１４に近い部分１２０
に沿ってサブストレート中にチャンネルを誘発させる。
が二様式情報を表わす。この情報は里−信号が接点１０
８に与えられるたびに、領域８６お：び接点１１０を通
して検知され且つ変形される。当技術分野で既知の充分
高い電圧を有する接点１０８に与えられたゲート信号は
漠電性ポリシリコン層フ４（て：って伝達され、それに
よって酸化物層７０の直下の表面１４に近い部分１２０
に沿ってサブストレート中にチャンネルを誘発させる。
部分１２０中に誘発されたそのようなチャンネルは、デ
ータ伝達領域８６と電荷蓄積部分１１８との間に電気的
接続を可能ならしめる。部分１２０はＦＥＴ中のチャン
ネル域に相当する回路であわ、これはこの具体例におい
て１ｄＮ−チャンネルエンハンスメントモードＦＥＴで
ある。従って、メモリーセル２４ばその構造体のすべて
の付随する静電容置および抵抗を無視しうるものとして
無視して、基本的機０２における星−トランシスターお
よび単一コンデンサーを包含するものとみなすことがで
きる。
ータ伝達領域８６と電荷蓄積部分１１８との間に電気的
接続を可能ならしめる。部分１２０はＦＥＴ中のチャン
ネル域に相当する回路であわ、これはこの具体例におい
て１ｄＮ−チャンネルエンハンスメントモードＦＥＴで
ある。従って、メモリーセル２４ばその構造体のすべて
の付随する静電容置および抵抗を無視しうるものとして
無視して、基本的機０２における星−トランシスターお
よび単一コンデンサーを包含するものとみなすことがで
きる。
不発明の方法の利点は、適正な装置機能に対して重要な
種々の厚さを有する絶縁層５０．６２および７０を形成
することを包含する。前記に論じたように、本発明の方
法は約９００オングストロームの好ましい厚さを有する
比較的薄い酸化物層５０、約１．５００〜２，０００オ
ングストロームの好ましい厚さを有するわずかによシ厚
い酸化物層７０、および３．ＯＤＤオングストローム以
上の厚さを有する実質的によシ厚い酸化物層６２を成功
裡に実現する。理想的には、層６２を可及的厚くして、
＋Ｄ ＩＪシリコン膚６６および７４の間に存在するす
べての寄生キャパシタンスを無視しうるものとすべきで
ある。層６２は層６６を生成させるる、ｏｏｏオングス
トロームのポリシリコンから生長させたポリオキサイド
なのであるから、層６２の厚さは実際問題としては約８
．０００オングストロームの最大値までに限定されてい
る。これはなお充分な厚さのポリシリコンを層６６に対
して残す。この商業的態様においては、層６２は約４，
０００オングストロームであるが、３．ＯＤＤ〜６．０
００オングストロームの厚さは許容しうる。
種々の厚さを有する絶縁層５０．６２および７０を形成
することを包含する。前記に論じたように、本発明の方
法は約９００オングストロームの好ましい厚さを有する
比較的薄い酸化物層５０、約１．５００〜２，０００オ
ングストロームの好ましい厚さを有するわずかによシ厚
い酸化物層７０、および３．ＯＤＤオングストローム以
上の厚さを有する実質的によシ厚い酸化物層６２を成功
裡に実現する。理想的には、層６２を可及的厚くして、
＋Ｄ ＩＪシリコン膚６６および７４の間に存在するす
べての寄生キャパシタンスを無視しうるものとすべきで
ある。層６２は層６６を生成させるる、ｏｏｏオングス
トロームのポリシリコンから生長させたポリオキサイド
なのであるから、層６２の厚さは実際問題としては約８
．０００オングストロームの最大値までに限定されてい
る。これはなお充分な厚さのポリシリコンを層６６に対
して残す。この商業的態様においては、層６２は約４，
０００オングストロームであるが、３．ＯＤＤ〜６．０
００オングストロームの厚さは許容しうる。
前述の記載から、本発明は商業的半導体装置に対して広
い適用性を有していることが明白である。特に、ここに
記載した方法は、高密度ＲＡＭの製造に大なる有用性を
有しており且つ「１６ＫＲＡＭ ｊ （すなわち１６，
３８４個のメモリーセルを有するランダムアクセスメモ
リー装置）の製造を可能ならしめた。
い適用性を有していることが明白である。特に、ここに
記載した方法は、高密度ＲＡＭの製造に大なる有用性を
有しており且つ「１６ＫＲＡＭ ｊ （すなわち１６，
３８４個のメモリーセルを有するランダムアクセスメモ
リー装置）の製造を可能ならしめた。
本発明の好ましい態様が詳細に記載すれているけれども
、特許請求の範囲から逸脱することなく穏々の変形また
は置換をなしうるということを理解されたい。
、特許請求の範囲から逸脱することなく穏々の変形また
は置換をなしうるということを理解されたい。
第１〜２０図は製造過程の種々の段階における本発明の
集積回路装置の部分を説明する模式的断面図である。 第２１図は算２０図の代表的部分の拡大図である。 第２２図は製造過程の連続段階を説明する模式的断面図
である。 第２３図は第２２図の代表的部分の拡大図である。 第２４および２５図は製造過程の連続段階を説明する模
式的断面図である。 第２６図は第２５図の代表的部分の拡大図である。 第２７図は製造過程の連続段階を説明する模式的断面図
である。 坑２８図は第２７図の代表的部分の拡大図である。 第２９図は製造過程の連続段階を説明する第２８図と同
様の拡大図である。 そして、第３０図は製造過程の最終段階における重要な
装置特性を説明する模式的断面図である。 図面の浄書（内容に変更なし） 図面の汀’ ＋’Ｆ（ｌ’ｌ’ｉ’Ｆに１史−し）ＦＩ
Ｇ、２１ ＦＩＧ、 ２３ 図面の！？’ ｒ”（（出音に１更−′−）手続補正書
（方式） ％式％ １、事件の表示 昭和６２年特許願第１７４２９号 ２、発明の名称 半導体装置の製法 ３、補正をする者 事件との関係 特許出願人 名 称 モスチック・コーポレイション４、代理人 〒
１００ 住 所 東京都千代田区丸の内二丁目４番１号丸の内ビ
ルディング４階 、補正命令の日付 昭和６２年５月２６日 、補正の対象 ７、補正の内容 （１）別紙訂正願書の通り り２〉別紙委任状謄本の通り
集積回路装置の部分を説明する模式的断面図である。 第２１図は算２０図の代表的部分の拡大図である。 第２２図は製造過程の連続段階を説明する模式的断面図
である。 第２３図は第２２図の代表的部分の拡大図である。 第２４および２５図は製造過程の連続段階を説明する模
式的断面図である。 第２６図は第２５図の代表的部分の拡大図である。 第２７図は製造過程の連続段階を説明する模式的断面図
である。 坑２８図は第２７図の代表的部分の拡大図である。 第２９図は製造過程の連続段階を説明する第２８図と同
様の拡大図である。 そして、第３０図は製造過程の最終段階における重要な
装置特性を説明する模式的断面図である。 図面の浄書（内容に変更なし） 図面の汀’ ＋’Ｆ（ｌ’ｌ’ｉ’Ｆに１史−し）ＦＩ
Ｇ、２１ ＦＩＧ、 ２３ 図面の！？’ ｒ”（（出音に１更−′−）手続補正書
（方式） ％式％ １、事件の表示 昭和６２年特許願第１７４２９号 ２、発明の名称 半導体装置の製法 ３、補正をする者 事件との関係 特許出願人 名 称 モスチック・コーポレイション４、代理人 〒
１００ 住 所 東京都千代田区丸の内二丁目４番１号丸の内ビ
ルディング４階 、補正命令の日付 昭和６２年５月２６日 、補正の対象 ７、補正の内容 （１）別紙訂正願書の通り り２〉別紙委任状謄本の通り
Claims (1)
- 【特許請求の範囲】 １）下記段階すなわち （ａ）半導体サブストレート表面上に絶縁層を形成する
こと、 （ｂ）絶縁層の選ばれた部分にポリシリコン層を形成す
ること、 （ｃ）そのポリシリコン層をマスクとして使用して絶縁
体層の一部を選択的にエッチングで取り去り、それによ
つて絶縁体層によつて前以つて被覆されているサブスト
レートの表面部分を露出させそしてその際ポリシリコン
層の周辺縁の下にある絶縁体層の一部を横方向にニツテ
ングすることによつてポリシリコン層を一部分アンダー
カットすること、 （ｄ）露出長日部分を通してサブストレート中にドープ
剤を拡散させること、そして （ｅ）装置を酸化性雰囲気に露出させてポリシリコン層
の周辺縁とサブストレート表面との間のアンダーカット
部分を充填させること の各段階を包含する半導体装置を製造するための方法。 ２）更に、段階（ｅ）の次にその装置上に余分の酸化物
層を沈着させる（ｆ）段階を包含する、前記特許請求の
範囲第１項記載の方法。 ３）段階（ｄ）においてサブストレート中への、ドープ
剤の拡散と同時にポリシリコン層に、ドープ剤を拡散さ
せてそれによつてポリシリコン層を高度に導電性とする
、前記特許請求の範囲第１項記載の方法。 ４）ポリシリコン層がメモリーセルのゲートを形成する
、前記特許請求の範囲第１項記載の方法。 ５）ポリシリコン層が電場効果トランジスターのゲート
を形成する、前記特許請求の範囲第１項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US76239877A | 1977-01-26 | 1977-01-26 | |
| US762398 | 1977-01-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62290180A true JPS62290180A (ja) | 1987-12-17 |
Family
ID=25064929
Family Applications (10)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP679578A Pending JPS5394190A (en) | 1977-01-26 | 1978-01-26 | Method of producing semiconductor |
| JP56123141A Pending JPS5760852A (en) | 1977-01-26 | 1981-08-07 | Method of producing semiconductor device |
| JP62017430A Granted JPS62290152A (ja) | 1977-01-26 | 1987-01-29 | 半導体装置の製法 |
| JP62017428A Pending JPS62290147A (ja) | 1977-01-26 | 1987-01-29 | 半導体装置の製法 |
| JP62017429A Pending JPS62290180A (ja) | 1977-01-26 | 1987-01-29 | 半導体装置の製法 |
| JP62017431A Pending JPS62290181A (ja) | 1977-01-26 | 1987-01-29 | 半導体装置の製法 |
| JP1991065301U Pending JPH04107840U (ja) | 1977-01-26 | 1991-08-19 | 半導体装置 |
| JP7261375A Expired - Lifetime JP2720911B2 (ja) | 1977-01-26 | 1995-10-09 | 半導体装置用基板表面を用意する方法 |
| JP7261450A Pending JPH0918003A (ja) | 1977-01-26 | 1995-10-09 | 電界効果トランジスタの製造方法 |
| JP7261151A Pending JPH098299A (ja) | 1977-01-26 | 1995-10-09 | 半導体装置及びその製造方法 |
Family Applications Before (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP679578A Pending JPS5394190A (en) | 1977-01-26 | 1978-01-26 | Method of producing semiconductor |
| JP56123141A Pending JPS5760852A (en) | 1977-01-26 | 1981-08-07 | Method of producing semiconductor device |
| JP62017430A Granted JPS62290152A (ja) | 1977-01-26 | 1987-01-29 | 半導体装置の製法 |
| JP62017428A Pending JPS62290147A (ja) | 1977-01-26 | 1987-01-29 | 半導体装置の製法 |
Family Applications After (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62017431A Pending JPS62290181A (ja) | 1977-01-26 | 1987-01-29 | 半導体装置の製法 |
| JP1991065301U Pending JPH04107840U (ja) | 1977-01-26 | 1991-08-19 | 半導体装置 |
| JP7261375A Expired - Lifetime JP2720911B2 (ja) | 1977-01-26 | 1995-10-09 | 半導体装置用基板表面を用意する方法 |
| JP7261450A Pending JPH0918003A (ja) | 1977-01-26 | 1995-10-09 | 電界効果トランジスタの製造方法 |
| JP7261151A Pending JPH098299A (ja) | 1977-01-26 | 1995-10-09 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| JP (10) | JPS5394190A (ja) |
| DE (1) | DE2802048A1 (ja) |
| FR (5) | FR2382768A1 (ja) |
| GB (5) | GB1595543A (ja) |
| IT (1) | IT1089299B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| GB2290167B (en) | 1994-06-08 | 1999-01-20 | Hyundai Electronics Ind | Method for fabricating a semiconductor device |
| US9954176B1 (en) | 2016-10-06 | 2018-04-24 | International Business Machines Corporation | Dielectric treatments for carbon nanotube devices |
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1978
- 1978-01-18 DE DE19782802048 patent/DE2802048A1/de active Granted
- 1978-01-25 GB GB3022/78A patent/GB1595543A/en not_active Expired
- 1978-01-25 FR FR7802068A patent/FR2382768A1/fr active Granted
- 1978-01-25 GB GB32523/79A patent/GB1595545A/en not_active Expired
- 1978-01-25 GB GB32525/79A patent/GB1595547A/en not_active Expired
- 1978-01-25 GB GB19043/80A patent/GB1595548A/en not_active Expired
- 1978-01-25 GB GB32524/79A patent/GB1595546A/en not_active Expired
- 1978-01-26 JP JP679578A patent/JPS5394190A/ja active Pending
- 1978-06-08 FR FR7817175A patent/FR2382770A1/fr active Granted
- 1978-06-08 FR FR7817176A patent/FR2382745A1/fr active Granted
- 1978-06-08 FR FR7817173A patent/FR2382769A1/fr active Granted
- 1978-06-08 FR FR7817174A patent/FR2382767A1/fr active Granted
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1981
- 1981-08-07 JP JP56123141A patent/JPS5760852A/ja active Pending
-
1987
- 1987-01-29 JP JP62017430A patent/JPS62290152A/ja active Granted
- 1987-01-29 JP JP62017428A patent/JPS62290147A/ja active Pending
- 1987-01-29 JP JP62017429A patent/JPS62290180A/ja active Pending
- 1987-01-29 JP JP62017431A patent/JPS62290181A/ja active Pending
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1991
- 1991-08-19 JP JP1991065301U patent/JPH04107840U/ja active Pending
-
1995
- 1995-10-09 JP JP7261375A patent/JP2720911B2/ja not_active Expired - Lifetime
- 1995-10-09 JP JP7261450A patent/JPH0918003A/ja active Pending
- 1995-10-09 JP JP7261151A patent/JPH098299A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2382767B1 (ja) | 1983-06-03 |
| JPH0917799A (ja) | 1997-01-17 |
| FR2382770B1 (ja) | 1983-06-03 |
| JPS62290147A (ja) | 1987-12-17 |
| JPH04107840U (ja) | 1992-09-17 |
| FR2382768A1 (fr) | 1978-09-29 |
| IT1089299B (it) | 1985-06-18 |
| FR2382768B1 (ja) | 1983-06-10 |
| JPH098299A (ja) | 1997-01-10 |
| JPS62290181A (ja) | 1987-12-17 |
| GB1595547A (en) | 1981-08-12 |
| FR2382767A1 (fr) | 1978-09-29 |
| JPH0362300B2 (ja) | 1991-09-25 |
| GB1595546A (en) | 1981-08-12 |
| JPS5394190A (en) | 1978-08-17 |
| GB1595548A (en) | 1981-08-12 |
| FR2382745B1 (ja) | 1983-06-03 |
| DE2802048A1 (de) | 1978-07-27 |
| JPH0918003A (ja) | 1997-01-17 |
| GB1595545A (en) | 1981-08-12 |
| JPS5760852A (en) | 1982-04-13 |
| GB1595543A (en) | 1981-08-12 |
| FR2382745A1 (fr) | 1978-09-29 |
| FR2382770A1 (fr) | 1978-09-29 |
| JPS62290152A (ja) | 1987-12-17 |
| DE2802048C2 (ja) | 1993-02-11 |
| JP2720911B2 (ja) | 1998-03-04 |
| FR2382769B1 (ja) | 1983-06-03 |
| FR2382769A1 (fr) | 1978-09-29 |
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| JPH0140506B2 (ja) |