JPH0140506B2 - - Google Patents
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- JPH0140506B2 JPH0140506B2 JP5345379A JP5345379A JPH0140506B2 JP H0140506 B2 JPH0140506 B2 JP H0140506B2 JP 5345379 A JP5345379 A JP 5345379A JP 5345379 A JP5345379 A JP 5345379A JP H0140506 B2 JPH0140506 B2 JP H0140506B2
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- 239000012535 impurity Substances 0.000 claims description 63
- 239000010409 thin film Substances 0.000 claims description 55
- 239000010408 film Substances 0.000 claims description 42
- 239000004065 semiconductor Substances 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- 238000000151 deposition Methods 0.000 description 9
- 239000007789 gas Substances 0.000 description 9
- 230000008021 deposition Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- YPSXFMHXRZAGTG-UHFFFAOYSA-N 4-methoxy-2-[2-(5-methoxy-2-nitrosophenyl)ethyl]-1-nitrosobenzene Chemical compound COC1=CC=C(N=O)C(CCC=2C(=CC=C(OC)C=2)N=O)=C1 YPSXFMHXRZAGTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 231100000331 toxic Toxicity 0.000 description 1
- 230000002588 toxic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Description
【発明の詳細な説明】
この発明は、トランジスタ等の個別半導体、
IC、LSI、超LSI等の半導体装置の製造方法に関
し、さらに詳しくは、Si酸化膜上に設けられたSi
薄膜と整合した端部を有する不純物領域、さらに
は互に整合した端部を有する複数の異なる不純物
領域の形成方法に関するものである。
IC、LSI、超LSI等の半導体装置の製造方法に関
し、さらに詳しくは、Si酸化膜上に設けられたSi
薄膜と整合した端部を有する不純物領域、さらに
は互に整合した端部を有する複数の異なる不純物
領域の形成方法に関するものである。
まず、SiゲートMOSトランジスタの製造方法
を例にとつて、従来方法の欠点を説明する。
を例にとつて、従来方法の欠点を説明する。
従来の熱拡散法によるSiゲートMOSトランジ
スタの製造方法の一例を第１図に示す。
スタの製造方法の一例を第１図に示す。
この図で、第１の半導体領域１（図示の例では
半導体基板）上に不純物マスク用の厚い酸化膜２
を設け、ソース、ドレインおよびチヤネル領域と
なる部分を所望の形にエツチングにより取り去
り、後にゲート絶縁膜となる酸化膜（以下ゲート
絶縁膜と呼ぶこともある）３を半導体領域１の表
面に成長させ、さらにその上にSi薄膜４を所望の
形状に形成する。以上を第１図ａに示す。
半導体基板）上に不純物マスク用の厚い酸化膜２
を設け、ソース、ドレインおよびチヤネル領域と
なる部分を所望の形にエツチングにより取り去
り、後にゲート絶縁膜となる酸化膜（以下ゲート
絶縁膜と呼ぶこともある）３を半導体領域１の表
面に成長させ、さらにその上にSi薄膜４を所望の
形状に形成する。以上を第１図ａに示す。
次に第１図ｂに示すように、Si薄膜４をマスク
として酸化膜３をエツチングし、ソース、ドレイ
ン部分に拡散孔５Ｈおよび６Ｈをあける。このと
き確実に酸化膜３をとるためにエツチング時間を
丁度酸化膜３を溶解し去る時間より長めに設定す
るため、第１図ｂの４Ｈで示す部分で酸化膜３の
サイドエツチングが起り、後にゲートとなるSi薄
膜４のたれ下がり現象が起る。
として酸化膜３をエツチングし、ソース、ドレイ
ン部分に拡散孔５Ｈおよび６Ｈをあける。このと
き確実に酸化膜３をとるためにエツチング時間を
丁度酸化膜３を溶解し去る時間より長めに設定す
るため、第１図ｂの４Ｈで示す部分で酸化膜３の
サイドエツチングが起り、後にゲートとなるSi薄
膜４のたれ下がり現象が起る。
この状態で不純物を含むガス中において熱拡散
を行うと、第１図ｃに示すようにソース領域５、
ドレイン領域６が形成されるが、もともと設計さ
れたドレイン領域よりもさらにサイドエツチング
された長さ分lSだけゲートとなるSi薄膜４との重
なりが多くなり、それだけトランジスタの帰還容
量が増加するのみならず、第１図ｃに示すよう
に、ソース領域５上の絶縁膜７とドレイン領域６
上の絶縁膜８のSi薄膜４のたれ下がつたゲート部
分ではゲート絶縁膜３よりもかなり薄くなり、ド
レイン・ゲート間の耐圧が低下する。Si薄膜４が
絶縁膜でおおわれて外部接続を有しない構造の場
合は、フローテイングゲート形の不揮発性メモリ
として用いることができるが、この場合はゲート
とソース、ドレイン間の重なり部分のリーク電流
が増大するために、情報の記憶保持特性の良好な
デバイスが得られない。この傾向は特にゲート酸
化膜が1000Å以下になると著しくなる。上記の従
来例ではサイドエツチングの量が管理されない従
来工程のエツチング技術によつているため、チヤ
ネル長Ｌがゲート長LGを再現性よく実現しても
ロツト毎で大幅にばらつく結果ともなる。さらに
Si薄膜の形状に自動整合した不純物領域をその下
の半導体領域表面に形成する方法、Si薄膜を付着
した後その下の半導体領域の表面部分に選択的に
不純物を導入する方法については、それが必要で
あるにも拘らず、好ましい方法が知られていなか
つた。
を行うと、第１図ｃに示すようにソース領域５、
ドレイン領域６が形成されるが、もともと設計さ
れたドレイン領域よりもさらにサイドエツチング
された長さ分lSだけゲートとなるSi薄膜４との重
なりが多くなり、それだけトランジスタの帰還容
量が増加するのみならず、第１図ｃに示すよう
に、ソース領域５上の絶縁膜７とドレイン領域６
上の絶縁膜８のSi薄膜４のたれ下がつたゲート部
分ではゲート絶縁膜３よりもかなり薄くなり、ド
レイン・ゲート間の耐圧が低下する。Si薄膜４が
絶縁膜でおおわれて外部接続を有しない構造の場
合は、フローテイングゲート形の不揮発性メモリ
として用いることができるが、この場合はゲート
とソース、ドレイン間の重なり部分のリーク電流
が増大するために、情報の記憶保持特性の良好な
デバイスが得られない。この傾向は特にゲート酸
化膜が1000Å以下になると著しくなる。上記の従
来例ではサイドエツチングの量が管理されない従
来工程のエツチング技術によつているため、チヤ
ネル長Ｌがゲート長LGを再現性よく実現しても
ロツト毎で大幅にばらつく結果ともなる。さらに
Si薄膜の形状に自動整合した不純物領域をその下
の半導体領域表面に形成する方法、Si薄膜を付着
した後その下の半導体領域の表面部分に選択的に
不純物を導入する方法については、それが必要で
あるにも拘らず、好ましい方法が知られていなか
つた。
この発明は上記の欠点を改善することを目的と
し、さらに第１図ｂに示すような酸化膜３の完全
なエツチングを行わないで大部分を将来ソース、
ドレインとなる部分にも残置しておく工程をと
り、さらにSi薄膜の附着した部分に選択的に不純
物を導入する工程を提供するものである。以下こ
の発明の実施例について説明する。
し、さらに第１図ｂに示すような酸化膜３の完全
なエツチングを行わないで大部分を将来ソース、
ドレインとなる部分にも残置しておく工程をと
り、さらにSi薄膜の附着した部分に選択的に不純
物を導入する工程を提供するものである。以下こ
の発明の実施例について説明する。
第２図はこの発明の一実施例を示す工程図であ
る。
る。
従来と同様な工程で第２図ａの如き半導体領域
１上に酸化膜３および所望の形状に形成されたSi
薄膜４を設けた基板構成を形成し、Siよりも酸化
膜の方への分配係数の大きい第１の不純物、例え
ば硼素を含むガス中で熱処理を行うと、Si薄膜４
の下の半導体領域１の表面にSi薄膜４の形状に整
合した、すなわち、端部の形状がSi薄膜４の形状
に追従している不純物領域１Ｃを形成することが
できる。この様子を第２図ｂに示す。
１上に酸化膜３および所望の形状に形成されたSi
薄膜４を設けた基板構成を形成し、Siよりも酸化
膜の方への分配係数の大きい第１の不純物、例え
ば硼素を含むガス中で熱処理を行うと、Si薄膜４
の下の半導体領域１の表面にSi薄膜４の形状に整
合した、すなわち、端部の形状がSi薄膜４の形状
に追従している不純物領域１Ｃを形成することが
できる。この様子を第２図ｂに示す。
不純物領域１Ｃの形成には、いわゆる２段階法
を用いても可能であり、プレデポジシヨンの温度
を800℃から1200までの間で変化させながら、
B2H6、BCl2、BBr3等を不純物源として実験し
た。
を用いても可能であり、プレデポジシヨンの温度
を800℃から1200までの間で変化させながら、
B2H6、BCl2、BBr3等を不純物源として実験し
た。
プレデポジシヨン時の雰囲気ガスはN2、Ar等
の不活性ガス中に0.1〜10％の酸素ガス、場合に
よつては酸素の２倍に近い水素ガスを混入し、
B2H6、BCl2、BBr3等の不純物源を0.01％〜数％
まで加えたものを用い、雰囲気ガスの圧力は
0.1torrから大気圧のいずれかの圧力で供給され、
試料温度は上記のように800℃から1200℃までの
内の規定の温度に設定する。ここで使用されるSi
薄膜の厚さは100Å〜1μｍ程度に亘る広範囲のも
のが可能である。
の不活性ガス中に0.1〜10％の酸素ガス、場合に
よつては酸素の２倍に近い水素ガスを混入し、
B2H6、BCl2、BBr3等の不純物源を0.01％〜数％
まで加えたものを用い、雰囲気ガスの圧力は
0.1torrから大気圧のいずれかの圧力で供給され、
試料温度は上記のように800℃から1200℃までの
内の規定の温度に設定する。ここで使用されるSi
薄膜の厚さは100Å〜1μｍ程度に亘る広範囲のも
のが可能である。
不純物領域１Ｃの不純物濃度は、Si薄膜へ不純
物を導入する不純物源の雰囲気ガス中の濃度にも
よるが、プレデポジシヨンの温度と、プレデポジ
シヨン後のドライブインの温度、時間とで主とし
て制御された。
物を導入する不純物源の雰囲気ガス中の濃度にも
よるが、プレデポジシヨンの温度と、プレデポジ
シヨン後のドライブインの温度、時間とで主とし
て制御された。
繰返すが、このような不純物領域１Ｃが形成さ
れるのは、上記の不純物がまずSi薄膜４へ一旦、
導入された後、それから、このSi薄膜４の下に接
触する酸化膜３を介し、第２図ｂ中に矢印で示さ
れているように半導体領域１に導入されるためで
ある。
れるのは、上記の不純物がまずSi薄膜４へ一旦、
導入された後、それから、このSi薄膜４の下に接
触する酸化膜３を介し、第２図ｂ中に矢印で示さ
れているように半導体領域１に導入されるためで
ある。
そして、このようなメカニズムは、例え酸化膜
３の厚さが1000Åを越すような場合でも生起可能
で、プレデポジシヨン後にボロンガラス層をｐエ
ツチ液で取り除き、1000℃ならば９時間以上、
1100℃ならば１時間以上の熱処理を行なう等、時
間または温度を適当に選べば、Si薄膜４と酸化膜
３の二重層を通しては不純物が導入されるが、酸
化膜３のみを通しては導入されない条件が存在
し、やはり所期通り、不純物領域１Ｃを形成し得
ることも分かつた。もちろん、酸化膜３がさらに
薄ければ、これより低温、短時間で不純物領域１
Ｃの形成が可能となる。
３の厚さが1000Åを越すような場合でも生起可能
で、プレデポジシヨン後にボロンガラス層をｐエ
ツチ液で取り除き、1000℃ならば９時間以上、
1100℃ならば１時間以上の熱処理を行なう等、時
間または温度を適当に選べば、Si薄膜４と酸化膜
３の二重層を通しては不純物が導入されるが、酸
化膜３のみを通しては導入されない条件が存在
し、やはり所期通り、不純物領域１Ｃを形成し得
ることも分かつた。もちろん、酸化膜３がさらに
薄ければ、これより低温、短時間で不純物領域１
Ｃの形成が可能となる。
この現象は次のように説明される。
Si薄膜４に導入された硼素はSiO2内より拡散
係数が大きいため、深くSi薄膜４へ入り込み、
SiO2との界面に到達する。SiO2とSi薄膜とが接
している部分では硼素はSiO2への分配係数が大
きいので、Si薄膜から次々と押し出されて、
SiO2中へ強制的に押し込まれる。
係数が大きいため、深くSi薄膜４へ入り込み、
SiO2との界面に到達する。SiO2とSi薄膜とが接
している部分では硼素はSiO2への分配係数が大
きいので、Si薄膜から次々と押し出されて、
SiO2中へ強制的に押し込まれる。
このため、SiO2中への拡散が促進され、基板
表面にまで到達し易い状態となる。
表面にまで到達し易い状態となる。
一方、SiO2上にSi薄膜がないと、SiO2中への
硼素の拡散係数が小さく、SiO2表面へ拡散によ
り入り込む量が少ない。
硼素の拡散係数が小さく、SiO2表面へ拡散によ
り入り込む量が少ない。
仮に、プレデポジシヨン工程でボロンガラスが
堆積したとしても、ドライブインに亘る一連の工
程で、エツチングまたは洗い流されてしまつて、
ドライブイン工程では僅かしかSiO2表面に残つ
ていない。
堆積したとしても、ドライブインに亘る一連の工
程で、エツチングまたは洗い流されてしまつて、
ドライブイン工程では僅かしかSiO2表面に残つ
ていない。
従つて、SiO2のみの部分の基板表面へは硼素
は拡散されない。
は拡散されない。
また、上記のドライブイン工程において用いる
雰囲気ガスとしては、次の工程でソース、ドレイ
ン領域を形成する場合には、酸化膜３の厚さの増
加が当該次の工程で支障のない程度に抑えられる
ような組成のものであることが望ましく、例え
ば、ガス中の酸素含有量の少ない組成のArガス
やN2等が考えられる。
雰囲気ガスとしては、次の工程でソース、ドレイ
ン領域を形成する場合には、酸化膜３の厚さの増
加が当該次の工程で支障のない程度に抑えられる
ような組成のものであることが望ましく、例え
ば、ガス中の酸素含有量の少ない組成のArガス
やN2等が考えられる。
本発明に従い、第２図ｂの工程までの構造が得
られたならば、次いで、例えば概念としては特開
昭54−15680号公報中に従来例の説明として開示
されているように、酸化膜３よりSiに対する分配
係数の大きい第２の不純物、例えば燐、砒素、ア
ンチモンを含むガス中で熱処理を行なうと、第２
図ｃに示されているように、酸化膜３を通しての
み、上記第２の不純物がSi薄膜４のない酸化膜３
の下には導入されるが、Si薄膜４の下には導入さ
れないので、Si薄膜４の形状に端部が追従したソ
ース、ドレイン領域５，６を得ることができる。
この場合も不純物領域１Ｃの場合と同様にいわゆ
る２段階法を用いることが可能である。この２段
階法に関しては、第２の不純物が燐である場合
は、POCl3、PCl3、PH3等を用いて行われ、やは
り酸化膜３の厚さが1000Åを越す場合でも、例え
ば1050℃以上のプレデポジシヨンでプレデポジシ
ヨン時間またはドライブイン時間を適当に選べ
ば、酸化膜３を通して第２の不純物が導入される
が、Si薄膜４と酸化膜３の２重層を通しては導入
されないことが確かめられている。一方、酸化膜
３が30Åと薄い場合でも1000℃以下のプレデポジ
シヨン温度を用いて短時間の熱処理条件を用いれ
ば、酸化膜３を通しては半導体領域１の表面には
導入されるが、Si薄膜４の下には上記第２の不純
物は導入されないことが実験的に確かめられた。
さらに、この発明は不純物を含むガス中で熱処理
をする代りに不純物を含むシリカ膜または焼成す
ることによりシリカとなる物質の薄膜を第２図ａ
の構成上に塗布あるいは附着して用いても実施す
ることができる。このシリカ膜を用いる場合は、
砒素等の毒性の強い不純物の導入に好都合であ
る。
られたならば、次いで、例えば概念としては特開
昭54−15680号公報中に従来例の説明として開示
されているように、酸化膜３よりSiに対する分配
係数の大きい第２の不純物、例えば燐、砒素、ア
ンチモンを含むガス中で熱処理を行なうと、第２
図ｃに示されているように、酸化膜３を通しての
み、上記第２の不純物がSi薄膜４のない酸化膜３
の下には導入されるが、Si薄膜４の下には導入さ
れないので、Si薄膜４の形状に端部が追従したソ
ース、ドレイン領域５，６を得ることができる。
この場合も不純物領域１Ｃの場合と同様にいわゆ
る２段階法を用いることが可能である。この２段
階法に関しては、第２の不純物が燐である場合
は、POCl3、PCl3、PH3等を用いて行われ、やは
り酸化膜３の厚さが1000Åを越す場合でも、例え
ば1050℃以上のプレデポジシヨンでプレデポジシ
ヨン時間またはドライブイン時間を適当に選べ
ば、酸化膜３を通して第２の不純物が導入される
が、Si薄膜４と酸化膜３の２重層を通しては導入
されないことが確かめられている。一方、酸化膜
３が30Åと薄い場合でも1000℃以下のプレデポジ
シヨン温度を用いて短時間の熱処理条件を用いれ
ば、酸化膜３を通しては半導体領域１の表面には
導入されるが、Si薄膜４の下には上記第２の不純
物は導入されないことが実験的に確かめられた。
さらに、この発明は不純物を含むガス中で熱処理
をする代りに不純物を含むシリカ膜または焼成す
ることによりシリカとなる物質の薄膜を第２図ａ
の構成上に塗布あるいは附着して用いても実施す
ることができる。このシリカ膜を用いる場合は、
砒素等の毒性の強い不純物の導入に好都合であ
る。
上記のようにして第２図ｃの構成とした後、ソ
ース、ドレイン領域５，６上にコンタクトホール
を設け、さらに電極９，１０、制御電極１１を設
け、Si薄膜４をフローテングゲート４Ｆとすれ
ば、第２図ｄに示す不揮発性メモリ素子となる。
ース、ドレイン領域５，６上にコンタクトホール
を設け、さらに電極９，１０、制御電極１１を設
け、Si薄膜４をフローテングゲート４Ｆとすれ
ば、第２図ｄに示す不揮発性メモリ素子となる。
本発明は、上記実施例の外にも、Si薄膜を絶縁
ゲートとする種々の半導体デバイスに適用するこ
とができるが、上記実施例に見られるように、本
発明に従つて第１の不純物領域１Ｃを形成した後
に第２の不純物領域５，６を形成するような場
合、当該第１不純物領域１ＣのSi薄膜端部に対す
る整合性が良いため、ホトエツチング工程等にお
ける位置合せずれの影響なしに、結局は第２の不
純物領域とも、その端部において良く整合、接触
した状態が得られる。
ゲートとする種々の半導体デバイスに適用するこ
とができるが、上記実施例に見られるように、本
発明に従つて第１の不純物領域１Ｃを形成した後
に第２の不純物領域５，６を形成するような場
合、当該第１不純物領域１ＣのSi薄膜端部に対す
る整合性が良いため、ホトエツチング工程等にお
ける位置合せずれの影響なしに、結局は第２の不
純物領域とも、その端部において良く整合、接触
した状態が得られる。
ただし、特には第２の不純物領域の形成を要し
ないデバイスに対しても、本発明は当然のことな
がら有効に適用でき、その波及効果は十分に大き
なものがある。
ないデバイスに対しても、本発明は当然のことな
がら有効に適用でき、その波及効果は十分に大き
なものがある。
次にこの説明の他の実施例について第３図によ
り説明する。
り説明する。
第３図ａのように、Si薄膜４上に第１の不純物
に対する耐不純物導入マスク層１２を設け、Si薄
膜４の端部は露出した状態にしておくと、第１の
不純物が端部からSi薄膜４中へ横方向拡散し、横
方向拡散した部分からさらに酸化膜３を通して半
導体領域１の表面に第１の不純物が導入され、所
定の断面幅で平面的に見るとSi薄膜４の端部を枠
状に囲むような不純物領域１Ｄが形成される。す
なわち、形成される不純物領域１Ｄは、Si薄膜４
の下においては、当該Si薄膜４内における不純物
の横方向拡散距離に比例した距離と、半導体領域
１の表面での不純物の横方向拡散距離とで決定さ
れる再現性の良い微小距離の重なりでSi薄膜４の
端部と整合し、平面的に見てSi薄膜４の外側にお
いては、半導体領域１の表面における横方向拡散
距離分だけ、端部が離れた状態でSi薄膜４の端部
と整合する。
に対する耐不純物導入マスク層１２を設け、Si薄
膜４の端部は露出した状態にしておくと、第１の
不純物が端部からSi薄膜４中へ横方向拡散し、横
方向拡散した部分からさらに酸化膜３を通して半
導体領域１の表面に第１の不純物が導入され、所
定の断面幅で平面的に見るとSi薄膜４の端部を枠
状に囲むような不純物領域１Ｄが形成される。す
なわち、形成される不純物領域１Ｄは、Si薄膜４
の下においては、当該Si薄膜４内における不純物
の横方向拡散距離に比例した距離と、半導体領域
１の表面での不純物の横方向拡散距離とで決定さ
れる再現性の良い微小距離の重なりでSi薄膜４の
端部と整合し、平面的に見てSi薄膜４の外側にお
いては、半導体領域１の表面における横方向拡散
距離分だけ、端部が離れた状態でSi薄膜４の端部
と整合する。
本発明に従つてこのような構造が得られた後、
例えば第３図ｂに示されるように、先の実施例同
様、今度は酸化膜３よりもSi薄膜４に対する分配
係数の大きい第２の不純物をSi薄膜４の外側の酸
化膜３をのみ通して導入すると、サイドエツチン
グの影響を受けない、実効チヤネル長LEFFの再現
性のよいDSA・MOSトランジスタの要部を得る
ことができる。この場合、不純物領域１Ｄと、ソ
ース、ドレイン領域５，６との重なりがホトエツ
チングの位置合わせによらず、常に最小の寸法
で、しかも整合状態で得られるため、ソース、ド
レイン領域５，６と、チヤネル形成領域として用
いられている不純物領域１Ｄとの間の接合容量の
最も小さい素子を実現することができる。
例えば第３図ｂに示されるように、先の実施例同
様、今度は酸化膜３よりもSi薄膜４に対する分配
係数の大きい第２の不純物をSi薄膜４の外側の酸
化膜３をのみ通して導入すると、サイドエツチン
グの影響を受けない、実効チヤネル長LEFFの再現
性のよいDSA・MOSトランジスタの要部を得る
ことができる。この場合、不純物領域１Ｄと、ソ
ース、ドレイン領域５，６との重なりがホトエツ
チングの位置合わせによらず、常に最小の寸法
で、しかも整合状態で得られるため、ソース、ド
レイン領域５，６と、チヤネル形成領域として用
いられている不純物領域１Ｄとの間の接合容量の
最も小さい素子を実現することができる。
なお、上記各実施例では第１の半導体領域１は
半導体基板と同一であつたが、絶縁基板上または
伝導形、あるいは種類の異なる半導体基板上に形
成された半導体領域についても、この発明は全く
同様に適用することができる。
半導体基板と同一であつたが、絶縁基板上または
伝導形、あるいは種類の異なる半導体基板上に形
成された半導体領域についても、この発明は全く
同様に適用することができる。
以上詳細に説明したように、この発明は酸化膜
上に所要の平面図形に形成したSi薄膜を設けてか
ら不純物を導入するようにしたので、Si薄膜の平
面図形に整合した端部を有する不純物領域を再現
性よく得ることができる。さらに、この発明はSi
薄膜上に耐不純物導入マスク層を設けてから不純
物を導入するようにしたので、Si薄膜の平面図形
の端部に沿つた所定幅の不純物領域を再現性よく
得ることができる利点を有する。
上に所要の平面図形に形成したSi薄膜を設けてか
ら不純物を導入するようにしたので、Si薄膜の平
面図形に整合した端部を有する不純物領域を再現
性よく得ることができる。さらに、この発明はSi
薄膜上に耐不純物導入マスク層を設けてから不純
物を導入するようにしたので、Si薄膜の平面図形
の端部に沿つた所定幅の不純物領域を再現性よく
得ることができる利点を有する。
第１図は従来の熱拡散法によるSiゲートMOS
トランジスタの製造方法の一例を示す工程図、第
２図はこの発明の一実施例を示す工程図、第３図
はこの発明の他の実施例を示す工程図である。 図中、１は第１の半導体領域、１Ｃ，１Ｄは不
純物領域、２は酸化膜、３は後にゲート絶縁膜と
なる酸化膜、４はSi薄膜、５はソース領域、６は
ドレイン領域、９，１０は電極、１１は制御電極
である。
トランジスタの製造方法の一例を示す工程図、第
２図はこの発明の一実施例を示す工程図、第３図
はこの発明の他の実施例を示す工程図である。 図中、１は第１の半導体領域、１Ｃ，１Ｄは不
純物領域、２は酸化膜、３は後にゲート絶縁膜と
なる酸化膜、４はSi薄膜、５はソース領域、６は
ドレイン領域、９，１０は電極、１１は制御電極
である。
Claims (1)
- 【特許請求の範囲】 １ 第１の半導体領域表面上に設けられた酸化膜
と、この酸化膜上に設けられ所要の平面図形に形
成されたSi薄膜とから少なくとも構成された半導
体基板を、前記Si薄膜に不純物を導入しつつ、あ
るいは導入後に高温処理することにより、前記平
面図形の端部に整合した端部を有する不純物領域
を前記Si薄膜が接する前記酸化膜下に形成する工
程を含むことを特徴とする半導体装置の製造方
法。 ２ 第１の半導体領域表面上に設けられた酸化膜
と、この酸化膜上に設けられ所要の平面図形に形
成されたSi薄膜と、このSi薄膜上にさらに耐不純
物導入マスク層を設けた構成を少なくとも有する
半導体基板を、不純物を含むガス中で高温処理す
るか、または不純物を含む膜を前記半導体基板の
表面に塗布あるいは付着させてから高温処理する
ことにより、前記耐不純物導入マスク層の付着さ
れていないSi薄膜端部側面から横方向に導入され
た前記不純物を前記酸化膜を通して前記Si薄膜端
部下の前記第１半導体領域の表面領域に導入し、
前記平面図形の端部に整合した端部を有する不純
物領域を形成する工程を含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5345379A JPS55146974A (en) | 1979-05-02 | 1979-05-02 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5345379A JPS55146974A (en) | 1979-05-02 | 1979-05-02 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55146974A JPS55146974A (en) | 1980-11-15 |
| JPH0140506B2 true JPH0140506B2 (ja) | 1989-08-29 |
Family
ID=12943268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5345379A Granted JPS55146974A (en) | 1979-05-02 | 1979-05-02 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55146974A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224974A (ja) * | 1986-03-27 | 1987-10-02 | Toshiba Corp | 半導体装置の製造方法 |
| US6566201B1 (en) * | 2001-12-31 | 2003-05-20 | General Semiconductor, Inc. | Method for fabricating a high voltage power MOSFET having a voltage sustaining region that includes doped columns formed by rapid diffusion |
-
1979
- 1979-05-02 JP JP5345379A patent/JPS55146974A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55146974A (en) | 1980-11-15 |
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