JPH098299A - 半導体装置及びその製造方法 - Google Patents
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- JPH098299A JPH098299A JP7261151A JP26115195A JPH098299A JP H098299 A JPH098299 A JP H098299A JP 7261151 A JP7261151 A JP 7261151A JP 26115195 A JP26115195 A JP 26115195A JP H098299 A JPH098299 A JP H098299A
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Abstract
(57)【要約】
【課題】 商業的に広い応用性を有し、特に高密度ＲＡ
Ｍの製造に大いなる有用性を有する半導体装置及びその
製造方法を提供する。 【解決手段】 半導体基板１２の活性領域上に部分を有
する熱酸化物層５０，５２と、この熱酸化物層の部分に
設けられた１以上のポリシリコン要素６６，６８と、半
導体基板の表面下に広がる１以上のフィールド酸化物領
域４２と、対応するフィールド酸化物領域及び半導体基
板間の半導体基板の表面１４下に設けられたドーピング
領域３６と、ポリシリコン要素の上に設けられた酸化物
層９４，９６と、これ等の酸化物層の上に設けられた高
温非ドーピング二酸化シリコン層９４，９６と、その内
部に設けられ、ポリシリコン要素と接触する接点を有す
る接点窓１０２とで構成される。
Ｍの製造に大いなる有用性を有する半導体装置及びその
製造方法を提供する。 【解決手段】 半導体基板１２の活性領域上に部分を有
する熱酸化物層５０，５２と、この熱酸化物層の部分に
設けられた１以上のポリシリコン要素６６，６８と、半
導体基板の表面下に広がる１以上のフィールド酸化物領
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板間の半導体基板の表面１４下に設けられたドーピング
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層９４，９６と、これ等の酸化物層の上に設けられた高
温非ドーピング二酸化シリコン層９４，９６と、その内
部に設けられ、ポリシリコン要素と接触する接点を有す
る接点窓１０２とで構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、一般に半導体装
置、そして詳しく言えば電界効果素子例えばランダムア
クセスメモリー（ＲＡＭ）（随時書込み呼出し記憶素
子）集積回路に使用するための電界効果トランジスター
（ＦＥＴ）および、メモリーセルに関するものである。
置、そして詳しく言えば電界効果素子例えばランダムア
クセスメモリー（ＲＡＭ）（随時書込み呼出し記憶素
子）集積回路に使用するための電界効果トランジスター
（ＦＥＴ）および、メモリーセルに関するものである。
【０００２】
【従来の技術】集積回路技術においては、回路素子のサ
イズを縮小し且つ装置の歩留まりを良くするための製造
技術を改善しようとする努力がされている。この発明は
高密度ＲＡＭを製造にするのに特有の多くの関連する問
題に向けられている。
イズを縮小し且つ装置の歩留まりを良くするための製造
技術を改善しようとする努力がされている。この発明は
高密度ＲＡＭを製造にするのに特有の多くの関連する問
題に向けられている。
【０００３】
【発明が解決しようとする課題】特に、従来のアイソプ
レーナ技術を使用して、基板の選択された部分に厚いフ
ィールド酸化物層を形成することは、フィールド酸化物
の成長を設計するために使用されている窒化シリコン層
から、基板の一部への窒化シリコンの不所望な移行を起
こさせることがわかった。この発明は、基板の、このよ
うな窒化シリコンの汚染を軽減するものを提供する。
レーナ技術を使用して、基板の選択された部分に厚いフ
ィールド酸化物層を形成することは、フィールド酸化物
の成長を設計するために使用されている窒化シリコン層
から、基板の一部への窒化シリコンの不所望な移行を起
こさせることがわかった。この発明は、基板の、このよ
うな窒化シリコンの汚染を軽減するものを提供する。
【０００４】半導体チップ上での単位面積当たりの素子
数に制限がある従来技術による方法の一つは、下層をエ
ッチングするマスクとして被着酸化物を使用することで
ある。被着酸化物は凹凸形状をして、その厚さが不均一
となる傾向があり、このことは正確なマスクを形成する
のを阻害し、それによって公差に悪影響を与えるととも
に、素子の密度を限定する。この発明によれば、この被
着酸化物によるマスク形成の諸制限が克服される。
数に制限がある従来技術による方法の一つは、下層をエ
ッチングするマスクとして被着酸化物を使用することで
ある。被着酸化物は凹凸形状をして、その厚さが不均一
となる傾向があり、このことは正確なマスクを形成する
のを阻害し、それによって公差に悪影響を与えるととも
に、素子の密度を限定する。この発明によれば、この被
着酸化物によるマスク形成の諸制限が克服される。
【０００５】更に、この発明によって解決される従来技
術の面倒な問題は、基板に拡散用窓を開けることに付随
する、多結晶シリコンゲート層の下の酸化物層の横方向
エッチングである。そのようなゲート層の酸化物アンダ
ーカットは、ゲート層と基板との間の短絡によって装置
を故障させることがある。このアンダーカット部分を充
填するために酸化物を被着する従来方法は、信頼できな
いことがわかった。
術の面倒な問題は、基板に拡散用窓を開けることに付随
する、多結晶シリコンゲート層の下の酸化物層の横方向
エッチングである。そのようなゲート層の酸化物アンダ
ーカットは、ゲート層と基板との間の短絡によって装置
を故障させることがある。このアンダーカット部分を充
填するために酸化物を被着する従来方法は、信頼できな
いことがわかった。
【０００６】また、この発明により解決される厄介な従
来技術上の問題は、安定化層を使用して半導体装置中に
接点窓を開けることに付随する、安定化層酸化物につい
ての大きい横方向エッチングである。例えばナトリウム
のような汚染物が基板に移動するのを阻止するという既
知の目的のために、本質的にドーピングされていない熱
的に成長された酸化物の比較的薄い層上に、ドーピング
された酸化物の比較的厚い層を被着することが従来技術
で実施されている。次いで、ホトレジストマスクを通し
てエッチングすることによって接点窓が開けられると、
このドーピングされた酸化物（すなわち安定化層）は、
ドーピングされた被着酸化物とドーピングされていない
成長酸化物とのエッチング速度の不一致ために、マスク
の下で横方向にかなりエッチングされる。ドーピングさ
れた被着酸化物（特に約４００℃で被着された「低温」
のもの）は、典型的には、ドーピングされていない成長
酸化物よりも約１０倍程度速い速度でエッチングされ
る。このエッチング処理の持続時間は、下にある成長酸
化物層を通って浸透するのに充分長くなくてはならない
ことから、マスクの下のドーピングされた被着酸化物の
横方向エッチングの大きさは、典型的には、ドーピング
されていない成長酸化物の厚さの１０倍よりもいくらか
大きい。このエッチング処理が持続している間に生じる
過剰なエッチングは、上記の問題を更に解決困難にする
ことが理解される。チップの単位面積当たりの素子の密
度は、このように大きい横方向エッチングによって悪影
響をうけることは明らかである。この問題を実質的に除
去したものがこの発明によって提供される。
来技術上の問題は、安定化層を使用して半導体装置中に
接点窓を開けることに付随する、安定化層酸化物につい
ての大きい横方向エッチングである。例えばナトリウム
のような汚染物が基板に移動するのを阻止するという既
知の目的のために、本質的にドーピングされていない熱
的に成長された酸化物の比較的薄い層上に、ドーピング
された酸化物の比較的厚い層を被着することが従来技術
で実施されている。次いで、ホトレジストマスクを通し
てエッチングすることによって接点窓が開けられると、
このドーピングされた酸化物（すなわち安定化層）は、
ドーピングされた被着酸化物とドーピングされていない
成長酸化物とのエッチング速度の不一致ために、マスク
の下で横方向にかなりエッチングされる。ドーピングさ
れた被着酸化物（特に約４００℃で被着された「低温」
のもの）は、典型的には、ドーピングされていない成長
酸化物よりも約１０倍程度速い速度でエッチングされ
る。このエッチング処理の持続時間は、下にある成長酸
化物層を通って浸透するのに充分長くなくてはならない
ことから、マスクの下のドーピングされた被着酸化物の
横方向エッチングの大きさは、典型的には、ドーピング
されていない成長酸化物の厚さの１０倍よりもいくらか
大きい。このエッチング処理が持続している間に生じる
過剰なエッチングは、上記の問題を更に解決困難にする
ことが理解される。チップの単位面積当たりの素子の密
度は、このように大きい横方向エッチングによって悪影
響をうけることは明らかである。この問題を実質的に除
去したものがこの発明によって提供される。
【０００７】
【課題を解決するための手段】この発明によれば、高素
子密度の集積回路を製造するのに有利に適用することの
できる一連の製造工程によって種々のタイプの電界効果
素子を同時に製造することができる半導体装置が開示さ
れる。
子密度の集積回路を製造するのに有利に適用することの
できる一連の製造工程によって種々のタイプの電界効果
素子を同時に製造することができる半導体装置が開示さ
れる。
【０００８】その重要な実施例によれば、二つの基本的
な電界効果素子（メモリーセルおよび電界効果トランジ
スター）が、この発明の半導体装置における一連の工程
で並置的に示されている。
な電界効果素子（メモリーセルおよび電界効果トランジ
スター）が、この発明の半導体装置における一連の工程
で並置的に示されている。
【０００９】この発明の別の重要な特色によれば、基板
内に活性部分を定め、基板表面の損傷をなくすのに充分
な厚さまで活性部分に薄い酸化物層を成長させ、そし
て、この薄い酸化物層を除去して活性部分内のクリーン
な基板表面を有することを含む、半導体装置が開示され
る。
内に活性部分を定め、基板表面の損傷をなくすのに充分
な厚さまで活性部分に薄い酸化物層を成長させ、そし
て、この薄い酸化物層を除去して活性部分内のクリーン
な基板表面を有することを含む、半導体装置が開示され
る。
【００１０】この発明のその他の重要な特色によれば、
半導体基板上の正確な位置に、正確なパターンで多結晶
シリコン（この明細書中では以下「ポリシリコン」と云
う）の層が形成されているものが開示される。そして、
この装置は、ポリシリコン層を一部酸化し、得られたポ
リオキサイド層の一部を除去して、その下にあるポリシ
リコン層をエッチングするためのマスクを形成すること
を含む。この明細書において、「ポリオキサイド」と
は、ポリシリコンの酸化によって形成された物質を云う
ために使用される。
半導体基板上の正確な位置に、正確なパターンで多結晶
シリコン（この明細書中では以下「ポリシリコン」と云
う）の層が形成されているものが開示される。そして、
この装置は、ポリシリコン層を一部酸化し、得られたポ
リオキサイド層の一部を除去して、その下にあるポリシ
リコン層をエッチングするためのマスクを形成すること
を含む。この明細書において、「ポリオキサイド」と
は、ポリシリコンの酸化によって形成された物質を云う
ために使用される。
【００１１】
【発明の実施の形態】図１について説明すると、ここに
は、製造過程の初期段階におけるこの発明の半導体装置
１０の一部の断面図が示されている。この半導体装置１
０は、当技術分野では良く知られているように、通常の
結晶配向の単結晶シリコンである基板１２を備えてい
る。当業者には理解されるように、この発明の多くの特
徴は、シリコン以外の半導体物質例えばゲルマニウムを
使用した半導体装置にも適用できる。基板１２はＰ型の
ものでも良いしＮ型のものでも良いが、ここでは、一例
としてＰ型のものが使用されている。そして、この基板
１２の望ましい抵抗率は約５〜２５Ω・ｃｍである。基
板１２の頂面１４には、約６００オングストロームの厚
さの二酸化シリコン層１６を熱成長させられている。約
６００オングストロームの厚さの窒化シリコン層１８
は、既知の方法により、反応器中の二酸化シリコン層１
６上に被着される、約１０００オングストロームの厚さ
を有するポリシリコン層２０は、既知の被着技術を使用
して、窒化シリコン層１８上に被着される。
は、製造過程の初期段階におけるこの発明の半導体装置
１０の一部の断面図が示されている。この半導体装置１
０は、当技術分野では良く知られているように、通常の
結晶配向の単結晶シリコンである基板１２を備えてい
る。当業者には理解されるように、この発明の多くの特
徴は、シリコン以外の半導体物質例えばゲルマニウムを
使用した半導体装置にも適用できる。基板１２はＰ型の
ものでも良いしＮ型のものでも良いが、ここでは、一例
としてＰ型のものが使用されている。そして、この基板
１２の望ましい抵抗率は約５〜２５Ω・ｃｍである。基
板１２の頂面１４には、約６００オングストロームの厚
さの二酸化シリコン層１６を熱成長させられている。約
６００オングストロームの厚さの窒化シリコン層１８
は、既知の方法により、反応器中の二酸化シリコン層１
６上に被着される、約１０００オングストロームの厚さ
を有するポリシリコン層２０は、既知の被着技術を使用
して、窒化シリコン層１８上に被着される。
【００１２】次いで図１のポリシリコン層２０を完全に
酸化するのに十分な時間、好ましくは約９００℃〜１０
００℃の蒸気中の酸化性雰囲気に半導体装置１０を曝す
ことにより、図２に示したポリオキサイド層２２を生成
する。このポリオキサイド層２２は約２０００オングス
トロームの厚さであり、これは酸化中の成長のせいで最
初のポリシリコン層２０の厚さの約２倍となっている。
酸化するのに十分な時間、好ましくは約９００℃〜１０
００℃の蒸気中の酸化性雰囲気に半導体装置１０を曝す
ことにより、図２に示したポリオキサイド層２２を生成
する。このポリオキサイド層２２は約２０００オングス
トロームの厚さであり、これは酸化中の成長のせいで最
初のポリシリコン層２０の厚さの約２倍となっている。
【００１３】図３について説明すると、中間の数工程を
実施した後での半導体装置１０の代表的な部分がここに
は示されている。二つの構成要素セグメントすなわち素
子部位２４および２６が図３には明示されているが、以
下に述べるこの発明の半導体装置の製造方法によって同
様な素子が同時に作られる場合にはそれらは非常に多数
の同様な部位（図示しない）を表すことを理解すべきで
ある。両部位２４および２６において、標準的ホトマス
ク技術を使用してポリオキサイド層２２上にホトレジス
トパターン２８および３０を被着し、その後、酸化物を
選択的にアタックするエッチング剤を使用してポリオキ
サイド層２２のマスクされなかった部分をエッチングで
取り去ることにより図示のようなポリオキサイド部分３
２および３４が残る。このエッチング工程の次に好まし
くはボロンを使用して矢印で示したように既知の方法で
イオン注入工程を実施することによりＰ+ 領域３６をつ
くる。このＰ+ 領域３６は、ポリオキサイド部分によっ
て被覆されていない基板部分［これはまた半導体装置１
０の「フィールド区域」とも呼ばれる］約２０００オン
グストロームの深さまで浸透する。イオンのエネルギー
は、二酸化シリコン層１６および窒化シリコン層１８
の、ホトレジストおよびポリオキサイドによって被覆さ
れていない部分を通してのみ浸透するように選ばれてい
る。既知の技術例えば米国特許第３，８９８，１０５号
明細書に記載の技術によって、好ましくは約１．６×１
０13ボロンイオン／ｃｍ3 の濃度が使用される。しか
し、どの技術が使用されても、Ｐ+ 領域３６は最終装置
中の最高不純物濃度部分において、約１Ω・ｃｍの抵抗
率を有していることが好ましい。
実施した後での半導体装置１０の代表的な部分がここに
は示されている。二つの構成要素セグメントすなわち素
子部位２４および２６が図３には明示されているが、以
下に述べるこの発明の半導体装置の製造方法によって同
様な素子が同時に作られる場合にはそれらは非常に多数
の同様な部位（図示しない）を表すことを理解すべきで
ある。両部位２４および２６において、標準的ホトマス
ク技術を使用してポリオキサイド層２２上にホトレジス
トパターン２８および３０を被着し、その後、酸化物を
選択的にアタックするエッチング剤を使用してポリオキ
サイド層２２のマスクされなかった部分をエッチングで
取り去ることにより図示のようなポリオキサイド部分３
２および３４が残る。このエッチング工程の次に好まし
くはボロンを使用して矢印で示したように既知の方法で
イオン注入工程を実施することによりＰ+ 領域３６をつ
くる。このＰ+ 領域３６は、ポリオキサイド部分によっ
て被覆されていない基板部分［これはまた半導体装置１
０の「フィールド区域」とも呼ばれる］約２０００オン
グストロームの深さまで浸透する。イオンのエネルギー
は、二酸化シリコン層１６および窒化シリコン層１８
の、ホトレジストおよびポリオキサイドによって被覆さ
れていない部分を通してのみ浸透するように選ばれてい
る。既知の技術例えば米国特許第３，８９８，１０５号
明細書に記載の技術によって、好ましくは約１．６×１
０13ボロンイオン／ｃｍ3 の濃度が使用される。しか
し、どの技術が使用されても、Ｐ+ 領域３６は最終装置
中の最高不純物濃度部分において、約１Ω・ｃｍの抵抗
率を有していることが好ましい。
【００１４】次にホトレジスト層２８および３０を除去
し、そして窒化シリコン層１８の、ポリオキサイド層部
分３２および３４によって被覆されていない部分を既知
の技術を使用して選択的にエッチングすることにより、
図４に示したように窒化シリコン部分３８および４０を
残す。
し、そして窒化シリコン層１８の、ポリオキサイド層部
分３２および３４によって被覆されていない部分を既知
の技術を使用して選択的にエッチングすることにより、
図４に示したように窒化シリコン部分３８および４０を
残す。
【００１５】図５に関しては、酸化は約６〜８時間約１
０００℃の蒸気中で実施され、これは基板１２の窒化シ
リコンによって被覆されていない部分中に比較的厚い
（好ましくは約１４，０００オングストローム）「アイ
ソプレーナ」フィールド酸化物層４２を成長させること
になる。フィールド酸化物４２は基板１２中に約７，０
００オングストロームの深さまで浸透し、そしてこの酸
化工程はボロンの注入によって形成されたＰ+ 領域３６
をその下方のより深いところまで押し込める。Ｐ+ 領域
３６はその抵抗率を小さくすることによって一層薄いフ
ィールド酸化物層４２を使用させる。
０００℃の蒸気中で実施され、これは基板１２の窒化シ
リコンによって被覆されていない部分中に比較的厚い
（好ましくは約１４，０００オングストローム）「アイ
ソプレーナ」フィールド酸化物層４２を成長させること
になる。フィールド酸化物４２は基板１２中に約７，０
００オングストロームの深さまで浸透し、そしてこの酸
化工程はボロンの注入によって形成されたＰ+ 領域３６
をその下方のより深いところまで押し込める。Ｐ+ 領域
３６はその抵抗率を小さくすることによって一層薄いフ
ィールド酸化物層４２を使用させる。
【００１６】次に、ポリオキサイド部分３２および３４
を既知の方法での弗化水素酸によるエッチングで除去す
るが、その際フィールド酸化物層４２もわずかだけ薄く
される。次いで窒化シリコン部分３８および４０並びに
二酸化シリコン層１６の残存部分を通常の技術を使用し
て除去する。これは図６に示した構造を作る。
を既知の方法での弗化水素酸によるエッチングで除去す
るが、その際フィールド酸化物層４２もわずかだけ薄く
される。次いで窒化シリコン部分３８および４０並びに
二酸化シリコン層１６の残存部分を通常の技術を使用し
て除去する。これは図６に示した構造を作る。
【００１７】装置の活性区域の表面損傷をなくすため
に、従来技術においてはこの時点で種々の表面「清浄
化」工程が通常使用される。「活性区域」とはフィール
ド酸化物が成長されなかった装置部分を意味している。
しかしながら、頂面１４に沿って基板１２のいくらかを
エッチングすることによる単なる清浄化は、フィールド
酸化物４２の近くの基板１２の端縁４４に沿って存在す
る窒化シリコン汚染を除去するには不充分であることが
見出された。窒化シリコン部分３８および４０からの少
量の窒化シリコンはフィールド酸化物層４２を作る化学
過程に付随してフィールド酸化物層４２の端縁において
基板１２の頂面１４に移送される。従って、好ましくは
塩化水素と酸素との周囲雰囲気中で酸化工程を実施して
図２に示したような熱酸化物層４６および４８を作り、
これによって端縁４４における窒化物不純物を基板１２
から酸化物中にその成長の間に集める。酸化物層４６お
よび４８の厚さは、約３００オングストロームで充分で
あるが、好ましくは３００〜１０００オングストローム
の間である。
に、従来技術においてはこの時点で種々の表面「清浄
化」工程が通常使用される。「活性区域」とはフィール
ド酸化物が成長されなかった装置部分を意味している。
しかしながら、頂面１４に沿って基板１２のいくらかを
エッチングすることによる単なる清浄化は、フィールド
酸化物４２の近くの基板１２の端縁４４に沿って存在す
る窒化シリコン汚染を除去するには不充分であることが
見出された。窒化シリコン部分３８および４０からの少
量の窒化シリコンはフィールド酸化物層４２を作る化学
過程に付随してフィールド酸化物層４２の端縁において
基板１２の頂面１４に移送される。従って、好ましくは
塩化水素と酸素との周囲雰囲気中で酸化工程を実施して
図２に示したような熱酸化物層４６および４８を作り、
これによって端縁４４における窒化物不純物を基板１２
から酸化物中にその成長の間に集める。酸化物層４６お
よび４８の厚さは、約３００オングストロームで充分で
あるが、好ましくは３００〜１０００オングストローム
の間である。
【００１８】次に熱酸化物層４６および４８をエッチン
グにより取り去って図８の構造を作る。電界効果素子の
動作、特にエンハンスメント型ＦＥＴのチャンネルにお
いて重要なのは良好な表面条件であるということは当業
者により理解されるであろう。この発明の重要な特性に
よれば、図７および図８の酸化工程およびエッチング工
程は、表面損傷（一般に基板１２の頂部２０〜３０オン
グストロームの所に生じる）ならびに窒化シリコン汚染
の除去に有効であり、それによって図８に示したような
不純物のないかつクリーンな頂面１４を生じる。
グにより取り去って図８の構造を作る。電界効果素子の
動作、特にエンハンスメント型ＦＥＴのチャンネルにお
いて重要なのは良好な表面条件であるということは当業
者により理解されるであろう。この発明の重要な特性に
よれば、図７および図８の酸化工程およびエッチング工
程は、表面損傷（一般に基板１２の頂部２０〜３０オン
グストロームの所に生じる）ならびに窒化シリコン汚染
の除去に有効であり、それによって図８に示したような
不純物のないかつクリーンな頂面１４を生じる。
【００１９】図５〜図８に示した工程での酸化物層１
６，３２，３４，４６および４８を除去するための次々
のエッチング工程の結果として、フィールド酸化物層４
２はその厚さがいくらか減らされる。図８に示した製造
工程においては、フィールド酸化物層４２はその全厚さ
が約１０，０００オングストロームであり、そのうち約
７，０００オングストロームが頂面１４より下に延びて
おりそして約３，０００オングストロームが頂面１４よ
り上に延びている。
６，３２，３４，４６および４８を除去するための次々
のエッチング工程の結果として、フィールド酸化物層４
２はその厚さがいくらか減らされる。図８に示した製造
工程においては、フィールド酸化物層４２はその全厚さ
が約１０，０００オングストロームであり、そのうち約
７，０００オングストロームが頂面１４より下に延びて
おりそして約３，０００オングストロームが頂面１４よ
り上に延びている。
【００２０】次に、熱酸化物層５０および５２を、図９
に示したように約９００オングストロームの厚さまで成
長させる。その後に部位２４および２６中に形成される
電界効果素子の閾値電圧を調整するために、既知の技術
を使用して矢印で示したように少量のボロンイオン注入
を実施する。
に示したように約９００オングストロームの厚さまで成
長させる。その後に部位２４および２６中に形成される
電界効果素子の閾値電圧を調整するために、既知の技術
を使用して矢印で示したように少量のボロンイオン注入
を実施する。
【００２１】図１０に関しては、半導体装置１０全体
に、既知の技術を使用してポリシリコン層５４を約６，
０００オングストロームの厚さまで図示のように被着さ
せる。ポリシリコン層５４を高導電性とするために、Ｎ
型に濃くドーピングする。この場合図１１のポリシリコ
ン層５４の点画で示されているように燐の拡散を使用す
るのが好ましい。
に、既知の技術を使用してポリシリコン層５４を約６，
０００オングストロームの厚さまで図示のように被着さ
せる。ポリシリコン層５４を高導電性とするために、Ｎ
型に濃くドーピングする。この場合図１１のポリシリコ
ン層５４の点画で示されているように燐の拡散を使用す
るのが好ましい。
【００２２】次いでポリシリコン層５４の頂部５６を酸
化して図１２に示した構造を作る。ポリオキサイド層５
６は約２，５００〜５，０００オングストロームの間の
好ましい厚さを有しているが、このポリオキサイド層５
６の形成によりポリシリコン層５４は約３，５００〜
４，８００オングストロームの間まで減厚される。しか
しながら、ポリシリコン層５４およびポリオキサイド層
５６は両者共約４，０００オングストロームの厚さであ
ることが好ましい。
化して図１２に示した構造を作る。ポリオキサイド層５
６は約２，５００〜５，０００オングストロームの間の
好ましい厚さを有しているが、このポリオキサイド層５
６の形成によりポリシリコン層５４は約３，５００〜
４，８００オングストロームの間まで減厚される。しか
しながら、ポリシリコン層５４およびポリオキサイド層
５６は両者共約４，０００オングストロームの厚さであ
ることが好ましい。
【００２３】図１３はマスキング工程およびエッチング
工程が実施された後での半導体装置１０を示しており、
ここではホトレジストパターン５８および６０が形成さ
れ、そしてポリオキサイド層５６の、ホトレジストによ
って被覆されていない部分がエッチングで取り去られ、
ポリオキサイド部分６２および６４が残っている。部位
２４中に形成されるべき電界効果素子の閾値の微調整の
ために、この段階において少量のイオン注入を実施して
も良い。
工程が実施された後での半導体装置１０を示しており、
ここではホトレジストパターン５８および６０が形成さ
れ、そしてポリオキサイド層５６の、ホトレジストによ
って被覆されていない部分がエッチングで取り去られ、
ポリオキサイド部分６２および６４が残っている。部位
２４中に形成されるべき電界効果素子の閾値の微調整の
ために、この段階において少量のイオン注入を実施して
も良い。
【００２４】図１４に関しては、ホトレジストを除去
し、ポリシリコン層５４の一部をエッチングするための
マスクとしてポリオキサイド部分６２および６４を残
す。半導体装置１０の部位２４および２６と同様な部位
においても同様なポリオキサイドマスクを残し、エッチ
ングにより半導体装置１０中に複数のポリシリコン層
（層６６および６８がその例である）を別々に作る。ポ
リシリコン層６６は、熱酸化物層５０の一部の上に在
り、そして部位２４に示されたようにフィールド酸化物
層４２の隣接部分上に延びている。ポリシリコン層６８
は、図１４に示したように、部位２６中の熱酸化物層５
２の中心部分の上に在る。
し、ポリシリコン層５４の一部をエッチングするための
マスクとしてポリオキサイド部分６２および６４を残
す。半導体装置１０の部位２４および２６と同様な部位
においても同様なポリオキサイドマスクを残し、エッチ
ングにより半導体装置１０中に複数のポリシリコン層
（層６６および６８がその例である）を別々に作る。ポ
リシリコン層６６は、熱酸化物層５０の一部の上に在
り、そして部位２４に示されたようにフィールド酸化物
層４２の隣接部分上に延びている。ポリシリコン層６８
は、図１４に示したように、部位２６中の熱酸化物層５
２の中心部分の上に在る。
【００２５】下層のポリシリコンをエッチングするため
のマスクとしてポリオキサイド部分６２および６４を使
用することは、ポリオキサイドの成長が一層遅くそして
一層制御可能なエッチング速度を有する高度に均一な層
を作るという点で、従来技術の被着酸化物マスクに比べ
て有利である。ポリオキサイドのそのような性質は、ホ
トレジストマスク（図１３のホトレジストパターン５８
および６０）からポリオキサイドマスク（図１４のポリ
オキサイド部分６２および６４）まで高度のマスク規制
を可能にする。この高度のマスク規制は、更にポリシリ
コン層６６および６８の形成にも引きつがれる。「高度
の規制」とは、被着酸化物マスクを使用した従来技術に
比べて、「より高い精度で位置決めされている」ことを
意味している。ポリシリコン層６８は、下層の酸化物層
をエッチングするためのマスクとして更に役立ち、これ
によって電界効果トランジスターのチャンネル領域の上
にそれ自体を整合させることが後でわかる。
のマスクとしてポリオキサイド部分６２および６４を使
用することは、ポリオキサイドの成長が一層遅くそして
一層制御可能なエッチング速度を有する高度に均一な層
を作るという点で、従来技術の被着酸化物マスクに比べ
て有利である。ポリオキサイドのそのような性質は、ホ
トレジストマスク（図１３のホトレジストパターン５８
および６０）からポリオキサイドマスク（図１４のポリ
オキサイド部分６２および６４）まで高度のマスク規制
を可能にする。この高度のマスク規制は、更にポリシリ
コン層６６および６８の形成にも引きつがれる。「高度
の規制」とは、被着酸化物マスクを使用した従来技術に
比べて、「より高い精度で位置決めされている」ことを
意味している。ポリシリコン層６８は、下層の酸化物層
をエッチングするためのマスクとして更に役立ち、これ
によって電界効果トランジスターのチャンネル領域の上
にそれ自体を整合させることが後でわかる。
【００２６】自己整合ゲートＦＥＴを作るためのマスク
としてポリシリコン層を使用する技術は既知である。こ
の構造はまた、当技術分野では「シリコンゲート」ＦＥ
Ｔとも云われている。ポリシリコン層６６および６８を
位置決めする際の精度（または許容度）は、半導体装置
１０中に形成できる素子密度の程度に直接関係してい
る。
としてポリシリコン層を使用する技術は既知である。こ
の構造はまた、当技術分野では「シリコンゲート」ＦＥ
Ｔとも云われている。ポリシリコン層６６および６８を
位置決めする際の精度（または許容度）は、半導体装置
１０中に形成できる素子密度の程度に直接関係してい
る。
【００２７】ここで図１４の構造に酸化工程を実施し、
ポリシリコン層６６および６８の露出された端縁を、図
１５に示すようにポリオキサイド部分で被覆する。熱酸
化物層５０および５２は約９００オングストロームの厚
さに留まるが、被覆されていない熱酸化物部分７０およ
び７２はその厚さを約１，５００〜２，０００オングス
トロームまで増加する。ポリオキサイド部分６２および
６４は、２，５００オングストロームの最小値から少な
くとも約３，０００オングストロームの厚さまで成長す
る。これはまたポリシリコン層６６および６８の厚さを
わずか薄くする。
ポリシリコン層６６および６８の露出された端縁を、図
１５に示すようにポリオキサイド部分で被覆する。熱酸
化物層５０および５２は約９００オングストロームの厚
さに留まるが、被覆されていない熱酸化物部分７０およ
び７２はその厚さを約１，５００〜２，０００オングス
トロームまで増加する。ポリオキサイド部分６２および
６４は、２，５００オングストロームの最小値から少な
くとも約３，０００オングストロームの厚さまで成長す
る。これはまたポリシリコン層６６および６８の厚さを
わずか薄くする。
【００２８】ここで、図１０の被着工程と同様に既知の
被着技術を使用して、図１６に示したような半導体装置
１０上に新しいポリシリコン層７４を被着する。このポ
リシリコン層７４は約４，０００オングストロームの好
ましい厚さを有している。
被着技術を使用して、図１６に示したような半導体装置
１０上に新しいポリシリコン層７４を被着する。このポ
リシリコン層７４は約４，０００オングストロームの好
ましい厚さを有している。
【００２９】次いでポリシリコン層７４の部分酸化を実
施し、図１７に示したように、約１，０００オングスト
ロームの厚さを有するポリオキサイド層７６を作る。酸
化はポリシリコン層７４を約３，５００オングストロー
ムの厚さまで薄くする。
施し、図１７に示したように、約１，０００オングスト
ロームの厚さを有するポリオキサイド層７６を作る。酸
化はポリシリコン層７４を約３，５００オングストロー
ムの厚さまで薄くする。
【００３０】図１８には、ホトレジストパターン７８を
使用してポリオキサイド層７６をマスクし、このポリオ
キサイド層７６を部位２６では完全にそして部位２４で
は一部エッチングにより取り去った後での半導体装置１
０が示されている。残ったポリオキサイド層７６は、部
位２４では、ポリシリコン層７４の下側部分８０と上側
部分８２の両方の上に在る。
使用してポリオキサイド層７６をマスクし、このポリオ
キサイド層７６を部位２６では完全にそして部位２４で
は一部エッチングにより取り去った後での半導体装置１
０が示されている。残ったポリオキサイド層７６は、部
位２４では、ポリシリコン層７４の下側部分８０と上側
部分８２の両方の上に在る。
【００３１】図１９では、ホトレジストは除去され、残
ったポリオキサイド層７６はポリシリコン層７４のエッ
チングのためのマスクとして使用されており、これによ
ってポリシリコン層７４が部位２６からは完全にそして
部位２４からは一部除去されて図示の構造を作る。
ったポリオキサイド層７６はポリシリコン層７４のエッ
チングのためのマスクとして使用されており、これによ
ってポリシリコン層７４が部位２６からは完全にそして
部位２４からは一部除去されて図示の構造を作る。
【００３２】図１６〜図１９に示されたように第２のポ
リシリコン層７４を作るための製造工程は、図１０〜図
１４に示したような第１のポリシリコン層６６を作るた
めの製造工程と実質的には同じである（厚さの違う）図
１９の製造工程ではポリシリコン層７４が非ドーピング
状態のままである。この明細書では、用語「非ドーピン
グ」は、燐（Ｎ型）、ボロン（Ｐ型）および既知のそれ
らの機能的等価物のような「導電率に影響する不純物が
事実上ない」ということを意味している。また、ポリシ
リコン層６６および７４を設けることは、部位２４に示
されているタイプの素子を半導体装置１０中に密に配置
させうることが理解されるであろう。特に、フィールド
酸化物層４２をポリシリコン層６６と重層し、そして同
様にポリシリコン層６６をポリシリコン層７４と重層す
ることにより、隣接セル間の相互接続（図示しない）が
容易となる。そして以後の工程での接点の形成は、部位
２４に割りあてられた活性頂面１４の量を選択する際の
制限的な要因ではない。
リシリコン層７４を作るための製造工程は、図１０〜図
１４に示したような第１のポリシリコン層６６を作るた
めの製造工程と実質的には同じである（厚さの違う）図
１９の製造工程ではポリシリコン層７４が非ドーピング
状態のままである。この明細書では、用語「非ドーピン
グ」は、燐（Ｎ型）、ボロン（Ｐ型）および既知のそれ
らの機能的等価物のような「導電率に影響する不純物が
事実上ない」ということを意味している。また、ポリシ
リコン層６６および７４を設けることは、部位２４に示
されているタイプの素子を半導体装置１０中に密に配置
させうることが理解されるであろう。特に、フィールド
酸化物層４２をポリシリコン層６６と重層し、そして同
様にポリシリコン層６６をポリシリコン層７４と重層す
ることにより、隣接セル間の相互接続（図示しない）が
容易となる。そして以後の工程での接点の形成は、部位
２４に割りあてられた活性頂面１４の量を選択する際の
制限的な要因ではない。
【００３３】次に、エッチングを実施することにより熱
酸化物層７０の一部を選択的に除去して部位２４の、ポ
リシリコンによって被覆されていない区域において頂面
１４の一部を露出させ、且つ熱酸化物層７２を除去して
部位２６の、ポリシリコンによって被覆されていない区
域において頂面１４の一部を露出させる。その後、既知
の技術を使用してＮ型のドープ剤好ましくは燐を拡散さ
せる。その場合熱酸化物層５０，５２および７０は、図
２０の構造では頂面１４の下約１５，０００オングスト
ロームの深さまで基板１２中にＮ+ 領域８６，８８およ
び９０を作る際の拡散マスクとして働く。燐はまた、ポ
リシリコン層７４（点描により示されている）中にも拡
散し、これはポリシリコン層７４を濃くドーピングされ
たＮ型従って高導電性にする。Ｎ型基板を使用する他の
実施例では、典型的にはボロンを使用するＰ型拡散をこ
の段階で実施し、ここに示されたものとは相補的な導電
型の構造を作る。
酸化物層７０の一部を選択的に除去して部位２４の、ポ
リシリコンによって被覆されていない区域において頂面
１４の一部を露出させ、且つ熱酸化物層７２を除去して
部位２６の、ポリシリコンによって被覆されていない区
域において頂面１４の一部を露出させる。その後、既知
の技術を使用してＮ型のドープ剤好ましくは燐を拡散さ
せる。その場合熱酸化物層５０，５２および７０は、図
２０の構造では頂面１４の下約１５，０００オングスト
ロームの深さまで基板１２中にＮ+ 領域８６，８８およ
び９０を作る際の拡散マスクとして働く。燐はまた、ポ
リシリコン層７４（点描により示されている）中にも拡
散し、これはポリシリコン層７４を濃くドーピングされ
たＮ型従って高導電性にする。Ｎ型基板を使用する他の
実施例では、典型的にはボロンを使用するＰ型拡散をこ
の段階で実施し、ここに示されたものとは相補的な導電
型の構造を作る。
【００３４】拡散を実施すべき頂面１４上に熱酸化物が
確実に残らないようにするために、いくらか過剰なエッ
チングを行ってかなりの量の横方向エッチングまたはア
ンダーカッティングを行うことが一般に実施されている
が、これは区域８４において諸問題の原因となりうる。
エッチングの継続を正確に制御するとアンダーカッティ
ングの量が最少になるが、これは図２０に示されている
ように、少量のポリオキサイド部分６２および６４をポ
リシリコン層６６および６８上に残すこととなる。どの
場合にも、Ｎ型のドープ剤を拡散させるためには、エッ
チングの継続時間はポリシリコン層７４からかつＮ+ 拡
散領域８６，８８および９０の上の頂面１４部分から全
ての酸化物を除去するに充分長くなくてはならない。
確実に残らないようにするために、いくらか過剰なエッ
チングを行ってかなりの量の横方向エッチングまたはア
ンダーカッティングを行うことが一般に実施されている
が、これは区域８４において諸問題の原因となりうる。
エッチングの継続を正確に制御するとアンダーカッティ
ングの量が最少になるが、これは図２０に示されている
ように、少量のポリオキサイド部分６２および６４をポ
リシリコン層６６および６８上に残すこととなる。どの
場合にも、Ｎ型のドープ剤を拡散させるためには、エッ
チングの継続時間はポリシリコン層７４からかつＮ+ 拡
散領域８６，８８および９０の上の頂面１４部分から全
ての酸化物を除去するに充分長くなくてはならない。
【００３５】図２１の拡大図は、典型的なアンダーカッ
ト区域８４例えばポリシリコン層６８の下の区域を詳細
に示しており、ここでは熱酸化物層５２はポリシリコン
層６８の周辺縁９２からある距離まで横方向にエッチン
グされておりそしてこの距離は典型的には熱酸化物層５
２の厚さよりもいくらかより大きい。
ト区域８４例えばポリシリコン層６８の下の区域を詳細
に示しており、ここでは熱酸化物層５２はポリシリコン
層６８の周辺縁９２からある距離まで横方向にエッチン
グされておりそしてこの距離は典型的には熱酸化物層５
２の厚さよりもいくらかより大きい。
【００３６】図２２および図２３について述べると、半
導体装置１０は乾燥酸素または水蒸気が入れられかつ約
９００℃〜１，０００℃にある炉の中に置かれているの
で、約２，０００オングストロームの酸化物層９４が種
々のポリシリコン層上にかつ約２，０００オングストロ
ームの酸化物層９６が基板１２中の種々のＮ+ 領域上に
成長させられる。この酸化は図２３の拡大図においてよ
り明白に例示されているように、アンダーカット区域８
４を充填するのに有効である。酸化前のポリシリコン層
６８の周辺縁の位置は破線９２′で示されている。酸化
物層例えばポリオキサイド層９４の成長は、図２３にお
いては、ポリシリコン層６８の周辺縁９２をわずかに左
へ移動させる効果を有している。更に、酸化物層９６の
成長は、その最初の位置１４′から頂面１４を下に移動
させる。
導体装置１０は乾燥酸素または水蒸気が入れられかつ約
９００℃〜１，０００℃にある炉の中に置かれているの
で、約２，０００オングストロームの酸化物層９４が種
々のポリシリコン層上にかつ約２，０００オングストロ
ームの酸化物層９６が基板１２中の種々のＮ+ 領域上に
成長させられる。この酸化は図２３の拡大図においてよ
り明白に例示されているように、アンダーカット区域８
４を充填するのに有効である。酸化前のポリシリコン層
６８の周辺縁の位置は破線９２′で示されている。酸化
物層例えばポリオキサイド層９４の成長は、図２３にお
いては、ポリシリコン層６８の周辺縁９２をわずかに左
へ移動させる効果を有している。更に、酸化物層９６の
成長は、その最初の位置１４′から頂面１４を下に移動
させる。
【００３７】図２４において、「高温」非ドーピング酸
化物層９８は既知の方法で好ましくはＳｉＨ4 およびＣ
Ｏ2 を使用して、６００℃〜１，０００℃の間の温度で
好ましくは約６，０００オングストロームの厚さまで被
着される。この工程に相当する従来工程では、典型的に
は３５０℃〜４５０℃範囲の「低温」酸化物を被着させ
るが、これは比較的速いエッチング速度を有しているの
で前述したような広範囲アンダーカッティング問題を生
じる。この発明は、下層の酸化物層９４および９６のエ
ッチング速度と匹敵しうるエッチング速度を有する非ド
ーピング酸化物層９８を提供する。最も好ましいのは、
半導体装置１０を通常の高周波加熱炉中に入れて、約９
００℃または９５０℃に加熱し、ＳｉＨ4 ＋２ＣＯ2 →
ＳｉＯ2＋２ＣＯ＋２Ｈ2 の反応を起こさせることによ
って非トーピング酸化物層９８を被着することである。
化物層９８は既知の方法で好ましくはＳｉＨ4 およびＣ
Ｏ2 を使用して、６００℃〜１，０００℃の間の温度で
好ましくは約６，０００オングストロームの厚さまで被
着される。この工程に相当する従来工程では、典型的に
は３５０℃〜４５０℃範囲の「低温」酸化物を被着させ
るが、これは比較的速いエッチング速度を有しているの
で前述したような広範囲アンダーカッティング問題を生
じる。この発明は、下層の酸化物層９４および９６のエ
ッチング速度と匹敵しうるエッチング速度を有する非ド
ーピング酸化物層９８を提供する。最も好ましいのは、
半導体装置１０を通常の高周波加熱炉中に入れて、約９
００℃または９５０℃に加熱し、ＳｉＨ4 ＋２ＣＯ2 →
ＳｉＯ2＋２ＣＯ＋２Ｈ2 の反応を起こさせることによ
って非トーピング酸化物層９８を被着することである。
【００３８】この発明の別な特色によれば、非ドーピン
グ酸化物層９８は下層酸化物層９４または９６中の「ピ
ンホール」のような欠陥を被覆する冗長酸化物層である
ことが理解される。
グ酸化物層９８は下層酸化物層９４または９６中の「ピ
ンホール」のような欠陥を被覆する冗長酸化物層である
ことが理解される。
【００３９】次いでホトレジスト層１００をこの非ドー
ピング酸化物層９８上に形成する。次いで非ドーピング
酸化物層９８の、ホトレジストマスク１００によって被
覆されていない部分をエッチングし、そして図２５に示
したように下層の酸化物層９４および９６もエッチング
し続けることによって接点窓１０２を開ける。ある量の
横方向エッチングは、図２６のような典型的な仕方でホ
トレジスト層１００をアンダーカットするが、このアン
ダーカットの量は「高温」非ドーピング酸化物層９８
と、その下層の酸化物層９４および９６との密接に合致
したエッチング速度のせいで最少になっている。従っ
て、以下の説明からわかるようにこの発明によって非常
に小さい接点が作られる。
ピング酸化物層９８上に形成する。次いで非ドーピング
酸化物層９８の、ホトレジストマスク１００によって被
覆されていない部分をエッチングし、そして図２５に示
したように下層の酸化物層９４および９６もエッチング
し続けることによって接点窓１０２を開ける。ある量の
横方向エッチングは、図２６のような典型的な仕方でホ
トレジスト層１００をアンダーカットするが、このアン
ダーカットの量は「高温」非ドーピング酸化物層９８
と、その下層の酸化物層９４および９６との密接に合致
したエッチング速度のせいで最少になっている。従っ
て、以下の説明からわかるようにこの発明によって非常
に小さい接点が作られる。
【００４０】次に、ホトレジスト層１００を除去し、そ
して図２７および拡大した図２８に示された露出酸化物
表面に沿った点画で示されているように好ましくは燐の
拡散を使用して安定化工程を行う。この燐による安定化
は厚さ約２０〜１００オングストロームの非常に薄い酸
化物層１０４を露出シリコン表面上に作ることになる
（図２８中に一例として明白に示されている）。
して図２７および拡大した図２８に示された露出酸化物
表面に沿った点画で示されているように好ましくは燐の
拡散を使用して安定化工程を行う。この燐による安定化
は厚さ約２０〜１００オングストロームの非常に薄い酸
化物層１０４を露出シリコン表面上に作ることになる
（図２８中に一例として明白に示されている）。
【００４１】安定化と同時に半導体装置１０をゲッター
化するのが便利であるが、これは接点窓１０２を開けた
後にホトレジストで裏側以外の全部［例えば基板１２の
底面（図示しない）］を被覆し、次いで裏側をクリーン
なシリコンのところまでストリッピングすることによっ
て達成できる。次いで、ホトレジストを除去しそして半
導体装置１０に燐を拡散することによって前述した安定
化を実施する。これは金属不純物を裏側にゲッター化
し、それによって好都合にも漏洩電流を低減させる。
化するのが便利であるが、これは接点窓１０２を開けた
後にホトレジストで裏側以外の全部［例えば基板１２の
底面（図示しない）］を被覆し、次いで裏側をクリーン
なシリコンのところまでストリッピングすることによっ
て達成できる。次いで、ホトレジストを除去しそして半
導体装置１０に燐を拡散することによって前述した安定
化を実施する。これは金属不純物を裏側にゲッター化
し、それによって好都合にも漏洩電流を低減させる。
【００４２】燐安定化工程の後で、酸化物層１０４に再
び接点窓１０２を開けることが必要である。ホトレジス
ト層（図示しない）は、ホトレジスト層１００を作った
のと同じマスクでの感光を使用して再び適用される。次
いで酸化物層１０４を下のシリコンまでエッチングして
接点窓１０２を再び開け、そしてそのホトレジストを除
去して典型的には図２９に示された接点窓１０２を作
る。図２９に示されている頂面１４の接点窓１０２は直
径５ミクロン以下に制御することができる。これに対し
て既知の従来技術ではこれまでは約８ミクロンに限定さ
れていた。
び接点窓１０２を開けることが必要である。ホトレジス
ト層（図示しない）は、ホトレジスト層１００を作った
のと同じマスクでの感光を使用して再び適用される。次
いで酸化物層１０４を下のシリコンまでエッチングして
接点窓１０２を再び開け、そしてそのホトレジストを除
去して典型的には図２９に示された接点窓１０２を作
る。図２９に示されている頂面１４の接点窓１０２は直
径５ミクロン以下に制御することができる。これに対し
て既知の従来技術ではこれまでは約８ミクロンに限定さ
れていた。
【００４３】従って、この発明は非常に小さい窓を製造
する技術を提供し、その結果接点を接点窓中に正確に位
置決めすることができる。この発明のこの重要な特徴
は、安定化の前に、非ドーピング酸化物層をエッチング
して接点窓を作る一連の工程によって達成される。この
明細書に記載されている半導体装置は、接点に対して割
りあてられている表面積を既知の最良の従来技術に比べ
て約４０％だけ減少することがわかった。
する技術を提供し、その結果接点を接点窓中に正確に位
置決めすることができる。この発明のこの重要な特徴
は、安定化の前に、非ドーピング酸化物層をエッチング
して接点窓を作る一連の工程によって達成される。この
明細書に記載されている半導体装置は、接点に対して割
りあてられている表面積を既知の最良の従来技術に比べ
て約４０％だけ減少することがわかった。
【００４４】最後に、金属化（メタリゼーション）工程
を使用して、接点窓１０２中に接点１０６，１０８，１
１０，１１２，１１４および１１６を形成し、これによ
り図３０に示した半導体装置１０を完成する。これらの
接点は、アルミニウムを真空蒸着し、アルミニウムの一
部をホトマスクし、そしてアルミニウムを選択的にアタ
ックするがその下層の酸化物層９８をアタックしないエ
ッチング剤を使用してマスクされていないアルミニウム
部分をエッチングすることによって形成されるのが好ま
しい。
を使用して、接点窓１０２中に接点１０６，１０８，１
１０，１１２，１１４および１１６を形成し、これによ
り図３０に示した半導体装置１０を完成する。これらの
接点は、アルミニウムを真空蒸着し、アルミニウムの一
部をホトマスクし、そしてアルミニウムを選択的にアタ
ックするがその下層の酸化物層９８をアタックしないエ
ッチング剤を使用してマスクされていないアルミニウム
部分をエッチングすることによって形成されるのが好ま
しい。
【００４５】当業者は、部位２４での素子が電荷蓄積セ
ルまたはメモリーセルとして働きそして部位２６での素
子が電界効果トランジスターとして働くような図３０に
示した素子構造の有用性を認識するであろう。
ルまたはメモリーセルとして働きそして部位２６での素
子が電界効果トランジスターとして働くような図３０に
示した素子構造の有用性を認識するであろう。
【００４６】特に、部位２６での素子は米国特許第３，
８９８，１０５号明細書に記載されたのと同様な自己整
合シリコンゲートを有するＮ−チャンネルエンハンスメ
ントモードＦＥＴであって、ここで接点１１４はポリシ
リコン層６８へのゲート接点として働き、そして接点１
１２および１１６はＮ+ 領域８８および９０へのソース
接点およびドレイン接点として働く。この発明はまた前
記米国特許の教示に従ってこの明細書に詳しく述べられ
ている製造工程を変更することによってＮ−チャンネル
デプリーションモードＦＥＴ並びに両モードのＰ−チャ
ンネルＦＥＴの製造にも適用することができる。
８９８，１０５号明細書に記載されたのと同様な自己整
合シリコンゲートを有するＮ−チャンネルエンハンスメ
ントモードＦＥＴであって、ここで接点１１４はポリシ
リコン層６８へのゲート接点として働き、そして接点１
１２および１１６はＮ+ 領域８８および９０へのソース
接点およびドレイン接点として働く。この発明はまた前
記米国特許の教示に従ってこの明細書に詳しく述べられ
ている製造工程を変更することによってＮ−チャンネル
デプリーションモードＦＥＴ並びに両モードのＰ−チャ
ンネルＦＥＴの製造にも適用することができる。
【００４７】部位２４での素子は単一トランジスターお
よび単一コンデンサーを有する当技術分野では既知の破
壊的読取り型の小面積メモリーセルである。当業者には
理解されるように、図３０の部位２４に詳しく示されて
いるものとは逆の導電型を有する相補メモリーセルを製
造することができる。
よび単一コンデンサーを有する当技術分野では既知の破
壊的読取り型の小面積メモリーセルである。当業者には
理解されるように、図３０の部位２４に詳しく示されて
いるものとは逆の導電型を有する相補メモリーセルを製
造することができる。
【００４８】例えば図３０の部位２４でのようなメモリ
ーセルの動作は当技術分野では既知である。簡単に言え
ば、接点１０６は頂面１４に沿った区域１１８（導電性
ポリシリコン層６６が非常に近接している）において基
板１２中に少数キャリア蓄積するのに充分な電圧のバイ
アスがかけられている。ポリシリコン層６６とそのすぐ
下の電荷蓄積区域１１８との間の誘電体として働く酸化
物層５０によってコンデンサーが形成される。電荷蓄積
区域１１８に電荷が存在するかしかないかが２進数情報
を表す。この情報はゲート信号が接点１０８に与えられ
るたびに、Ｎ+領域８６および接点１１０によって検知
され且つ変更される。当技術分野で既知の充分高い電圧
を有する接点１０８に与えられたゲート信号は導電性ポ
リシリコン層７４によって伝達され、それによって酸化
物層７０の直下の頂面１４に近い区域１２０に沿って基
板１２中にチャンネルを誘起する。区域１２０中に誘起
されたそのようなチャンネルは、データ伝達領域８６と
電荷蓄積区域１１８との間で電気的通信を可能にする。
区域１２０はＦＥＴ中のチャンネル領域の回路等価物で
あり、このＦＥＴはこの実施例においてはＮ−チャンネ
ルエンハンスメントモードＦＥＴである。従って、部位
２４でのメモリーセルはその構造のすべての付随する静
電容量および抵抗を無視しうるものとして無視し、基本
的機能における単一トランジスターおよび単一コンデン
サーを備えたものとみなすことができる。
ーセルの動作は当技術分野では既知である。簡単に言え
ば、接点１０６は頂面１４に沿った区域１１８（導電性
ポリシリコン層６６が非常に近接している）において基
板１２中に少数キャリア蓄積するのに充分な電圧のバイ
アスがかけられている。ポリシリコン層６６とそのすぐ
下の電荷蓄積区域１１８との間の誘電体として働く酸化
物層５０によってコンデンサーが形成される。電荷蓄積
区域１１８に電荷が存在するかしかないかが２進数情報
を表す。この情報はゲート信号が接点１０８に与えられ
るたびに、Ｎ+領域８６および接点１１０によって検知
され且つ変更される。当技術分野で既知の充分高い電圧
を有する接点１０８に与えられたゲート信号は導電性ポ
リシリコン層７４によって伝達され、それによって酸化
物層７０の直下の頂面１４に近い区域１２０に沿って基
板１２中にチャンネルを誘起する。区域１２０中に誘起
されたそのようなチャンネルは、データ伝達領域８６と
電荷蓄積区域１１８との間で電気的通信を可能にする。
区域１２０はＦＥＴ中のチャンネル領域の回路等価物で
あり、このＦＥＴはこの実施例においてはＮ−チャンネ
ルエンハンスメントモードＦＥＴである。従って、部位
２４でのメモリーセルはその構造のすべての付随する静
電容量および抵抗を無視しうるものとして無視し、基本
的機能における単一トランジスターおよび単一コンデン
サーを備えたものとみなすことができる。
【００４９】この発明の利点は、適正な装置機能に対し
て重要な種々の厚さを有する絶縁層５０，６２および７
０が形成されていることである。上述したように、この
発明は約９００オングストロームの好ましい厚さを有す
る比較的薄い酸化物層５０、約１，５００〜２，０００
オングストロームの好ましい厚さを有するわずかにより
厚い酸化物層７０、および３，０００オングストローム
以上の厚さを有する実質的により厚い酸化物層６２を上
手く作る。理想的には、酸化物層６２をできるだけ厚く
してポリシリコン層６６および７４の間に存在するどん
な寄生キャパシタンスも無視しうるようにすべきであ
る。ポリオキサイド部分６２はポリシリコン層６６を作
った６，０００オングストロームのポリシリコンから成
長させられたポリオキサイドであるから、ポリオキサイ
ド部分６２の厚さは実際問題として最大値約８，０００
オングストロームまでに限定されている。これはポリシ
リコン層６６用になお充分な厚さのポリシリコンを残
す。この実施例では、ポリオキサイド部分６２は約４，
０００オングストロームであるが、３，０００〜６，０
００オングストロームの厚さは許容しうる。
て重要な種々の厚さを有する絶縁層５０，６２および７
０が形成されていることである。上述したように、この
発明は約９００オングストロームの好ましい厚さを有す
る比較的薄い酸化物層５０、約１，５００〜２，０００
オングストロームの好ましい厚さを有するわずかにより
厚い酸化物層７０、および３，０００オングストローム
以上の厚さを有する実質的により厚い酸化物層６２を上
手く作る。理想的には、酸化物層６２をできるだけ厚く
してポリシリコン層６６および７４の間に存在するどん
な寄生キャパシタンスも無視しうるようにすべきであ
る。ポリオキサイド部分６２はポリシリコン層６６を作
った６，０００オングストロームのポリシリコンから成
長させられたポリオキサイドであるから、ポリオキサイ
ド部分６２の厚さは実際問題として最大値約８，０００
オングストロームまでに限定されている。これはポリシ
リコン層６６用になお充分な厚さのポリシリコンを残
す。この実施例では、ポリオキサイド部分６２は約４，
０００オングストロームであるが、３，０００〜６，０
００オングストロームの厚さは許容しうる。
【００５０】
【発明の効果】前述の記載から、この発明は商業的半導
体装置に対して広い適用性を有していることが明白であ
る。特に、この発明は、高密度ＲＡＭの製造に大いなる
有用性を有しており且つ「１６ＫＲＡＭ」（即ち１６，
３８４個のメモリーセルを有するランダムアクセスメモ
リー装置）の製造を容易にした。
体装置に対して広い適用性を有していることが明白であ
る。特に、この発明は、高密度ＲＡＭの製造に大いなる
有用性を有しており且つ「１６ＫＲＡＭ」（即ち１６，
３８４個のメモリーセルを有するランダムアクセスメモ
リー装置）の製造を容易にした。
【図１】 この発明の半導体装置の一部をその種々の製
造工程において示す断面図である。
造工程において示す断面図である。
【図２】 この発明の半導体装置の一部をその種々の製
造工程において示す断面図である。
造工程において示す断面図である。
【図３】 この発明の半導体装置の一部をその種々の製
造工程において示す断面図である。
造工程において示す断面図である。
【図４】 この発明の半導体装置の一部をその種々の製
造工程において示す断面図である。
造工程において示す断面図である。
【図５】 この発明の半導体装置の一部をその種々の製
造工程において示す断面図である。
造工程において示す断面図である。
【図６】 この発明の半導体装置の一部をその種々の製
造工程において示す断面図である。
造工程において示す断面図である。
【図７】 この発明の半導体装置の一部をその種々の製
造工程において示す断面図である。
造工程において示す断面図である。
【図８】 この発明の半導体装置の一部をその種々の製
造工程において示す断面図である。
造工程において示す断面図である。
【図９】 この発明の半導体装置の一部をその種々の製
造工程において示す断面図である。
造工程において示す断面図である。
【図１０】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
製造工程において示す断面図である。
【図１１】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
製造工程において示す断面図である。
【図１２】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
製造工程において示す断面図である。
【図１３】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
製造工程において示す断面図である。
【図１４】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
製造工程において示す断面図である。
【図１５】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
製造工程において示す断面図である。
【図１６】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
製造工程において示す断面図である。
【図１７】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
製造工程において示す断面図である。
【図１８】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
製造工程において示す断面図である。
【図１９】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
製造工程において示す断面図である。
【図２０】 この発明の半導体装置の一部をその種々の
製造工程において示す断面図である。
製造工程において示す断面図である。
【図２１】 図２０の代表的な部分の拡大図である。
【図２２】 次の製造工程を示す断面図である。
【図２３】 図２２の代表的な部分の拡大図である。
【図２４】 後続の製造工程を示す断面図である。
【図２５】 後続の製造工程を示す断面図である。
【図２６】 図２５の代表的な部分の拡大図である。
【図２７】 後続の製造工程を示す断面図である。
【図２８】 図２７の代表的な部分の拡大図である。
【図２９】 図２８と同様な拡大図である。
【図３０】 最終の製造工程を示す断面図である。
１２ 半導体基板 １４ 半導体基板の表面 ３６ ドーピング部分 ４２ フィールド酸化物層 ５０，５２ 熱酸化物層 ６６，６８ ポリシリコン層 ９４，９６ 酸化物層 ９８ 非ドーピング酸化物層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャオ・マイ アメリカ合衆国、テキサス州、ダラス郡、 ダラス、ラカベサドライブ 7815番 (72)発明者 ミント・スウイー アメリカ合衆国、テキサス州、ダラス郡、 ダラス、ラマンガドライブ 7715番
Claims (8)
- 【請求項１】 選択した部分に活性区域を有する半導体
基板と、 前記半導体基板の活性区域上に形成した第１酸化物層
と、 前記第１酸化物層上に形成したポリシリコン層と、 前記活性区域を画定するために前記基板内に設けた複数
個のフィールド酸化物領域と、 前記ポリシリコン層上に形成した第２酸化物層と、 前記第２酸化物層上に形成した第３酸化物層と、を有し
ており、前記第２及び第３酸化物層は実質的に同一のエ
ッチング速度を有する物質から構成されていることを特
徴とする半導体装置。 - 【請求項２】 請求項１において、前記第１酸化物層が
熱シリコン酸化物から構成されている層であることを特
徴とする半導体装置。 - 【請求項３】 請求項１又は２において、前記第２酸化
物層が熱シリコン酸化物から構成されている層であるこ
とを特徴とする半導体装置。 - 【請求項４】 請求項１乃至３の内のいずれか１項にお
いて、前記第３酸化物層が高温未ドープ二酸化シリコン
層であることを特徴とする半導体装置。 - 【請求項５】 半導体装置の製造方法において、 （ａ）互いに離隔して半導体基板の表面に複数個のフィ
ールド酸化物領域を形成し、その際に少なくとも２個の
隣接するフィールド酸化物領域の間に活性領域を画定
し、 （ｂ）前記活性領域内で前記基板上に第１酸化物層を形
成し、 （ｃ）所望のパターンで前記第１酸化物層上にポリシリ
コン層を形成し、 （ｄ）前記ポリシリコン層を酸化して前記ポリシリコン
層を完全に取り囲む第２酸化物層を画定し、 （ｅ）前記第２酸化物層上に第３酸化物層を形成する、
上記各ステップを有しており、前記第３酸化物層が前記
第２酸化物層のエッチング速度と実質的に同一のエッチ
ング速度を有する物質から構成されていることを特徴と
する半導体装置の製造方法。 - 【請求項６】 請求項５において、前記第２酸化物層を
前記ポリシリコン層の熱酸化により形成し、且つ前記第
３酸化物層は高温非ドープ酸化物層であることを特徴と
する半導体装置の製造方法。 - 【請求項７】 請求項５において、前記高温非ドープ酸
化物層を６００℃乃至１，０００℃の範囲内の温度で形
成することを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項７において、前記高温非ドープ酸
化物層をＳｉＨ4 とＣＯ2 とを使用して形成することを
特徴とする半導体装置の製造方法。
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|---|---|---|---|---|
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| JPS5713772A (en) * | 1980-06-30 | 1982-01-23 | Hitachi Ltd | Semiconductor device and manufacture thereof |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4966074A (ja) * | 1972-10-27 | 1974-06-26 | ||
| JPS51118393A (en) * | 1975-04-10 | 1976-10-18 | Matsushita Electric Ind Co Ltd | Semicondector unit |
| JPS51142982A (en) * | 1975-05-05 | 1976-12-08 | Intel Corp | Method of producing single crystal silicon ic |
| JPS5394190A (en) * | 1977-01-26 | 1978-08-17 | Mostek Corp | Method of producing semiconductor |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1053069A (ja) * | 1963-06-28 | |||
| GB1175392A (en) * | 1966-09-14 | 1969-12-23 | Hitachi Ltd | Method of Treating Protective Coatings for Semiconductor Devices |
| US3590477A (en) | 1968-12-19 | 1971-07-06 | Ibm | Method for fabricating insulated-gate field effect transistors having controlled operating characeristics |
| GB1292060A (en) * | 1969-04-15 | 1972-10-11 | Tokyo Shibaura Electric Co | A method of manufacturing a semiconductor device |
| US3825997A (en) * | 1969-10-02 | 1974-07-30 | Sony Corp | Method for making semiconductor device |
| DE2040180B2 (de) | 1970-01-22 | 1977-08-25 | Intel Corp, Mountain View, Calif. (V.St.A.) | Verfahren zur verhinderung von mechanischen bruechen einer duennen, die oberflaeche eines halbleiterkoerpers ueberdeckende isolierschichten ueberziehenden elektrisch leitenden schicht |
| NL7109327A (ja) * | 1970-07-10 | 1972-01-12 | ||
| US3811974A (en) * | 1971-07-19 | 1974-05-21 | North American Rockwell | Silicon nitride-silicon oxide etchant |
| JPS5112507B2 (ja) | 1971-10-22 | 1976-04-20 | ||
| JPS5139835B2 (ja) * | 1971-12-27 | 1976-10-29 | ||
| DE2218035A1 (de) * | 1972-04-14 | 1973-10-31 | Vepa Ag | Verfahren und vorrichtung zum kontinuierlichen fixieren und schrumpfen von synthese-fasern |
| DE2320195A1 (de) | 1972-04-24 | 1973-12-13 | Standard Microsyst Smc | Durch ionenimplantation hergestellter speicherfeldeffekt-transistor mit siliciumbasis |
| US3810795A (en) * | 1972-06-30 | 1974-05-14 | Ibm | Method for making self-aligning structure for charge-coupled and bucket brigade devices |
| US3898105A (en) * | 1973-10-25 | 1975-08-05 | Mostek Corp | Method for making FET circuits |
| JPS50123274A (ja) * | 1974-03-15 | 1975-09-27 | ||
| JPS5912495B2 (ja) | 1974-10-01 | 1984-03-23 | カブシキガイシヤ ニツポンジドウシヤブヒンソウゴウケンキユウシヨ | 衝突検知装置 |
| US3984822A (en) * | 1974-12-30 | 1976-10-05 | Intel Corporation | Double polycrystalline silicon gate memory device |
| JPS51114079A (en) * | 1975-03-31 | 1976-10-07 | Fujitsu Ltd | Construction of semiconductor memory device |
| JPS51118392A (en) | 1975-04-10 | 1976-10-18 | Matsushita Electric Ind Co Ltd | Manuforcturing process for semiconductor unit |
| US4002511A (en) * | 1975-04-16 | 1977-01-11 | Ibm Corporation | Method for forming masks comprising silicon nitride and novel mask structures produced thereby |
| US4012757A (en) * | 1975-05-05 | 1977-03-15 | Intel Corporation | Contactless random-access memory cell and cell pair |
| JPS51139263A (en) * | 1975-05-28 | 1976-12-01 | Hitachi Ltd | Method of selective oxidation of silicon substrate |
| NL7506594A (nl) * | 1975-06-04 | 1976-12-07 | Philips Nv | Werkwijze voor het vervaardigen van een halfge- leiderinrichting en halfgeleiderinrichting ver- vaardigd met behulp van de werkwijze. |
| IT1061530B (it) * | 1975-06-12 | 1983-04-30 | Ncr Co | Metodo per la formazione di connessioni elettriche in regioni selezionate di una superficie di un dispositivo semiconduttore a circuito integrato |
| DE2532594B2 (de) * | 1975-07-21 | 1980-05-22 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Halbleiterspeicher |
| GB1540450A (en) | 1975-10-29 | 1979-02-14 | Intel Corp | Self-aligning double polycrystalline silicon etching process |
| US4240092A (en) | 1976-09-13 | 1980-12-16 | Texas Instruments Incorporated | Random access memory cell with different capacitor and transistor oxide thickness |
| JPS6034270B2 (ja) * | 1976-01-12 | 1985-08-07 | テキサス・インスツルメンツ・インコ−ポレイテツド | 半導体メモリ装置およびその製造方法 |
| US4112575A (en) * | 1976-12-20 | 1978-09-12 | Texas Instruments Incorporated | Fabrication methods for the high capacity ram cell |
| FR2584786B1 (fr) * | 1985-07-15 | 1989-10-27 | Valeo | Montage de butee de debrayage et butee de debrayage propre a un tel montage |
-
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-
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Patent Citations (4)
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|---|---|---|---|---|
| JPS4966074A (ja) * | 1972-10-27 | 1974-06-26 | ||
| JPS51118393A (en) * | 1975-04-10 | 1976-10-18 | Matsushita Electric Ind Co Ltd | Semicondector unit |
| JPS51142982A (en) * | 1975-05-05 | 1976-12-08 | Intel Corp | Method of producing single crystal silicon ic |
| JPS5394190A (en) * | 1977-01-26 | 1978-08-17 | Mostek Corp | Method of producing semiconductor |
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