KR940000988B1 - 반도체소자 이중 게이트 제조방법 - Google Patents
반도체소자 이중 게이트 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 종래의 트랜지스터 구조 단면도.
제2도는 본 발명의 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 매몰산화막
3 : 제1절연용 산화막 4 : 제1게이트 폴리실리콘막
5 : 제1게이트 산화막 6 : 폴리실리콘층
7 : 제2게이트 산화막 8 : 제2게이트용 폴리실리콘막
8a : 제2게이트 폴리실리콘막 9 : 제2절연용 산화막, 1메탈전극
본 발명은 반도체소자 이중 게이트 제조방법에 관한 것으로, 특히 박막으로 두개의 게이트를 사용함으로써 소자의 특성 및 신뢰성을 향상시킬 수 있으며 또한 공정을 단순화시킬 수 있고 토포러지(TO-Pology)를 향상시킬 수 있는 방법에 관한 것이다.
종래의 LDD(Lightly Doped Drain)구조의 단일 게이트 트랜지스터 제조공정을 첨부된 제1도를 참조하여 설명하면 다음과 같다. 먼저 실리콘 기판위에 게이트용 산화막과 게이트용 폴리실리콘(또는 실리사이드(Silicide)막)을 차례로 층착한 다음 사진식각 공정을 거쳐 상기 게이트용 산화막과 게이트용 폴리실리콘막의 불필요한 부분을 제거하므로써 게이트를 형성한다. 이어 소오스 및 드레인 접한 형성용 저농도 n형 이온을 소정의 에너지로 주입한후 화학증착법(CVD)으로 전영역에 걸쳐 일정두께의 산화막을 증착한다. 그리고 상기 산화막을 RIE(Reactive Ion Etching)법으로 에치하여 게이트 측벽 산화막을 형성한 후 소오스 및 드레인 접한 형성용 고농도 이온을 소정이 에너지로 주입한다.
이어 소정의 온도로 열처리하여 제1도와 같은 LDD구조의 단일 게이트 트랜지스터를 완성하게 된다.
그러나 상기 종래기술은 소오스 및 드레인 접합이 기판상에 형성되어 있으므로 누설전류(Leakge Current)와 핫 캐리어(Hot Carrier)가 발생하여 소자의 신뢰성이 떨어지고, 또한 소자의 접적화에 따라 쇼트 채널효과(Short Channel Effect)가 발생하게 되는 문제점이 있었다.
본 발명은 상기 단점을 제거키위한 것으로 이를 첨부된 제2도(A)내지 제2도(e)를 참조하여 설명하면 다음과 같다.
먼저 제2도(a)와 같이 실리콘기판(1)상에 메몰(Buried)산화막(2)을 성장시킨다. 그리고 제2도(b)와 같이 이 메몰 산화막(2)위에 다시 제1절연용 산화막(3)을 일정두께로 증착시킨다.
이어 전체 토포러지를 향상시키기 위하여 상기 제1절연용 산화막(3)의 표면 일부분을 에치하여 제1게이트 폴리실리콘 막이 형성될 홈을 형성한후 전체적으로 폴리실리콘막을 증착하고 상기 제1절연용 산화막(3)의 표면이 평탄화될때까지 이 폴리실리콘막을 에치백(Etch Back)하여 상기 홈내에 제1게이트 폴리실리콘막(4)을 형성한다.
그리고 이 제1게이트 폴리실리콘막(4)과 제1절연용 산화막(3)위에 제1게이트 산화막(5)을 형성한다.
이때 상기 제1게이트 폴리실리콘막(4)으로 이루어진 제1게이트와 상기 메몰 산화막(2)은 동작시 전압이 인가되었을때 전하들의 포획(Capture)현상이 발생하지 않도록 충분한 거리를 유지시켜 주어야 한다.
이어 제2도(c)와 같이 상기 제1게이트 산화막(5)위에 비정질 실리콘막을 증착한 후 외부로부터의 불순물(Impurities)유입을 방지하기 위하여 조밀화 (Densification)을 위한 열처리(Annraling)를 실시한다.
이때, 큰 결정립의 크기(Large Grain Size)로 성장될 수 있도록 열처리를 행하여 폴리실리콘층(6)을 형성한 다음 상기 제1게이트 폴리실리콘막(4)위에 마스크(도면에 도시안됨)를 형성하고 노출된 폴리실리콘층(6)내에 이온주입을 실시하여 소오스 및 드레인 영역(S/D)을 형성한다.
그리고 제2도(d)와 같이 상기 폴리실리콘층(6)위에 제2게이트 산화막(7)을 성장시킨 후 제2게이트용 폴리실리콘막(8)을 증착시킨다. 마지막으로 제2도(e)와 같이 제1게이트 폴리실리콘막(4)의 상측 부위에만 남도록 상기 제2게이트용 폴리실리콘막(8)의 불필요한 부분을 제거하므로써 제2게이트 산화막(7)과 제2게이트 폴리실리콘막(8a)으로 이루어진 제2게이트를 형성하고 전체적으로 제2절연용 산화막(9)을 증착한다.
그리고 상기 제2절연용 산화막(9)에 소오스 및 드레인 연결을 위한 메탈 콘택트를 형성한 후 이 메탈 콘택트내에 메탈을 증착하여 메탈전극(10)을 형성하므로써 공정이 완료된다.
이상과 같이 본 발명에 의하면 다음과 같은 효과가 있다.
첫째, 상, 하층의 두 게이트를 사용하므로써 게이트 전압을 낮출 수 있으므로 펀치스루(Punch through)효과를 감소시킬 수 있음과 동시에 채널의 전달 콘덕턴스(Trans Conductance)를 증가시킬 수 있다.
둘째, 상, 하층의 두 게이트 사이에 큰 결정립을 갖는 얇은 폴리실리콘을 사용하므로 결정경계(Grain Boundary)의 전위장벽(Potential Barrier)이 낮아져서 이동도(Mobility)가 증가되고 쇼트채널 효과가 감소된다.
셋째, 메몰 산화층의 사용으로 인해 소프트 에러(Soft Error)에 대한 면역성(Immunity)을 증가시키게 되므로 소자의 특성 및 신뢰성을 개선시킬 수 있다.
Claims (2)
- 기판에 메몰산화막과 제1절연용 산화막을 형성하는 공정과, 게이트 전극 형성영역의 제1절연용 산화막을 선택적으로 제거하여 홈을 형성하는 공정과, 상기 홈에 제1다결정 실리콘을 채워 제1게이트 전극을 형성하는 공정과, 제1게이트 전극과 제1절연용 산화막을 걸쳐 제1게이트 산화막과 제2다결정 실리콘을 형성하는 공정과, 상기 제1게이트 전극 상측 부위를 제외한 부분의 제2다결정실리콘에 이온주입하여 소오스 및 드레인 영역을 형성하는 공정과, 상기 제2다결정실리콘위에 제2게이트 산화막가 제3다결정 실리콘을 차례로 형성하는 공정과, 상기 제1게이트전극 상측 부위에만 남도록 제3다결정 실리콘을 패터닝하여 제2게이트전극을 형성하는 공정과, 전면에 보호절연막을 형성하고, 소오스 또는 드레인 영역에 콘택홀을 형성하여 금속전극을 패터닝하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체소자 이중게이트 제조방법.
- 제1항에 있어서, 제2다결정 실리콘은 비정질 실리콘을 증착하고 외부 불순물 유입을 방지하기 위하여 큰 결정립 크기를 갖도록 열처리하여 다결정화함을 특징으로 하는 반도체소자 이중 게이트 제조방법.
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