JPH05183164A - 半導体素子 - Google Patents
半導体素子Info
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- JPH05183164A JPH05183164A JP3360583A JP36058391A JPH05183164A JP H05183164 A JPH05183164 A JP H05183164A JP 3360583 A JP3360583 A JP 3360583A JP 36058391 A JP36058391 A JP 36058391A JP H05183164 A JPH05183164 A JP H05183164A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Abstract
(57)【要約】
【目的】 オン電流を増大させ、オフ電流を抑制する。
【構成】 下部ゲート型のチャネル部１７３のドレイン
領域１７６側の一部に、チャネル部と伝導型又はキャリ
ア濃度あるいは両者が異なる部分（ゲート制御オフセッ
ト領域１７４）を設ける。ゲート電極１７１でこの部分
もチャネルと共に制御し、オン時には、チャネルとし
て，オフ時にはオフセットとして働くように使うことに
より、トランジスタのオン電流増大と漏れ電流低減とサ
ブスレショールド係数の抑制を図る。ゲート高さを変え
ることで二次元的な大きさも小さくできる。 【効果】 オン電流が２桁以上大きくなり、漏れ電流が
１桁以上低減された。短チャネル効果も二次元的なチャ
ネル長０．３μｍまで抑制された。
領域１７６側の一部に、チャネル部と伝導型又はキャリ
ア濃度あるいは両者が異なる部分（ゲート制御オフセッ
ト領域１７４）を設ける。ゲート電極１７１でこの部分
もチャネルと共に制御し、オン時には、チャネルとし
て，オフ時にはオフセットとして働くように使うことに
より、トランジスタのオン電流増大と漏れ電流低減とサ
ブスレショールド係数の抑制を図る。ゲート高さを変え
ることで二次元的な大きさも小さくできる。 【効果】 オン電流が２桁以上大きくなり、漏れ電流が
１桁以上低減された。短チャネル効果も二次元的なチャ
ネル長０．３μｍまで抑制された。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁膜上のＭＯＳ（Ｍ
ｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
型半導体装置に関する。
ｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
型半導体装置に関する。
【０００２】
【従来の技術】従来の下部ゲート型薄膜トランジスタの
構造を図５に示す。この製造方法は次のとおりである。
すなわち、図５（ａ）のように、シリコン基板１上に酸
化シリコン膜６を形成後、導電性膜を堆積する。導電性
膜は、例えば不純物を高濃度にドープした多結晶シリコ
ン膜である。この導電性膜をパターニングして下部ゲー
ト電極２１を形成した後、ゲート絶縁膜７となるに酸化
シリコン膜を堆積する。その上に薄い多結晶シリコン膜
１１を堆積して活性領域を形成するものである。
構造を図５に示す。この製造方法は次のとおりである。
すなわち、図５（ａ）のように、シリコン基板１上に酸
化シリコン膜６を形成後、導電性膜を堆積する。導電性
膜は、例えば不純物を高濃度にドープした多結晶シリコ
ン膜である。この導電性膜をパターニングして下部ゲー
ト電極２１を形成した後、ゲート絶縁膜７となるに酸化
シリコン膜を堆積する。その上に薄い多結晶シリコン膜
１１を堆積して活性領域を形成するものである。
【０００３】この膜の作製には、非晶質シリコン膜をま
ず堆積し、６００℃前後の温度で長時間熱処理し、多結
晶化する方法が用いられることが多い。このようにして
形成された多結晶シリコン膜１１に、例えばフォトレジ
スト膜をマスクにして図５（ｂ）のように部分的に高濃
度に不純物イオン４１をイオン注入し、ソース領域２２
及びドレイン領域２６を形成する。マスクされた部分に
は、チャネル領域とオフセット領域とが形成される。そ
の後、熱処理により不純物の活性化を行い、図示の下部
ゲート型薄膜トランジスタの基本構造を形成する。この
構造は、活性領域の下にゲート電極があるため、下部ゲ
ート型と呼ばれる。活性領域となる多結晶シリコン膜１
１とゲート電極２１の作製順序を入れ換えれば、通常の
上部ゲート型を形成することができる。
ず堆積し、６００℃前後の温度で長時間熱処理し、多結
晶化する方法が用いられることが多い。このようにして
形成された多結晶シリコン膜１１に、例えばフォトレジ
スト膜をマスクにして図５（ｂ）のように部分的に高濃
度に不純物イオン４１をイオン注入し、ソース領域２２
及びドレイン領域２６を形成する。マスクされた部分に
は、チャネル領域とオフセット領域とが形成される。そ
の後、熱処理により不純物の活性化を行い、図示の下部
ゲート型薄膜トランジスタの基本構造を形成する。この
構造は、活性領域の下にゲート電極があるため、下部ゲ
ート型と呼ばれる。活性領域となる多結晶シリコン膜１
１とゲート電極２１の作製順序を入れ換えれば、通常の
上部ゲート型を形成することができる。
【０００４】
【発明が解決しようとする課題】このように形成された
下部ゲート型電界効果トランジスタの活性領域は、多結
晶であり、単結晶シリコンに比べて漏れ電流が３桁以上
多く、オン電流も４桁程度低い。従来、水素雰囲気中で
の加熱（４００℃）や水素プラズマ処理が行われてきた
が、集積化と共にゲート長が短くなり、高電界に伴う問
題が大きくなり、リーク電流の許容限界も低くなってき
たため、チャネル部のドレイン側にオフセット領域を設
けて用いられるようになった。
下部ゲート型電界効果トランジスタの活性領域は、多結
晶であり、単結晶シリコンに比べて漏れ電流が３桁以上
多く、オン電流も４桁程度低い。従来、水素雰囲気中で
の加熱（４００℃）や水素プラズマ処理が行われてきた
が、集積化と共にゲート長が短くなり、高電界に伴う問
題が大きくなり、リーク電流の許容限界も低くなってき
たため、チャネル部のドレイン側にオフセット領域を設
けて用いられるようになった。
【０００５】ｐチャネルトランジスタ特性として得られ
た結果は、チャネル幅１μｍ，ドレイン電圧−３Ｖの条
件下で、漏れ電流０．９ｐＡ，オン電流６０ｎＡであっ
た。これを、より微細化，高速化が要求されるＳＲＡＭ
（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ）や、より高電圧で使用される液晶パネル用薄膜
トランジスタに用いるには、オン電流の増大と漏れ電流
の低減、ドレイン電流のゲート電圧依存性における立ち
上がりの急峻化が必要であった。
た結果は、チャネル幅１μｍ，ドレイン電圧−３Ｖの条
件下で、漏れ電流０．９ｐＡ，オン電流６０ｎＡであっ
た。これを、より微細化，高速化が要求されるＳＲＡＭ
（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ）や、より高電圧で使用される液晶パネル用薄膜
トランジスタに用いるには、オン電流の増大と漏れ電流
の低減、ドレイン電流のゲート電圧依存性における立ち
上がりの急峻化が必要であった。
【０００６】本発明の目的は、オフセットを用いてリー
ク電流の抑制と同時にオン電流を増大させ、また、オフ
電流を効果的に抑制しうる半導体素子を提供することに
ある。
ク電流の抑制と同時にオン電流を増大させ、また、オフ
電流を効果的に抑制しうる半導体素子を提供することに
ある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体素子においては、下部ゲート型
トランジスタに、ゲート電極により電界効果的に制御さ
れる部分を設けて実効ゲート長を増大させた半導体素子
であって、ゲート電極により電界効果的に制御される部
分は、ゲート絶縁膜を介してゲート電極に接したチャネ
ル部のドレイン端部に形成され、チャネル部の伝導型と
キャリア濃度のどちらか一方又は、両方が異なる部分で
ある。
め、本発明による半導体素子においては、下部ゲート型
トランジスタに、ゲート電極により電界効果的に制御さ
れる部分を設けて実効ゲート長を増大させた半導体素子
であって、ゲート電極により電界効果的に制御される部
分は、ゲート絶縁膜を介してゲート電極に接したチャネ
ル部のドレイン端部に形成され、チャネル部の伝導型と
キャリア濃度のどちらか一方又は、両方が異なる部分で
ある。
【０００８】また、下部ゲート型トランジスタに、ゲー
ト電極により電界効果的に制御される部分を設けて実効
ゲート長を増大させた半導体素子であって、ゲート電極
により電界効果的に制御される部分は、最高ゲート高さ
がゲート長の１／２より高いゲート電極の立上り部分で
ある。
ト電極により電界効果的に制御される部分を設けて実効
ゲート長を増大させた半導体素子であって、ゲート電極
により電界効果的に制御される部分は、最高ゲート高さ
がゲート長の１／２より高いゲート電極の立上り部分で
ある。
【０００９】
【作用】第１の発明は、下部ゲート型薄膜トランジスタ
のゲートで制御されているチャネル部のドレイン端にチ
ャネル部と伝導型又はキャリア濃度あるいはその両者が
異なるゲート制御オフセット部分を設けるものである。
この部分は、ゲート電極により電界効果的に制御される
ため、チャネル部と同時にオン，オフの制御ができる。
したがって、オフ時に必要なオフセットとなり、オン時
には、抵抗の低い部分又は抵抗の無視できる部分となる
ので従来と同じか、又は低いオフ電流と同時にオン電流
が増大する。
のゲートで制御されているチャネル部のドレイン端にチ
ャネル部と伝導型又はキャリア濃度あるいはその両者が
異なるゲート制御オフセット部分を設けるものである。
この部分は、ゲート電極により電界効果的に制御される
ため、チャネル部と同時にオン，オフの制御ができる。
したがって、オフ時に必要なオフセットとなり、オン時
には、抵抗の低い部分又は抵抗の無視できる部分となる
ので従来と同じか、又は低いオフ電流と同時にオン電流
が増大する。
【００１０】従来、単結晶シリコン上に作製された電界
効果型トランジスタでは、同様にゲートと酸化膜をはさ
んだチャネルのドレイン端に、ソース，ドレインと同じ
型のドーパントを低濃度注入した部分を形成し、ゲート
にて制御することが試みられている。これは、ホットキ
ャリア耐圧などの効果はあるが、二次元的サイズやソー
ス・ドレイン間長さを短縮できない。
効果型トランジスタでは、同様にゲートと酸化膜をはさ
んだチャネルのドレイン端に、ソース，ドレインと同じ
型のドーパントを低濃度注入した部分を形成し、ゲート
にて制御することが試みられている。これは、ホットキ
ャリア耐圧などの効果はあるが、二次元的サイズやソー
ス・ドレイン間長さを短縮できない。
【００１１】これに対して第２の発明は、ゲートの立上
り高さを高くしてチャネル及びゲート制御オフセットな
どのゲート電極で制御される部分の長さを長くできるの
で、二次元的なゲートの占有する面積は小さいままで短
チャネル効果などの特性劣化や長期信頼性劣化などの悪
影響を避けることができる。好ましい最大ゲート高さ
は、少なくともゲート長の１／２以上である。
り高さを高くしてチャネル及びゲート制御オフセットな
どのゲート電極で制御される部分の長さを長くできるの
で、二次元的なゲートの占有する面積は小さいままで短
チャネル効果などの特性劣化や長期信頼性劣化などの悪
影響を避けることができる。好ましい最大ゲート高さ
は、少なくともゲート長の１／２以上である。
【００１２】またゲート高さを高くしてチャネル長を長
くすることにより空乏層の広がりがチャネル長より短く
なるのでドレイン端の電界緩和に必要であったゲート制
御オフセット部及び通常のオフセット領域のどちらか一
方又は両方とも必要なくなる。
くすることにより空乏層の広がりがチャネル長より短く
なるのでドレイン端の電界緩和に必要であったゲート制
御オフセット部及び通常のオフセット領域のどちらか一
方又は両方とも必要なくなる。
【００１３】
【実施例】以下に本発明の実施例を図によって説明す
る。図１は、本発明の第１の実施例の作製プロセスを示
すための縦断面図である。この例は、下部ゲート型ｎ型
トランジスタに適応したものである。
る。図１は、本発明の第１の実施例の作製プロセスを示
すための縦断面図である。この例は、下部ゲート型ｎ型
トランジスタに適応したものである。
【００１４】図１（ａ）において、従来例と同様にシリ
コン基板５１上に、酸化シリコン膜５６を形成する。後
工程は従来例と同様に、酸化シリコン膜５６上に不純物
を高濃度ドープした多結晶シリコン膜を堆積し、パター
ニングを行って膜厚２００ｎｍの下部ゲート電極７１を
形成する。この上にゲート絶縁膜である酸化シリコン膜
５７を２５ｎｍ堆積する。さらにこの上に非晶質シリコ
ン膜を５５ｎｍ堆積し、６００℃で１０時間の熱処理を
行い、多結晶化し、活性領域である薄い多結晶シリコン
膜６１を形成した。
コン基板５１上に、酸化シリコン膜５６を形成する。後
工程は従来例と同様に、酸化シリコン膜５６上に不純物
を高濃度ドープした多結晶シリコン膜を堆積し、パター
ニングを行って膜厚２００ｎｍの下部ゲート電極７１を
形成する。この上にゲート絶縁膜である酸化シリコン膜
５７を２５ｎｍ堆積する。さらにこの上に非晶質シリコ
ン膜を５５ｎｍ堆積し、６００℃で１０時間の熱処理を
行い、多結晶化し、活性領域である薄い多結晶シリコン
膜６１を形成した。
【００１５】チャネル部７３のドーピングのため、多結
晶シリコン膜にホウ素イオン９２を１×１０13ｃｍ-2注
入する。注入は、膜の側壁などにもドーピングするた
め、ウェハー面に対して４５度程度の斜めよりウェハー
を回転しながら注入を行う。
晶シリコン膜にホウ素イオン９２を１×１０13ｃｍ-2注
入する。注入は、膜の側壁などにもドーピングするた
め、ウェハー面に対して４５度程度の斜めよりウェハー
を回転しながら注入を行う。
【００１６】図１（ｂ）において、一部を図１（ｃ）の
ようにゲート制御オフセット領域７４及びオフセット領
域７５とするため、パターニングしたフォトレジスト膜
９９をマスクにしてゲート上面及び側面両方に同濃度の
不純物を導入する。不純物としてヒ素イオン９３を斜め
より１×１０13ｃｍ-2、ウェハーを回転しながら注入し
た。
ようにゲート制御オフセット領域７４及びオフセット領
域７５とするため、パターニングしたフォトレジスト膜
９９をマスクにしてゲート上面及び側面両方に同濃度の
不純物を導入する。不純物としてヒ素イオン９３を斜め
より１×１０13ｃｍ-2、ウェハーを回転しながら注入し
た。
【００１７】その後、図１（ｃ）において、新たにパタ
ーニングしたフォトレジスト膜をマスクにして部分的に
ヒ素イオンをウェハーに垂直に１×１０15ｃｍ-2注入し
てソース領域７２，ドレイン領域７６を形成し、熱処理
により不純物を活性化する。この後、通常の製造工程と
同様にしてカバー窒化シリコン膜形成，配線形成を行っ
た。
ーニングしたフォトレジスト膜をマスクにして部分的に
ヒ素イオンをウェハーに垂直に１×１０15ｃｍ-2注入し
てソース領域７２，ドレイン領域７６を形成し、熱処理
により不純物を活性化する。この後、通常の製造工程と
同様にしてカバー窒化シリコン膜形成，配線形成を行っ
た。
【００１８】得られたトランジスタを測定したところ、
漏れ電流は５０ｆＡとなり、同時に作製した通常の多結
晶シリコントランジスタの１００ｆＡより改善された。
オン電流は２μＡとなり、同時に作製した通常の多結晶
シリコントランジスタの０．２μＡより１桁改善され
た。
漏れ電流は５０ｆＡとなり、同時に作製した通常の多結
晶シリコントランジスタの１００ｆＡより改善された。
オン電流は２μＡとなり、同時に作製した通常の多結晶
シリコントランジスタの０．２μＡより１桁改善され
た。
【００１９】図２は、本発明の第２実施例を示した図で
ある。この例は、下部ゲート型ｎ型トランジスタに適応
したものである。第１実施例と異なる点は、図２（ｃ）
のようにゲートの高さをゲート長と同程度０．５μｍと
し、ゲート制御オフセット領域１２４をゲート電極１２
１の上面には作製せず、チャネル１２３のドレイン端で
あるゲートの側壁にのみ設けた点である。
ある。この例は、下部ゲート型ｎ型トランジスタに適応
したものである。第１実施例と異なる点は、図２（ｃ）
のようにゲートの高さをゲート長と同程度０．５μｍと
し、ゲート制御オフセット領域１２４をゲート電極１２
１の上面には作製せず、チャネル１２３のドレイン端で
あるゲートの側壁にのみ設けた点である。
【００２０】図２（ａ）において、作成手順は、図１と
同様にガラス基板１０２の上に酸化シリコン膜１０６を
形成後、その上に不純物を高濃度ドープした多結晶シリ
コンを０．５μｍ程度堆積し、パターニングを行って下
部ゲート電極１２１を形成する。この上にゲート絶縁膜
となる酸化シリコン膜１０７を３０ｎｍ堆積する。
同様にガラス基板１０２の上に酸化シリコン膜１０６を
形成後、その上に不純物を高濃度ドープした多結晶シリ
コンを０．５μｍ程度堆積し、パターニングを行って下
部ゲート電極１２１を形成する。この上にゲート絶縁膜
となる酸化シリコン膜１０７を３０ｎｍ堆積する。
【００２１】さらに、この上に非晶質シリコン膜を４０
ｎｍ堆積し、６００℃で１２時間の熱処理を行い、シリ
コンを多結晶化した。多結晶シリコン膜１１１の全面に
チャネル部１２３のドーピングのため、ホウ素イオン１
４２をドース１×１０12ｃｍ -2、斜めよりウェハーを回
転しながら注入し、活性領域である薄い多結晶シリコン
膜１１１を形成した。図２（ｂ）において、パターニン
グしたフォトレジスト１４９をマスクにしてリンイオン
１４４をドース５×１０12ｃｍ-2，４５度程度の斜めよ
りウェハーを回転しながら注入した。この部分がゲート
制御オフセット領域１２４となる。
ｎｍ堆積し、６００℃で１２時間の熱処理を行い、シリ
コンを多結晶化した。多結晶シリコン膜１１１の全面に
チャネル部１２３のドーピングのため、ホウ素イオン１
４２をドース１×１０12ｃｍ -2、斜めよりウェハーを回
転しながら注入し、活性領域である薄い多結晶シリコン
膜１１１を形成した。図２（ｂ）において、パターニン
グしたフォトレジスト１４９をマスクにしてリンイオン
１４４をドース５×１０12ｃｍ-2，４５度程度の斜めよ
りウェハーを回転しながら注入した。この部分がゲート
制御オフセット領域１２４となる。
【００２２】この結果、フォトリソ技術，エッチング技
術のため、二次元的なゲート長がｄμｍまでしか形成で
きない場合にも、ゲート側壁にゲート制御オフセットを
形成できるため、オフセットのため二次元的にはスペー
スをほとんど必要としない。従って、加工限界のゲート
長にてゲート制御オフセットを含んだ構造を形成でき
る。
術のため、二次元的なゲート長がｄμｍまでしか形成で
きない場合にも、ゲート側壁にゲート制御オフセットを
形成できるため、オフセットのため二次元的にはスペー
スをほとんど必要としない。従って、加工限界のゲート
長にてゲート制御オフセットを含んだ構造を形成でき
る。
【００２３】その後、図２（ｃ）のように新たにパター
ニングしたフォトレジスト膜をマスクにして部分的にリ
ンイオンを１×１０15ｃｍ-2注入し、ソース領域１２
２，ドレイン領域１２６を形成する。熱処理により不純
物を活性化し、この後、通常の製造工程と同様にしてカ
バー窒化シリコン膜形成，配線形成を行った。
ニングしたフォトレジスト膜をマスクにして部分的にリ
ンイオンを１×１０15ｃｍ-2注入し、ソース領域１２
２，ドレイン領域１２６を形成する。熱処理により不純
物を活性化し、この後、通常の製造工程と同様にしてカ
バー窒化シリコン膜形成，配線形成を行った。
【００２４】得られたトランジスタを測定したところ、
漏れ電流は６０ｆＡとなり、同時に作製した通常の多結
晶シリコントランジスタの０．４ｐＡより１／６に改善
された。オン電流は１．５μＡとなり、同時に作製した
通常のオフセットありの多結晶シリコントランジスタの
３００ｎＡより５倍改善された。
漏れ電流は６０ｆＡとなり、同時に作製した通常の多結
晶シリコントランジスタの０．４ｐＡより１／６に改善
された。オン電流は１．５μＡとなり、同時に作製した
通常のオフセットありの多結晶シリコントランジスタの
３００ｎＡより５倍改善された。
【００２５】図３は、本発明の第３実施例を示した図で
ある。この例は、下部ゲート型ｐ型トランジスタに適応
したものである。第１，２実施例と異なる点は、図３
（ｃ）のようにゲート制御オフセット領域１７４をチャ
ネル１７３のドレイン端であるゲートの側壁の一部にの
み設けた点である。ゲート電極１７１は、図２と同様、
図１より高くし、ゲート高さ０．５μｍ程度とした。
ある。この例は、下部ゲート型ｐ型トランジスタに適応
したものである。第１，２実施例と異なる点は、図３
（ｃ）のようにゲート制御オフセット領域１７４をチャ
ネル１７３のドレイン端であるゲートの側壁の一部にの
み設けた点である。ゲート電極１７１は、図２と同様、
図１より高くし、ゲート高さ０．５μｍ程度とした。
【００２６】図３（ａ）において、作成手順は、図１，
２と同様にガラス基板１５２の上に酸化シリコン膜１５
６を形成後、その上に不純物を高濃度ドープした多結晶
シリコン膜を図１より厚く５０ｎｍ堆積し、パターニン
グを行う。さらにパターニングしたフォトレジスト膜１
９８をマスクにドレイン端のゲート電極高さを０．４μ
ｍとして下部ゲート電極１７１を形成する。
２と同様にガラス基板１５２の上に酸化シリコン膜１５
６を形成後、その上に不純物を高濃度ドープした多結晶
シリコン膜を図１より厚く５０ｎｍ堆積し、パターニン
グを行う。さらにパターニングしたフォトレジスト膜１
９８をマスクにドレイン端のゲート電極高さを０．４μ
ｍとして下部ゲート電極１７１を形成する。
【００２７】図３（ｂ）において、この上にゲート絶縁
膜となる酸化シリコン膜１５７を２０ｎｍ堆積する。さ
らにこの上に非晶質シリコン膜を６０ｎｍ堆積し、６０
０℃で１２時間の熱処理を行い、シリコンを多結晶化し
た。パターニングしたフオトレジスト１９９をマスクに
してホウ素イオンをドース１×１０12ｃｍ-2、斜めより
ウェハーを回転しながら注入した。この部分がゲート制
御オフセット領域１７４及びオフセット領域１７５とな
る。リンイオンをドース８×１０12ｃｍ-2、ドレイン方
向及びソース方向より注入してチャネル部１７３のドー
ピングを行い、活性領域である薄い多結晶シリコン膜１
６１を形成した。
膜となる酸化シリコン膜１５７を２０ｎｍ堆積する。さ
らにこの上に非晶質シリコン膜を６０ｎｍ堆積し、６０
０℃で１２時間の熱処理を行い、シリコンを多結晶化し
た。パターニングしたフオトレジスト１９９をマスクに
してホウ素イオンをドース１×１０12ｃｍ-2、斜めより
ウェハーを回転しながら注入した。この部分がゲート制
御オフセット領域１７４及びオフセット領域１７５とな
る。リンイオンをドース８×１０12ｃｍ-2、ドレイン方
向及びソース方向より注入してチャネル部１７３のドー
ピングを行い、活性領域である薄い多結晶シリコン膜１
６１を形成した。
【００２８】その後、新たにパターニングしたフォトレ
ジスト膜をマスクにして部分的にホウ素イオンを１×１
０15ｃｍ-2注入してソース領域１７２，ドレイン領域１
７６を形成する。熱処理により不純部を活性化し、この
後通常の製造工程と同様にしてカバー窒化シリコン膜形
成，配線形成を行った。
ジスト膜をマスクにして部分的にホウ素イオンを１×１
０15ｃｍ-2注入してソース領域１７２，ドレイン領域１
７６を形成する。熱処理により不純部を活性化し、この
後通常の製造工程と同様にしてカバー窒化シリコン膜形
成，配線形成を行った。
【００２９】得られたトランジスタを測定したところ、
漏れ電流は３０ｆＡとなり、同時に作製した通常の多結
晶シリコントランジスタの０．３ｐＡより１桁改善され
た。オン電流は４μＡとなり、同時に作製した通常のオ
フセットありの多結晶シリコントランジスタの３００ｎ
Ａより１桁以上改善された。
漏れ電流は３０ｆＡとなり、同時に作製した通常の多結
晶シリコントランジスタの０．３ｐＡより１桁改善され
た。オン電流は４μＡとなり、同時に作製した通常のオ
フセットありの多結晶シリコントランジスタの３００ｎ
Ａより１桁以上改善された。
【００３０】図４は、本発明の第４実施例を示した図で
ある。この例は、下部ゲート型ｐ型トランジスタに適応
したものである。第１〜３実施例と異なる点は、ゲート
高さを第２，３実施例より高くし、ゲート長より高く
０．７μｍとし、ゲート制御オフセット領域とオフセッ
ト領域をなくした点である。
ある。この例は、下部ゲート型ｐ型トランジスタに適応
したものである。第１〜３実施例と異なる点は、ゲート
高さを第２，３実施例より高くし、ゲート長より高く
０．７μｍとし、ゲート制御オフセット領域とオフセッ
ト領域をなくした点である。
【００３１】図４（ａ）において、作成手順は、図１〜
３と同様にガラス基板２０２の上に酸化シリコン膜２０
６を形成後、その上に不純物を高濃度ドープした多結晶
シリコン膜を図２，３より厚く、７００ｎｍ堆積し、パ
ターニングを行って下部ゲート電極２２１を形成する。
この上にゲート絶縁膜となる酸化シリコン膜２０７を１
５ｎｍ堆積する。
３と同様にガラス基板２０２の上に酸化シリコン膜２０
６を形成後、その上に不純物を高濃度ドープした多結晶
シリコン膜を図２，３より厚く、７００ｎｍ堆積し、パ
ターニングを行って下部ゲート電極２２１を形成する。
この上にゲート絶縁膜となる酸化シリコン膜２０７を１
５ｎｍ堆積する。
【００３２】さらにこの上に非晶質シリコン膜を５５ｎ
ｍ堆積し、６００℃で１２時間の熱処理を行い、シリコ
ンを多結晶化した。パターニングしたフオトレジストを
マスクにしてリンイオン２４４をドース４×１０12ｃｍ
-2、斜めよりウェハーを回転しながら注入して、チャネ
ル部２２３のドーピングを行い、活性領域である薄い多
結晶シリコン膜２１１を形成した。
ｍ堆積し、６００℃で１２時間の熱処理を行い、シリコ
ンを多結晶化した。パターニングしたフオトレジストを
マスクにしてリンイオン２４４をドース４×１０12ｃｍ
-2、斜めよりウェハーを回転しながら注入して、チャネ
ル部２２３のドーピングを行い、活性領域である薄い多
結晶シリコン膜２１１を形成した。
【００３３】その後、図４（ｂ）のように新たにパター
ニングしたフォトレジスト膜２４９をマスクにして、部
分的にＢＦ2イオン２４５を１×１０15ｃｍ-2注入して
図４（ｃ）のようにソース領域２２２，ドレイン領域２
２６を形成し、熱処理により不純物を活性化し、この
後、通常の製造工程と同様にしてカバー窒化シリコン膜
形成，配線形成を行った。
ニングしたフォトレジスト膜２４９をマスクにして、部
分的にＢＦ2イオン２４５を１×１０15ｃｍ-2注入して
図４（ｃ）のようにソース領域２２２，ドレイン領域２
２６を形成し、熱処理により不純物を活性化し、この
後、通常の製造工程と同様にしてカバー窒化シリコン膜
形成，配線形成を行った。
【００３４】得られたトランジスタを測定したところ、
漏れ電流は、１００ｆＡとなり、同時に作製した通常の
多結晶シリコントランジスタの０．３ｐＡより改善され
た。オン電流は１μＡとなり、同時に作製した通常のオ
フセットありの多結晶シリコントランジスタの２００ｎ
Ａより改善された。
漏れ電流は、１００ｆＡとなり、同時に作製した通常の
多結晶シリコントランジスタの０．３ｐＡより改善され
た。オン電流は１μＡとなり、同時に作製した通常のオ
フセットありの多結晶シリコントランジスタの２００ｎ
Ａより改善された。
【００３５】以上４つの実施例の場合ともにオン電流の
増加が顕著である。これはオフセット部のゲートによる
制御の効果と考えられる。また電界緩和や実効ゲート長
が長くなることで短チャネル効果が起こり始めるチャネ
ル長も、通常はマスク上０．６μｍ程度であるが、実施
例では０．３μｍ程度まで短くすることができた。
増加が顕著である。これはオフセット部のゲートによる
制御の効果と考えられる。また電界緩和や実効ゲート長
が長くなることで短チャネル効果が起こり始めるチャネ
ル長も、通常はマスク上０．６μｍ程度であるが、実施
例では０．３μｍ程度まで短くすることができた。
【００３６】
【発明の効果】以上説明したように本発明の半導体素子
によれば、ゲートで制御するオフセット部を設けること
でオン電流を顕著に増大することができ、またゲート高
さを高くすることで二次元的なゲートの占有する面積は
そのままで実効ゲート長を長くすることができるため短
チャネル効果を抑制でき、オフ電流を効果的に抑制でき
る効果を有する。
によれば、ゲートで制御するオフセット部を設けること
でオン電流を顕著に増大することができ、またゲート高
さを高くすることで二次元的なゲートの占有する面積は
そのままで実効ゲート長を長くすることができるため短
チャネル効果を抑制でき、オフ電流を効果的に抑制でき
る効果を有する。
【図１】（ａ）〜（ｃ）は、本発明の第１実施例を示し
た図である。
た図である。
【図２】（ａ）〜（ｃ）は、本発明の第２実施例を示し
た図である。
た図である。
【図３】（ａ）〜（ｃ）は、本発明の第３実施例を示し
た図である。
た図である。
【図４】（ａ）〜（ｃ）は、本発明の第４実施例を示し
た図である。
た図である。
【図５】（ａ），（ｂ）は、従来の下部ゲート型薄膜ト
ランジスタの製造工程を示した図である。
ランジスタの製造工程を示した図である。
５１ シリコン基板 １０２，１５２，２０２ ガラス基板 ５６，５７，１０６，１０７，１５６，１５７，２０
６，２０７ 酸化シリコン膜 ６１，１１１，１６１，２１１ 多結晶シリコン膜 ７１，１２１，１７１，２２１ 下部ゲート電極 ７２，１２２，１７２，２２２ ソース領域 ７３，１２３，１７３，２２３ チャネル部 ７４，１２４，１７４ ゲート制御オフセット領域 ７５，１７５ オフセット領域 ７６，１２６，１７６，２２６ ドレイン領域 ４１ 不純物 ９２，１４２，１９２ ホウ素イオン ９３ ヒ素イオン １４４，２４４ リンイオン ２４５ ＢＦ2イオン ９９，１４９，１９８，１９９，２４９ フォトレジス
ト膜
６，２０７ 酸化シリコン膜 ６１，１１１，１６１，２１１ 多結晶シリコン膜 ７１，１２１，１７１，２２１ 下部ゲート電極 ７２，１２２，１７２，２２２ ソース領域 ７３，１２３，１７３，２２３ チャネル部 ７４，１２４，１７４ ゲート制御オフセット領域 ７５，１７５ オフセット領域 ７６，１２６，１７６，２２６ ドレイン領域 ４１ 不純物 ９２，１４２，１９２ ホウ素イオン ９３ ヒ素イオン １４４，２４４ リンイオン ２４５ ＢＦ2イオン ９９，１４９，１９８，１９９，２４９ フォトレジス
ト膜
Claims (2)
- 【請求項１】 下部ゲート型トランジスタに、ゲート電
極により電界効果的に制御される部分を設けて実効ゲー
ト長を増大させた半導体素子であって、 ゲート電極により電界効果的に制御される部分は、ゲー
ト絶縁膜を介してゲート電極に接したチャネル部のドレ
イン端部に形成され、チャネル部の伝導型とキャリア濃
度のどちらか一方又は、両方が異なる部分であることを
特徴とする半導体素子。 - 【請求項２】 下部ゲート型トランジスタに、ゲート電
極により電界効果的に制御される部分を設けて実効ゲー
ト長を増大させた半導体素子であって、 ゲート電極により電界効果的に制御される部分は、最高
ゲート高さがゲート長の１／２より高いゲート電極の立
上り部分であることを特徴とする半導体素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360583A JPH05183164A (ja) | 1991-12-28 | 1991-12-28 | 半導体素子 |
| US07/997,678 US5393992A (en) | 1991-12-28 | 1992-12-28 | Semiconductor thin film transistor with gate controlled offset portion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360583A JPH05183164A (ja) | 1991-12-28 | 1991-12-28 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183164A true JPH05183164A (ja) | 1993-07-23 |
Family
ID=18470036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3360583A Pending JPH05183164A (ja) | 1991-12-28 | 1991-12-28 | 半導体素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5393992A (ja) |
| JP (1) | JPH05183164A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953582A (en) * | 1993-02-10 | 1999-09-14 | Seiko Epson Corporation | Active matrix panel manufacturing method including TFTS having variable impurity concentration levels |
| WO1994018706A1 (en) * | 1993-02-10 | 1994-08-18 | Seiko Epson Corporation | Active matrix substrate and thin film transistor, and method of its manufacture |
| JP3444053B2 (ja) * | 1995-10-13 | 2003-09-08 | ソニー株式会社 | 薄膜半導体装置 |
| JPH09153624A (ja) * | 1995-11-30 | 1997-06-10 | Sony Corp | 半導体装置 |
| KR100298438B1 (ko) * | 1998-01-26 | 2001-08-07 | 김영환 | 박막트랜지스터및이의제조방법 |
| DE102006035073B4 (de) * | 2006-07-28 | 2014-03-20 | Austriamicrosystems Ag | Halbleiterbauelement mit einem Dünnfilmtransistor und CMOS-Transistoren, Verfahren zur Herstellung eines solchen Bauelements sowie Verwendung eines solchen Bauelements |
| CN115458609A (zh) * | 2022-10-11 | 2022-12-09 | 东南大学 | 一种高耐压、低导通电阻igzo薄膜晶体管及其制备方法 |
| CN116504815B (zh) * | 2023-06-27 | 2024-02-06 | 南京邮电大学 | 一种高功率a-IGZO薄膜晶体管及其制备方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4633284A (en) * | 1983-11-08 | 1986-12-30 | Energy Conversion Devices, Inc. | Thin film transistor having an annealed gate oxide and method of making same |
| JPH0714009B2 (ja) * | 1987-10-15 | 1995-02-15 | 日本電気株式会社 | Ｍｏｓ型半導体記憶回路装置 |
| JPH01231376A (ja) * | 1988-03-11 | 1989-09-14 | Nec Corp | 薄膜トランジスタおよびその製造方法 |
| JP2830366B2 (ja) * | 1990-05-08 | 1998-12-02 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPH0417370A (ja) * | 1990-05-11 | 1992-01-22 | Sony Corp | 薄膜トランジスタ |
| US5233207A (en) * | 1990-06-25 | 1993-08-03 | Nippon Steel Corporation | MOS semiconductor device formed on insulator |
| JP3231345B2 (ja) * | 1991-03-08 | 2001-11-19 | 株式会社日立製作所 | 半導体記憶装置及びその製造方法 |
-
1991
- 1991-12-28 JP JP3360583A patent/JPH05183164A/ja active Pending
-
1992
- 1992-12-28 US US07/997,678 patent/US5393992A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5393992A (en) | 1995-02-28 |
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