KR930006735B1 - 바이씨모스장치의 제조방법 - Google Patents

바이씨모스장치의 제조방법 Download PDF

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Abstract

내용 없음.

Description

바이씨모스장치의 제조방법
제1a~k도는 이 발명에 따른 바이씨모스장치의 제조공정도.
이 발명은 바이씨모스(BiCMOS)장치의 제조방법에 관한 것으로, 특히 스태틱램에 이용되는 바이씨모스장치의 제조방법에 관한 것이다.
일반적으로 반도체에서 논리를 구성하는 능동소자는 바이폴리 트랜지스터(Bipolar Transistor)와 씨모스 트랜지스터(Complimentary MOS transistor)의 2가지로 구별된다. 씨모스트랜지스터는 소비전력이 적고 집적도 높으며, 바이폴리트랜지스터는 동작속도가 빠르고, 고부하 구동능력이 큰 특성을 갖고 있다. 따라서, 시스템의 고성능화가 요구됨에 따라 로직소자에 있어서 저소비전력 및 고집적도를 가지며 고속동작 및 고부하 구동능력을 갖는 반도체가 요구되었다. 이러한 요구를 실현하기 위하여 씨모스트랜지스터와 바이폴라 트랜지스터를 동일칩(Chip)상에 집적하여 씨모스트랜지스터를 내부 로직회로로, 바이폴라트랜지스터를 주변회로로 이용하는 바이씨모스장치가 개발되었다.
바이씨모스장치는 주로 스태틱램(Static RAM ; 이하 SRAM이라 칭함)등의 메모리나 게이트어레이등으로 제품화되었다. SRAM에 이용되는 바이씨모스는 써모스트랜지스터로 이루어지는 셀(Call)내의 부하저항을 크게하여 대기전류(Standby Current)를 줄여 소비전력을 최소화하고, 바이폴라트랜지스터의 에미터저항을 작게하여 동작속도를 빠르게 할 수 있다. 따라서, 바이써모스를 이용한 SRAM은 씨모스트랜지스터를 이용한 SRAM에 비하여 집적도와 소비전력은 비슷하나 동작속도가 빠른 특성을 가지므로 이용도가 점차로 증대되고 있다.
종래의 SRAM에 이용되는 바이씨모스의 제조공정은 씨모스트랜지스터로 이루어진 셀내의 부하저항을 불순물이 도핑되지 않은 다결정 실리콘층으로 형성하여 저항을 크게하고, 바디폴라트랜지스터에는 예미터 접촉영역을 불순물이 도핑된 다결정실리콘층으로 형성하여 저항을 낮게 하였다.
그러나, 다결정실리콘층을 고온에서 형성하므로 에미터영역과 에미터 접촉영역의 사이에 산화막이 형성되어 바이폴라트랜지스터의 에미터저항이 커지는 문제점이 있었다. 또한, 불순물이 도핑되지 않은 다결정실리콘층의 저항값은 한정되어 있으므로 더 큰 고저항을 얻을 수 없는 문제점이 있었다.
따라서, 이 발명의 목적은 바이폴라트랜지스터의 에미터저항을 작게 형성할 수 있는 바이씨모스장치의 제조방법을 제공함에 있다. 또한, 이 발명의 다른 목적은 씨모스트랜지스터의 부하저항을 크게 형성할 수 있는 바이씨모스장치의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위하여 이 발명은, 바이씨모스장치의 제조방법에 있어서, 제1도전형의 반도체기판의 소정부분상에 제2도전형의 불순물을 고농도로 이온주입하는 공정과, 상기 제2도전층의 불순물이 주입된 영역들의 사이에 제1도전형의 불순물을 고농도로 이온주입하는 공정과, 상기 이온주입된 불순물들을 활성화시켜 제1, 제2 및 제3영역들을 형성하는 공정과, 상기 전술한 구조의 전표면에 에픽택셜층을 형성하는 공정과, 상기 제1, 제2 및 제3영역들의 상부에 이 영역들과 동일한 도전형이 저농도로 도핑된 제1, 제2 및 제3웰들을 형성하는 공정과, 상술한 구조의 소정부분에 소자영역을 한정하는 필드산화막들을 형성하는 공정과, 상기 제1웰의 고정부분에 제2도전형의 고농도 확산층을 형성하는 공정과, 상술한 구조의 전표면에 게이트산화막을 형성하는 공정과, 상기 제2웰상의 소정부분의 게이트산화막을 제거한 후 이 부분의 상부에서 연결소자로 이용되며 제2웰 및 제3웰의 소정부분상에서 제2 및 제1모스트랜지스터의 게이트가 되는 제1다결정실리콘층을 형성하는 공정과, 상기 제1다결정실리콘층의 측면에 스페이서를 형성하는 공정과, 상기 제1 및 제3웰에 베이스 접속영역과 제1모스트랜지스터의 소오스 및 드레인 영역을 형성하기 위한 제1도전형의 불순물을 고농도 이온주입하는 공정과, 상기 제1웰에 베이스영역을 형성하기 위하여 제1도전 형의 불순물을 저농도로 주입하는 공정과, 상기 제2영역의 소정부분에 제2모스트랜지스터의 소오스 및 드레인영역을 형성하기 위한 제2도전형의 불순물을 고농도로 주입하는 공정과, 상기 주입된 불순물들을 확산 시키는 공정과, 상술한 구조의 전표면에 산화막을 형성한 후 연결소자로 이용되는 제1다결정실리콘층과 베이스영역의 소정부분을 노출시키는 공정과, 상기 노출된 제1다결정실리콘층 및 베이스영역 상부에 비정질 실리콘층을 형성하는 공정과, 상기 제1다결정실리콘층상의 소정부분을 제외한 비정질 실리큰층에 이온주입 하는 공정과, 상기 비정질실리콘층을 열처리하여 제2다결정실리콘층으로 함과 동시에 에미터영역을 형성하는 공정과, 전술한 구조의 전표면에 산화막을 형성한 후 소정영역들을 노출시키고 제1금속전극들을 형성하는 공정과, 전술한 구조의 전표면에 산화막을 형성한 후 상기 제1모스트랜지스터의 소정전극을 노출시키고 제2금속전극을 형성하는 공정과, 전술한 구조의 전표면에 보호막층을 형성하는 공정으로 이루어짐을 특징으로 한다.
이하, 첨부한 도면을 참조하여 이 발명을 상세히 설명한다. 제1a~k도는 이 발명의 일실시예에 따른 바이씨모스장치의 제조공정도이다.
제1a도를 참조하면, 비저항이 2~20Ωㆍcm인 (100)방향의 P형 반도체기판(1)의 상부에 제1패드 산화막(3), 제1질화막(5) 및 제1감광막(7)을 순차적으로 형성한 후 통상의 사진공정에 의해 바이폴라트랜지스터영역(W)과 P모스트랜지스터영역(Y)의 제1패드산화막(3)을 노출시킨다. 그 다음, 전표면에 비소(Asenic)등의 N형 불순물을 100keV정도의 에너지와 1×1015~ 5×1015ions/㎠정도의 도우즈(dose)로 주입하여 이온주입영역(9)들을 형성한다.
제1b도를 참조하면, 상기 제1감광막(7)을 제거하고 상기 제1질화막(5)을 마스크로 하여 상기 노출되니 제1패드 산화막(3)으로 두꺼운 산화막(11)을 성장시킨다. 그 다음, 상기 제1질화막(3)으로 두꺼운 산화막(11)을 성장시킨다. 그 다음, 상기 제1질화막(5)을 제거한 후 전표면에 붕소(Boron)등의 P형 불순물 60keV정도의 에너지와 1×1013~ 3×1013ions/㎠정도의 도우즈로 주입하여 N모스트랜지스터영역(Y)의 표면에 이온주입영역(12)을 형성한다.
제1c도를 참조하면, 상기 이온주입영역들(9)(12)의 불순물을 1000-1200℃의 질소분위기에서 확산시켜 제1, 제2 및 제3매몰충돌(13)(14)(15)을 형성한다. 상기 제1매몰층(13)은 이후에 형성될 바이폴라트랜지스터의 콜렉터 저항을 줄이기 위한 것이고, 제1 및 제3매몰층들(14)(15)은 이후에 형성될 N 및 P모스트랜지스터들의 래치업(Latch up)을 방지하기 위한 것이다. 그 다음, 상기 산화막들(3)(11)을 제거하고 반도체기판(1)의 전표면에 1.5-2㎛정도 두께의 에픽택셜층(Epitaxy layer ; 17)을 형성한다. 계속해서, 상기 제1, 제2 및 제3매몰층(13)(14)(15) 상부의 에피택셜증(17)에 이 층들(13)(14)(15)과 동일한 방법에 의해 제1, 제2 및 제 3웰들(19)(20)(21)을 형성한다. 상기 제1 및 제3웰들(19)(21)은 인(Phosphorous)등의 N형 불순물을 100~180kev 정도의 에너지와 1×1012~3×1012ions/㎠로, 제2웰(20)은 붕소등의 P형 불순물을 60~100kev정도의 에너지와 1×1012~3×1012ions/㎠정도로 이온주입한 후 활성화 한다. 또한, 상기 제1웰(19)은 바이폴라트랜지스터를 형성하기 위한 것이고, 제2 및 제3웰들(20)(21)은 N 및 P모스트랜지스터의 웰영역이다.
제1d도를 참조하면, 전술한 구조의 전표면에 제2패드산화막(23) 및 제2질화막(25)을 형성한 후 통상의 포토리소그래피(Photolithogaphy)방법에 의해 소지들이 형성될 영역들을 제외한 영역들의 제2패드 산화막(23)을 노출시킨다. 그 다음, N모스트랜지스터가 형성될 제2웰(20)을 제외한 영역들의 상부에 제 2감광막(27)을 형성한 후 붕소등의 P형 불순물을 30keV정도의 에너지와 1×1012~1×1014ions/㎠정도의 도우즈로 주입하여 채널스토퍼(Channel stopper)를 형성하기 위한 이온주입영역(29)들을 형성한다.
제1e도를 참조하면, 상기 제2감광막(27)을 제거한 후 제2질화막(25)을 마스크로 하여 상기 노출된 제2패드산화막(23)을 성장시켜 필드산화막(31)을 형성하고 이 제2질화막(25)을 제거한다.
이때, 상기 제2웰(20)의 소정부분에 형성된 이온주입 영역(29)들의 불순물이 활성화되어 채널 스토퍼(32)들을 형성한다.
그다음, 상기 제1웰(19)의 소정부분에 인등의 N형 불순물을 100keV정도의 에너지와 3×1015~5×1015ions/㎝1정도의 도우즈로 이온 주입하고 이후 공정의 열처리에 의해 주입된 불순물을 활성화시켜 콜렉터 영역의 저항값을 감소 시키기 위한 N+확산층(35)을 형성한다.
계속해서, 상기 제2패드산화막(23)을 제거할 후 재차 게이트산화막(24)을 200~3OOÅ정도의 두께로 형성한 후 N모스와 P모스의 드레쉬홀드전압(Threshold Voltage)을 조절하기 위해 전면에 붕소등의 P형 불순물을 30Kev정도의 에너지와 1×1011~1×1013ions/㎠정도의 도우즈로 이온주입한다.
그 다음 통상의 에칭방법에 의해 상기 게이트 산화막(24)을 제거하여 상기 제2웰(20)의 소정부분을 노출시킨 후 전표면에 통상의 저압 CVD(Low Pressure Chemical Vapor Deposition)방법에 의해 2000-3000Å 정도 두께의 제1다결정실리콘층(37)을 형성한다. 계속해서, 상기 제1다결정실리콘층(37)을 형성한다. 계속해서,상기 제1다결정실리콘층(37)의 저항을 ~20Ω/□정도로 낮추기 위하여 POC13등을 침적시킨다. 그 다음, 상기 N 및 P모스트랜지스터의 게이트를 형성하기 위하여 제2 및 제3웰(20)(21)상의 소정부분을 제외한 제1다결정실리콘층(37)을 제거한다. 이때, 상기 제2웰(20)상의 게이트산화막(24)이 형성되어 있지 않는 부분상의 제1다결정실리콘층(37)도 연결소자로 이용하기 위하여 제거하지 않는다.
제1f도를 참조하면, 상기 제2영역(20)의 전표면에 인등의 N형 불순물을 30keV정도의 에너지와 1×1012~1×1014ions/㎠정도의 도우즈로 이온 주입하여 N모스트랜지스터의 저농도 소오스 및 드레인영역을 형성하기 위한 이온 주입영역(39)을 형성한다. 이때, 상기 제1다결정 실리콘층(37)의 하부에는 이온주입되지 않는데, 상기 연결소자로 이용될 제1다결정실리콘층(37)의 하부에는 POC13침적시 인등의 불순물이 고농도로 침적된다. 그 다음, 상술한 전표면에 CVD 방법에 의해 산화막을 형성한 후 통상의 건식방법에 의해 예칭하여 상기 제1다결정실리콘층(37)의 측면에 스페이서(spacer ; 41)들을 형성한다.
제1g도를 참조하면, 상기 제3웰(21)의 표면에 BF2등의 P형 불순물을 60KeV정도의 에너지와 3×1015~5×1015ions/㎠정도의 도우즈로 주입하여 이온주입영역(43)을 형성한다. 이때, 상기 제1웰(19)의 소정부분에 바이폴라트랜지스터의 베이스 접촉영역을 형성하기 의한 이온주입영역(44)이 형성된다.
그 다음, 상기 제1웰(19)의 소정부분에 바이폴라트랜지스터의 베이스영역을 형성하기 위한 붕소등의 P형 불순물을 30KeV 정도의 에너지와 1×1013~3×1013ions/㎠정도의 도우즈를 주입하여 이온 주입영역(45)을 형성한다. 계속해서, 상기 제2웰(20)의 전표면에 비소등의 N형불순물을 80~12KeV정도의 에너지와 3×1015~6×1015ions/㎠ 정도의 도우즈로 N모스트랜지스터의 고농도 소오스 및 드레인 영역을 형성하기 위한 이온 주입영역(47)을 형성한다. 이때, 상기 바이폴라트랜지스터의 N+ 확산층(35)의 표면에도 콜랙터의 접촉영역을 형성하기 위한 이온 주입영역(48)이 형성된다.
제1h도를 참조하면, 상기 이온 주입영역들(39)(43)(44)(45)(47)(48)을 활성화시켜 바이폴리트랜지스터의 베이스 및 베이스 접촉 영역들(55)(56)과 콜렉터 접촉 영역(57)을 N모스트랜지스터의 소오스 및 드레인 영역들(50)(51)을 P모스트랜지스터의 소오스 및 드렌인 영역들(52)(53)을 형성한다. 그다음, 전술한 구조의 전표면에 통상의 CVD 방법에 의해 산화막(59)을 형성한 후 통상의 포토리스그래피 공정에 의해 베이스 영역(56)의 소정부분을 노출시킨다. 이때, 상기 연결소자로 이용될 제1다결정실리콘층(37)도 일부분 노출시킨다.
제1i도를 참조하면, 상기 노출된 베이스 영역(56)과 제1다결정실리콘층(37)의 상부에 약 500~54O℃ 정도의 저온에서 비정질실리콘 (Amorphous Silicon)층을 형성한다. 상기에서 비정질실리콘층이 저온에서 형성되므로 상기 베이스 영역 (56)의 표면에 산화막이 형성되는 것을 억제한다. 그 다음, 상기 비정질실리콘층을 열처리(Annealing)하여 제2다결정실리콘층(61)을 형성한다. 계속해서, 상기 제1다결정실리콘층(37) 상부의소정부분을 제외한 제2다결정 실리콘층(61)에 비소등의 불순물을 100keV정도의 에너지와 1×1016~2×1016ions/㎠정도의 도우즈로 이온주입한다.
그 다음. 상기 제2다결정 실리콘층(61)의 상부에 얇은 산화막을 형성한다. 이때, 상기 제2다결정 실리콘층(61)에 도핑되어 있던 불순물이 상기 베이스 영역(56)으로 확산되어 에미터 접촉영역(62)이 형성된다.
상기에서 불순물이 주입된 제2다결정실리콘층(61)은 에미터 접촉영역으로 이용되는 것으로 비정질실리콘층을 다결정실리콘화할때 다결정 실리콘의 그레인(Grain)의 크기가 커지게 되므로 불순물을 도핑하면 저항이 작아지게 된다.
따라서, 상기 베이스영역(56)의 상부에 제2다결정 실리콘층(61)은 에미터 접촉영역이 된다. 한편, 상기 제2다결정실리콘층(61) 중 이온이 주입 되지 않는 영역은 진성다결정실리콘으로 고정항을 갖는 SRAM의 부하저항(63)이 된다.
제1j도를 참조하면, 상술한 구조의 전표면에 CVD 방법에 의해 산화막(65)을 형성하고, 통상의 포토리소그래피공정에 의해 바이폴라트랜지스터, N및 P모스트랜지스터의 소정부분들을 노출시킨다. 그 다음, 상기 노출된 부분에 Al등의 금속으로 제1금속 전극(67)들을 형성한다.
제1k도를 참조하면, 상술한 구조의 전표면에 CVD방법에 의해 산화막(69)을 형성한 후 통상의 포토리소그래피 공정에 의해 상기 P모스트랜지스터의 소정 제1금속전극(67)을 노출시킨다. 그 다음, 상기 제1금속전극(67)과 연결하는 제2금속전극(71)을 형성한 후 BPSG(Boro-Phospho Silicate Glass)등으로 보호막층(73)을 형성한다.
상술한 바와같이 바이폴라트랜지스터의 에미터 접촉영역과 씨모스트랜지스터의 부하저항은 노출된 베이스 영역의 상부에 산화막이 형성되는 것을 방지하도록 저온에서 비정질실리콘층을 형성한 후 씨모스트랜지스터의 부하저항이 형성될 부분을 제외한 부분에 이온주입하고 열처리한다.
그러므로 상기 에미터 영역과 에미터 접촉영역사이에 산화막이 형성되지 않고 비정질실리콘층을 이온을 주입후 열처리하면 그레인이 큰 다결정실리콘층이 되어 저항이 낮아지며, 또한, 씨모트랜지스터의 부하저항으로 이용되는 다결정실리콘층은 그레인이 크고 진성이므로 저항이 높아진다.
따라서, 이 발명은 바이폴라트랜지스터의 에미터저항이 낮으므로 동작속도가 빠르고, 씨므로스트랜지스터의 부하저항이 높으므로 대기전류를 줄여 소비전력을 최소화할 수 있는 잇점이 있다.

Claims (6)

  1. 바이씨 모스 장치의 제조방법에 있어서, 제1도 전형의 반도체 기판의 소정부분상에 제2도전형의 불순물을 고농도로 이온 주입하는 제1공정과, 상기 제2도 전형의 불순물이 주입된 영역들의 사이에 제1도 전형의 불순물을 고농도로 이온주입하는 제2공정과, 상기 이온주입된 불순물들을 활성화시켜 제1, 제2 및 제3영역들을 형성하는 제3공정과, 상기 전술한 구조의 전표면에 에필택셜층을 형성하는 제4공정과, 상기 제1, 제2 및 제3영역들의 상부에 이 영역들과 동일한 도전형이 저농도로 도핑된 제1, 제2 및 제3웰을 형성 하는 제5공정과, 상술한 구조의 소정부분에 소자영역을 한정하는 필드산화막들을 형성하는 제6공정과, 상술한 구조의 전표면에 게이트산화막을 형성하는 제7공정과, 상기 제1웰의 소정부분에 제2도전형의 고농도 확산층을 형성하는 제8공정과, 상기 제2웰상의 소정부분의 게이트 산화막을 제거한 후 이 부분의 상부에서 연결소자로 이용되며 제2웰 및 제3웰의 소정부분상에서 제2 및 제3웰의 소정부분상에서 제2 및 제1모스트랜지스터의 게이트가 되는 제1다결정실리콘층을 형성하는 제9공정과, 상기 제1다결정 실리콘층의 측면에 스페이서를 형성하는 제10공정과, 상기 제1 및 제3웰에 베이스 접속 영역과 제1모스트랜지스터의 소오스 및 드레인 영역을 형성하기 위한 제1도 전형의 불순물을 고농도 이온 주입하는 제11공정과, 상기 제1웰에 베이스영역을 형성하기 위하여 제1도 전형의 불순물을 저농도 주입하는 제12공정과, 상기 제2영역의 소정부분에 제2모스트랜지스터의 소오스 및 드레인 영역을 형성하기 위한 제2도 전형의 불순물을 고농도로 주입하는 제13공정과, 상기 주입된 불순물들을 확산시키는 제14공정과, 상술한 구조의 전표면에 산화막을 형성한 후 연결소자로 이용되는 제1다결정실리콘층과 베이스영역의 소정부분을 노출시키는 제15공정과, 상기 노출된 제1다결정실리콘층 및 베이스영역의 상부에 비정질실리콘층을 형성하는 제16공장과, 상기 제1다결정 실리콘층사의 소정부분을 제외한 비정질실리콘층에 이온 주입하는 제17공정과, 상기 비정질실리콘층을 열처리하여 제2다결정 실리콘층으로 함과 동시에 에미터 영역을 형성하는 제18공정과, 전술한 구조의 전표면에 산화막을 형성한 후 소정영역들을 노출시키고 제1금속 전극들을 형성하는 제19공정과, 전술한 구조의 전표면에 산화막을 형성한 후 상기 제1모스트랜지스터의 소정 전극을 노출시키고 제2금속전극을 형성하는 제20공정과, 전술한 구조의 전표면에 보호막층을 형성하는 제21공정으로 이루어짐을 특징으로하는 바이씨모스 장치의 제조방법.
  2. 제1항에 있어서, 제9공정은, 상기 제1다결정 실리콘층을 제1도전형의 불순물로 도핑하는 것을 특징으로 하는 바이씨모스장치의 제조방법.
  3. 제2항에 있어서, 상기 제1도전형의 불순물을 도핑할 때 게이트 산화막이 형성되지 않는 영역이 고농도로 도핑됨을 특징으로 하는 바이씨모스장치의 제조방법.
  4. 제1항에 있어서, 제10공정은, 상기 스페이서를 형성하기 전에 제1도전형을 불순물을 저농도로 주입하는 것을 특징으로 하는 바이씨모스장치의 제조방법.
  5. 제1항에 있어서, 제13공정은, 상기 제2모스트랜지스터의 소오스 및 드레인 영역을 형성하기 위한 제2도전형의 불순물을 고농도로 이온 주입할 때 제1웰의 형성된 제2도전형의 고농도 확산층에도 동시에 이온 주입됨을 특징으로 하는 바이씨모스장치의 제조방법.
  6. 제1항에 있어서, 상기 베이스영역의 상부에 형성된 제2다결정 실리콘층은 에미터 접촉영역임을 특징으로 하는 바이씨모스장치의 제조방법.
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