KR970005146B1 - Bi-CMOS 반도체장치 - Google Patents

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다케오 마에다
슈소 후지이
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용없음

Description

[발명의 명칭]
Bi-CMOS 반도체장치
[도면의 간단한 설]명
제1도(a)∼제1도(j)는 본 발명의 제1실시예에 따른 Bi-CMOS 반도체장치의 제조공정을 나타낸 단면도,
제1도(k)는 본 발명의 제1실시예에 따른 Bi-CMOS 반도체장치의 평면패턴을 나타낸 도면,
제2도(a)∼제2도(j)는 본 발명의 제2실시예에 따른 Bi-CMOS 반도체장치의 제조공정을 나타낸 단면도,
제2도(k)는 본 발명의 제2실시예에 따른 Bi-CMOS 반도체장치의 평면패턴을 나타낸 도면,
제3도(a)∼제3도(j)는 본 발명의 제3실시예에 따른 Bi-CMOS 반도체장치의 제조공정을 나타낸 단면도.
제3도(k)는 본 발명의 제3실시예에 따른 Bi-CMOS 반도체장치의 평면패턴을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 매립 N웰 3 : 매립 P웰
5 : 깊은 P+이온주입영역 10 : 기판
R1 : 메모리셀 형성예정영역 13 : N+형 매립콜렉터층
22 : 깊은 N+이온주입영역 24 : 다결정실리콘층(게이트전극)
[발명의 상세한 설명]
[산업상의 이용분야]
본 발명은 바이폴라 트랜지스터와 상보형 MOS 트랜지스터가 동일 반도체기판상에 형성되어 있는 Bi-CMOS 반도체장치에 관한 것으로, 특히 반도체 메모리장치(Memory Device)를 구성하기에 적합한 Bi-CM0S 반도체장치에 관한 것이다.
[종래의 기술 및 그 문제점]
일반적으로, Bi-CMOS 반도체장치에 있어서는 P형 웰(P type Well)과 N형 웰이 예컨대 P형 반도체기판에 형성되어 있다. 이 경우, N챈널 MOS트랜지스터는 P형 웰내에 형성되고, P챈널 MOS트랜지스터는 N형 웰내에 형성되며, NPN바이폴라 트랜지스터는 N형 웰내에 형성된다.
이와 같은 Bi-CMOS 반도체장치로 SRAM을 구성하는 경우에는, 통상 N챈널 MOS트랜지스터로 메모리셀을 구성하게 된다. 이 경우, N챈널 MOS트랜지스터는 기판과 동일한 P형 웰내에 형성되어 있으므로, N챈널 MOS트랜지스터는 P형 반도체기판과 전기적으로 결합된 상태로 된다. 이 때문에, N챈널 MOS트랜지스터로 구성되는 메모리셀에는 반도체기판중의 전자가 유입되기 쉬운데, 이러한 점은 메모리셀의 소프트 에러(Soft Eorr)에 대한 내량(耐量)을 저하시키는 큰 원인으로 된다.
또한, 모든 P형 웰의 전위는 P형 기판의 전위와 같기 때문에, 매모리셀을 구성하는 N챈널 MOS트랜지스터와 다른 N챈널 MOS트랜지스터 모두에도 P형 기판의 전위가 기판바이어스전압으로서 인가된다. 따라서 메모리셀로서 사용되는 N채널 MOS트랜지스터와 다른 N챈널 MOS트랜지스터에 다른 기판바이어스전압을 인가할 수 없게 된다.
일반적으로 메모리셀을 구성하는 N챈널 MOS트랜지스터의 문턱전압(Threshold Voltage)은 양호한 데이터유지특성을 얻기 위해 다른 N챈널 MOS트랜지스터의 문턱 전압보다 높은 것이 바람직하다. 그런데 전술한 것처럼 종래의 Bi-CMOS 반도체장치에서는 어느 N챈널 MOS트랜지스터에도 공통의 기판 바이어즈전압이 인가되므로, 메모리셀을 구성하는 N챈널 MOS트랜지스터의 문턱전압을 다른 N챈널 MOS트랜지스터의 문턱전압보다도 높게 설정할 수 없어서 충분한 데이터유지특성을 얻을 수 없었다.
[발명의 목적]
본 발명은 상기한 종래의 문제점을 해결하기 위해 발명된 것으로, 충분히 양호한 소프트에러 내성(耐性)과 우수한 데이터 유지특성을 갖춘 메모리셀을 실현하기에 적합한 Bi-CMOS 반도체장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명은 제1도전형의 반도체기판과, 이 반도체기판에 형성된 제2도전형의 매립층, 이 매립층상에 형성된 제1도전형의 웰영역(Well 領域), 이 웰영역의 소정의 제1영역에 형성되는 제2도전챈널형, 제1MOS트랜지스터, 상기 매립층과 공동으로 웰영역의 제1영역을 둘러싸도록 형성된 제2도전형의 포위층을 구비하여 구성되어 있다.
[작용]
상기한 구성의 반도체장치에 있어서는, 포위층에 의해 웰영역이 반도체기판으로 부터 전기적으로 분리된다. 이 때문에, 제1MOS트랜지스터를 메모리셀로서 사용한 경우에는 그 메모리셀에서 소프트에러가 발생하는 것을 억제할 수 있게 된다.
더욱이, 고유의 바이어스전압을 웰영역에 인가할 수 있으므로, 제1MOS트랜지스터의 문턱전압을 다른 MOS트랜지스터의 문턱전압과 다른 값으로 용이하게 설정할 수 있게 된다.
(실시예)
이하, 예시도면을 참조해서 본 발명의 각 실시예를 상세히 설명한다.
제1도(A)∼제1도(J)에는 본 발명의 제1실시예에 따른 Bi-CMOS 반도체장치를 얻기 위한 방법을 공정 순으로 나타낸 단면도가 도시되어 있는 바, 이하 이들 도면을 참조하여 제1실시예에 따른 Bi-CMOS 반도체장치의 구조를 그 제조공정에 따라 설명한다.
우선, 제1도(a)에 도시한 것처럼, [100] 결정면을 갖는 P형 실리콘 반도체기판(100)상에 절연막(11)을 퇴적시키고, 사진식각법에 의해 매립콜렉터영역 형성예정위치와 메모리셀을 구성하기 위한 N챈널 MOS트랜지스터 형성예정위치 및 P챈널 MOS트랜지스터 형성예정위치의 절연막(11)을 제거하여 개구부(開口部; 12)를 형성한다.
이어서, 이 개구부(12) 아래의 기판(10) 표면에 Sb(안티몬)의 기 상(氣相) 혹은 고상확산(固相擴散), 또는 As(비소)나 Sb를 이온주입하여 N+형 매립콜렉터층(13)을 형성한다.
다음에는, 제1도(b)에 도시한 것처럼 상기 절연막(11)을 전면적으로 제거한 다음, 웨이퍼의 전표면에 B+(붕소)를 100KeV의 가속전압과 6×1012/cm2의 도우즈량으로 이온주입함으로써, 펀치드루우 방지용의 저농도 매립 P영역(9)을 상기 매립콜렉터층(13)간에 형성하게 된다. 이어서, 제1도(C)에 도시한 것처럼 에피텍셜 성장법을 이용하여 기판(10)상에 불순물로서 P(인)을 1×1016/cm2정도 함유하는 N형 에피택셜층(14)을 형성한다. 이때의 성장온도는 예컨대 1130℃이고, 에피텍셜층(14)의 막두께는 1.2μm이다. 이러한 N형 에피택셜층(14)의 형성시에는, N+매립콜렉터층(13) 및 저농도 매립 P영역(9)의 막두께는 외방확산(外方擴散)에 의해 넓어진다.
다음에는, 제1도(d)에 도시한 것처럼 사진식각법을 이용하여 이온주입용 마스크(도시하지 않았음)을 형성하고, 이 마스크를 이용하여 상기 N형 에피택셜층(14)의 P챈널 MOS트랜지스터 형성예정영역에 P(인)이온을 160KeV의 가속에너지와 5×1012/cm2의 도우즈량으로 이온주입함으로써 N웰영역(16)을 선택적으로 형성한다.
이어서, 다른 이온주입용 마스크(도시하지 않음)를 이용하여 B(보론)이온을 100KeV의 가속에너지와 6×1012/cm2의 도우즈량으로 이온주입함으로써 P웰영역(16)을 선택적으로 형성한다. 또한, 이 공정에서는 처음에 P웰영역(16)을, 다음에 N웰영역(15)을 형성하도록 해도 좋다.
이어서, 제1도(e)에 도시한 것처럼 MOS트랜지스터끼리 및 MOS트랜지스터와 바이폴라 트랜지스터를 분리시키기 위한 피일드산화막(Field 酸化膜; 17)을 선택산화법으로 형성한다. 이 피일드산화막(17)의 막두께는 6000Å정도이다. 한편, 이 피일드산화막(17)의 형성에 앞서서 피일드반전 방지용의 이온주입영역(18)을 자기정합적(自己整合的)으로 형성한다.
더욱이, 상기 N형 에피택셜층(14) 및 메모리셀 형성예정영역(R1)의 P웰영역(16)에 P(인)이온을 320KeV의 가속에너지와 1×1016/cm2의 도우즈량으로 이온주입함으로써, 상기 매립콜렉터층(13)에 접촉되는 깊은 N+이온주입영역(22)을 형성한다.
N형 에피택셜층(14)에 형성된 상기 깊은 N+이온주입영역(22)은 NPN 바이폴라 트랜지스터의 콜렉터취출전극으로서 기능한다. 또한, P웰영역(16)에 형성된 깊은 N+이온주입영역(22)은 메모리셀 형성예정영역(R1)의 P웰영역(16)의 주위를 둘러싸도록 형성되어 있고, 그 깊은 N+이온주입영역(22)은 매립콜렉터층(13)과 협동해서 메모리셀 형성예정영역(R1)의 P웰영역(16)을 외부의 P웰영역과 전기적으로 분리시킨다.
이어서, 전면에 막두께가 150Å정도인 더미게이트산화막(Dummy Gate 酸化膜; 19)을 열산화법에 의해 형성한다. 그후, 상기 더미게이트산화막(19)을 통해서 상기 N웰영역(15)의 표면에 P챈널 MOS트랜지스터의 문턱전압 제어용 및 펀치드루방지용 챈널이온주입영역(20)을 형성한다.
상기한 것과 마찬가지로, P웰영역(16)의 표면에는 N챈널 MOS트랜지스터의문턱 전압제어용 및 펀치드루우 방지용 챈널이온주입영역(21)을 형성한다. 이 경우, 챈널이온 주입영역(20)은 보론이온을 20KeV의 가속 에너지와 3×1012/cm2의 도우즈량으로 이온주입하고, 인이온을 240KeV의 가속에너지와 2×1012/cm2의 도우즈량으로 이온주입하는 2회의 이온주입에 의해 형성하는 것이 바람직하다. 한편, 챈널이온주입영역(21)은 보론이온을 20KeV의 가속에너지와 4×1012/cm2의 도우즈량으로 이온주입함으로써 형성하는 것이 바람직하다.
다음으로, 제1도(f)에 도시한 것처럼 상기 더미게이트산화막(19)을 전면적으로 박리해낸 다음, 열산화법을 이용하여 전면에 150Å정도의 두께의 게이트산화막(23)을 형성한다. 더욱이, 그 위에 CVD법(화학적 기상성장법)을 이용하여 다결정실리콘층(24)을 4000Å 정도의 두께로 퇴적시킨다. 이어서, 인확산에 의해 다결정실리콘층(24)에 불순물을 도입하여 다결정실리콘층(24)을 저저항화(低抵抗化)한다.
다음에는, 제1도(g)에 도시한 것처럼 사진식각법을 이용하여 상기 다결정실리콘층(24) 및 게이트산화막(23)을 패터닝해서 P챈널 및 N챈널 MOS트랜지스터의 게이트전극을 N웰영역(15)상 및 P웰영역(16)상에 각각 형성한다. 이어서, 900℃의 O2분위기중에서 30분간 산화를 실시하여 패터닝된 다결정실리콘층(24; 게이트전극)을 피복하도록 산화막(50)을 형성한다. 계속해서, 사진식각법에 의한 마스크(도시하지 않았음)와 상기 피일드산화막(17) 및 상기 게이트전극(24)을 마스크로 이용하여 BF2 +이온을 50KeV의 가속에너지와 5×1015/cm2의 도우즈량으로 이온주입함으로써, N웰영역(15)의 표면에 P+형의 소오스영역(25) 및 드레인영역(26)을 형성함과 더불어 N형 에피택셜층(14)의 표면에도 바이폴라 트랜지스터용의 P+형 외부베이스영역(27)을 형성한다. 다음에는 사진식각법에 의한 마스크(도시하지 않았음)와 상기 피일드산화막(17) 및 상기 게이트전극(24)을 마스크로 이용하여 P+이온을 60KeV의 가속에너지와 4×1013/cm2의 도우즈량으로 이온주입하여 P웰영역(16)의 표면에 P-형 소스영역(28) 및 드레인영역(29)을 형성한다.
다음에는, 제1도(h)에 도시한 것처럼 전면에 CVD-SiO2막(30)DMF 2000Å의 두께로 퇴적시키고, 이어서 RIE(반응성 이온엣칭법) 등과 같은 이방성 엣칭기술에 의해 상기 CVD-SiO2막(30)을 엣칭해서 CVD-SiO2막(30)을 상기 게이트전극(24)의 측면에만 남긴다. 그리고, 상기 P웰영역(16)만이 노출되도록 하기 위해 도시하지 않은 마스크를 형성한 후, 비소이온을 50KeV의 가속에너지와 5×1015/cm2의 도우즈량으로 이온주입해서 P웰영역(16)의 표면에 N+형의 소오스영역(31) 및 드레인영역(32)을 형성한다. 즉, 이 P웰영역(16)에는 소위 LDD(Lightly Doped Drain) 구조의 N챈널 MOS트랜지스터가 형성되게 된다. 계속해서, 900℃의 O2분위기중에서 30분간 산화를 실시함으로써 산화막(33)을 형성하고, 이어서 포토레지스트(Photo Resist; 도시하지 않았음)로 P웰영역(16) 및 N웰영역(15)의 표면을 덮은 다음, BF2+ 이온을 30KeV의 가속에너지와 5×1013/cm2의 도우즈량으로 이온주입하여 N형 에피택셜층(14)에 P형 내부베이스영역(34)을 형성한다.
다음에는, 제1도(i)에 도시한 것처럼 전면에 층간절연막으로서 기능하는 CVD-SiO2막(35)DMF 2000Å의 두께로 퇴적시키고, 이어서 이 CVD-SiO2막(35)에 대해 상기 내부베이스영역(34)의 표면에 통하는 접속구멍(36) 및 상기 메모리셀 형성예정영역(R1)에서의 N챈널 MOS트랜지스터의 N+형 드레인영역(32)의 표면으로 통하는 접속구멍(37)을 각각 뚫는다. 그후, 다결정실리콘층을 2000Å의 두께로 퇴적시키고 패터닝하여 에미터전극 및 고저항소자(高抵抗素子)로서 각각 기능하는 다결정실리콘층(38,39)을 형성한다. 이때 다결정실리콘층의 퇴적온도는 600℃ 이하로 하면 좋다.
다음에는 상기 다결정실리콘층(39)의 일부분을 포토레지스트 등의 마스크(40)로 덮은 후, 상기 다결정실리콘층(38,39)에 대해 비소이온을 50KeV의 가속에너지와 5×1015/cm2의 도우즈량으로 이온주입하여, 상기 내부베이스영역(34)내에 N형 에미터영역(41)을 형성함과 동시에 다결정실리콘(38)을 저저항화해서 바이폴라 트랜지스터의 에미터전극을 형성한다. 또한, 이와 동시에 다결정실리콘층(39)을 그 일부를 제외하고 저저항화해서 N챈널 MOS트랜지스터의 드레인배선과 고저항소자(42)를 형성한다. 또한, 이 이온주입공정후에 950℃∼1100℃의 온도로 5초∼10분간 열처리를 하는 소위 고속어닐링(rapid anneling)을 실시한다. 그에 따라, 양호한 접속특성을 얻을 수 있게 된다.
이어서, 제1도(j)에 도시한 것처럼 표면의 평탄화를 위해 전면에 CVD-SiO2막과 BPSG막으로 이루어진 적층구조와 층간절연막(43)을 퇴적시킨 후, 이 층간절연막(43)에 대해 상기 에미터전극으로서 기능하는 다결정실리콘층(38)의 표면에 통하는 접속구멍(44) 및 상기 드레인배선으로서 기능하는 다결정실리콘층(39)의 표면에 통하는 접속구멍(45)을 각각 뚫음과 더불어, 층간절연막(43) 및 그 하부의 CVD-SiO2막(35)에 대해 P챈널 MOS트랜지스터의 소오스영역(25)의 표면에 통하는 접속구멍(46)을 뚫는다. 다음에는 전면에 배선용 알루미늄층을 진공증착법 등에 의해 퇴적시키고 이것을 패터닝하여 알루미늄배선(47,48,49)을 형성함으로써, 제1실시예의 Bi-CMOS 반도체장치를 완성한다.
상술한 제1실시예의 구조에 있어서는, 메모리셀로서 사용되는 N챈널 MOS트랜지스터의 P웰영역(16)의 매립N+영역(13)과 깊은 N+영역(22)에 의해 둘러싸여져 있으므로, P웰영역(16)은 기판(10)이나 다른 웰영역과 전기적으로 분리되게 된다. 이 때문에, 메모리셀의 소프트에러 내성이 향상됨과 더불어 다른 N챈널 MOS트랜지스터와는 다른 기판바이어스를 P웰영역(16)에 인가할 수 있게 된다.
제1도(k)는 상술한 제1실시예에 따른 Bi-CMOS 반도체장치의 요부의 평면패턴을 모식적으로 나타낸 도면으로, 이 제1도(k)에 있어서, 영역(R1)에 형성되는 N챈널 MOS트랜지스터의 P웰영역(16)에는 바이어스전압(V2)이 인가되고, 영역(R1) 이외의 N챈널 MOS트랜지스터의 P웰영역(16)에는 바이어스전압(V1)이 인가되고 있다. 상기 바이어스전압(V2)의 값은 바이어스전압(V1)보다 높다. 이 경우, 매모리셀을 구성하기 위한 N채널 MOS트랜지스터의 문턱전압은 다른 N챈널 MOS트랜지스터의 문턱전압보다 높게 설정되어 있으므로, 양호한 메모리셀 데이터 유지특성을 얻을 수 있게 된다.
또한, 이와 같이 해서 제조된 반도체장치에 있어서, 다결정실리콘층(39)의 일부에 의해 구성되어 있는 고저항소자(42)는 SRAM셀의 부하저항으로서 사용할 수가 있다.
한편, 상기한 제1실시예에서는 N챈널 MOS트랜지스터에 LDD구조를 채용했지만, 본 발명은 이러한 LDD구조에 한정되고 않고 트랜지스터의 크기에 따라 최적의 구조를 이용하면 좋다. 또, LDD구조를 형성할 때 사용하는 게이트전극에 측벽으로서는 다결정실리콘을 이용해도 좋다. 또한, P챈널용 P+이온의 주입은 N챈널용 N+이온을 주입한 다음에 실시해도 좋다.
상기 제1실시예에서는 SRAM의 메모리셀을 깊은 N+영역(22)과 매립 N+영역(13)으로 둘러싸는 예를 나타냈지만, 본 발명의 SRAM의 메모리셀에만 한정되지 않고 DRAM, EPROM E2PROM, 마스크 ROM등 그밖의 다른 메모리셀에 적용시켜도 동일한 효과를 거둘 수다 있다.
다음에는 제2도(a)∼제2도(j)를 참조하여 본 발명의 제2실시예에 따른 Bi-CMOS 반도체장치를 그 제조공정에 따라 설명한다.
우선, 제2도(a) 에 도시한 것처렁 [100] 결정면을 갖는 P형 실리콘반도체기판(10)상에 사진식각법을 이용하여 메모리셀 형성예정위치(R1)에 매립N웰을 형성하기 위한 불순물, 예컨대 P(인)을 이온주입하고, 1190℃에서 30시간 확산시켜서 매립 N웰(1)을 형성한다. 그후, 전면에 절연막(11)을 퇴적시키고, 사진식각법에 의해 매립콜렉터영역 형성예정위치 및 P챈널 MOS트랜지스터 형성예정위치만의 절연막(11)을 제거하여 개구부(12)를 형성한다. 이어서, 이 개구부(12)로부터 Sb(안티몬)의 기상 혹은 고상확산, 또는 비소나 안티몬의 이온주입법을 이용하여 N+형 매립콜렉터층(13)을 기판(10)상에 선택적으로 형성한다.
다음에는, 제2도(b)에 도시한 것처럼 상기 절연막(11)을 전면적으로 제거한 후, 웨이퍼상에 선택적으로 B+이온을 100KeV의 가속전압과 6×1012/cm2의 도우즈량으로 이온주입함으로써 펀치드루우방지용인 제1저농도매립 P영역(9)을 형성한다. 그후, 제2(c)도에 도시한 것처럼 에피택셜 성장법을 이용하여 기판(10)상에 불순물로서 P(인)을 1×1016/cm2정도 함유하는 N형 에피택셜층(14)을 형성한다. 이때의 성장온도는 예컨대 1130℃이고, N형 에피택셜층(14)의 두께는 1.2μm이다. 이 N형 에피택셜층(14)의 형성시에는, 저농도매립 P영역(9) 및 N+형 매립콜렉터층(13)의 막두께는 외방확산에 의해 넓어진다.
다음에는, 제2도(d)에 도시한 것처럼 사진식각법을 이용하여 이온주입용 마스크(도시하지 않았음)를 형성하고 이 마스크를 이용하여 상기 N형 에피택셜층(14)의 P채널 MOS트랜지스터 형성예정역역에 인이온을 160KeV의 가속에너지와 5×1012의 도우즈량으로 이온주입함으로서 N웰영역(15)을 선택적으로 형성한다. 이어서, 다른 이온주입용 마스크를 이용하여 보론이온을 100KeV의 가속에너지와 6×1012/cm2의 도우즈량으로 이온주입함으로써 P웰영역(16)을 선택적으로 형성한다.
이때, 메모리셀 형성예정 영역(R1)의 N웰(15)은 N웰(1)과 공동으로 P영역(16)을 둘러싸도록 형성한다. 또한, 이 공정에서는 처음에 P웰영역(16)은 다음에 N웰영역(15)을 형성하도록 해도 좋다.
이어서, 제2도(e)에 도시한 것처럼 MOS트랜지스터끼리 및 MOS트랜지스터와 바이폴라 트랜지스터를 분리시키기 위한 피일드산화막(17)을 선택산화법에 의해 형성한다. 이 피일드산화막(17)의 막두께는 6000Å정도이다. 또한, 이 피일드산화막(17)의 형성에 앞서서 피일드반전방지용 이온주입영역(18)을 자기정합적으로 형성한다.
더욱이, 상기N형 에피택셜층(14)에 인이온을 320KeV의 가속에너지 1×1014/cm2의 도우즈량으로 이온주입함으로써, 상기 매립콜렉터층(13)에 접속된 깊은 N+이 이온주입영역(22)을 형성한다.
이어서, 전면에 막두께가 150Å정도인 더미게이트산화막(19)을 열산화법을 이용하여 형성한 다음, 상기더미게이트산화막(19)을 통해 상기 N웰영역(15)의 표면에 P챈널 mos트랜지스터의 문턱전압 제어용 및 펀치드루우 방지용의 채널이온은 주입영역(20)을 형성한다. 또,P웰영억(16)의 표면에는 N챈널 MOS트랜지스터의 문턱전압 제어용 및 펀치드루우 방지용의 챈널이온주입영역(21)을 형성한다. 상기N웰영역(15)의 챈널이온주입영역(20)은 보론이온을 20KeV의 가속에너지와 3×1012/cm2의 도우즈량으로 이온주입하고, 인이온을 240KeV의 가속에너지와 2×1012/cm2의 도우즈량으로 이온주입하는 2회의 이온주입법에 의해 형성한 다. 또한 P웰영역(16)의 챈널이온주입영역(21)은 보론이온을 20KeV의 가속에너지와 4×1012/cm2의 도우즈량으로 이온주입함으로써 형성한다.
다음에, 제2도(f)에 도시한 것처럼 상기 더미게이트산화막(19)을 전면적으로 박리한후, 열산화법을 이용하여 표면에 150Å정도의 두께의 게이트산화막(230을 형성한다. 더욱이, 그 위에 CVD법(화학적 기상성장법)을 이용하여 다결정실리콘층(24)을 400Å정도의 두게로 퇴적시킨다. 이어서, 인확산에 의해 이 다결정 실리콘층(24)에 불순물을 도입하여 다결정실리콘층(240을 저저항시킨다.
다음에는 제2도(g)에 도시한것처럼 사진식각법을 이용하여 상기 다결정실리콘층(24) 및 게이트산화막(23)을 패터닝하여 P채널 MOS트랜지스터의 게이트전극을 N웰영역(15)상 및 P웰영역(16)사에 각각 형성한다. 이어서 900℃의 O2분위기중에서 30분간 상화를 실시하여 게이트전극을 피복하도록 산화막(50)을 형성한다. 이어서, 사진식각법에 의한 마스크(도시하지 않았음)와 상기 피일드산화막(17) 및 상기 게이트전극을 마스크로 이용하여 BF2 +이온을 50KeV 의 가속에너지와 5×1012/cm2의 도우즈량으로 이온주입함으로써, N웰영역(15)의 표면에 P+형의 소오스영역(25) 및 드레인영역(26)을 형성한다. 이때, 동시에 상기 매립콜렉터층(13)상의 N형 에피택셜층(14)에도 이온을 주입하여 바이폴라 트랜지스터의 외부베이스영역(27)을 형성한다. 그 다음에 사진식각법에 의한 마스크와 상기 피일드산화막(17) 및 상기 게이트전극을 마스크로 이용하여 P+이온을 60KeV의 가속에너지와 4×1013/cm2의 도우즈량으로 이온주입함으로써 P웰영역(16)의 표면에 N-형 소오스영역(28) 및 드레인영역(29)을 형성한다.
다음에는, 제2도(h)에 도시한 것처럼 전면에 CVD-SiO2막(30)을 2000Å의 두께로 퇴적시키고, 계속해서 RIE법 등과 같은 이방성 엣칭기술에 의해 상기 CVD-SiO2막(30)을 상기 게이트전극의 측면에만 남긴다. 그리고, 상기 P웰영역(16)만이 노출되도록 도시하지 않은 마스크를 형성한 다음, 비소이온을 50KeV의 가속에너지와 5×1015/cm2의 도우즈량으로 이온주입하여 P웰영역(16)의 표면에 N+형 소오스영역(31) 및 드레인영역(32)을 형성한다. 즉, 이 P웰영역(16)에는 소위 LDD 구조의 N챈널 MOS트랜지스터가 형성되게 된다. 이어서, 900℃의 O2분위기중에서 30분간 산화를 실시함으로써 산화막(33)을 형성한다. 더욱이, 포토레지스트등을 이용하여 P웰영역(16) 및 N웰영역(15)의 표면을 덮은 후, BF2 +이온을 30KeV의 가속에너지와 5×1013/cm2의 도우즈량으로 이온주입하여 N형 에피택셜층(14)에 P형의 내부베이스영역(34)을 형성한다.
다음에는, 제2도(i)에 도시한 것처럼 전면에 층간절연막으로서 기능하는 CVD-SiO2막(35)을 2000Å의 두께로 퇴적시키고, 계속해서 이 CVD-SiO2막(35)에 대해 상기 내부베이스영역(34)의 표면에 통하는 접속구멍(36) 및 메모리셀 형성예정영역(R1)에서의 N챈널 MOS트랜지스터의 N+형 드레인영역(32)의 표면에 통하는 접속구멍(37)을 각각 뚫는다. 그후, 다결정실리콘층을 2000Å 정도의 두께로 퇴적시키고 패터닝하여 에미터전극 및 고저항소자로 될 위치에만 다결정실리콘층(38,39)을 남긴다. 이때, 다결정실리콘층의 퇴적온도는 600℃ 이하로 하는 것이 좋다. 다음에는 상기 다결정실리콘층(39)의 일부분을 포토레시즈트 등의 마스크(40)로 덮은 후, 상기 다결정실리콘층(38,39)에 대해 비소이온을 50KeV의 가속에너지와 5×1015/cm2의 도우즈량으로 이온주입하여, 상기 내부베이스영역(34)내에 N형 에미터영역(41)을 형성함과 동시에 다결정실리콘층(38)을 저저항화해서 바이폴라 트랜지스터의 에미터 전극을 형성한다. 또, 이와 동시에 다결정실리콘층(39)을 일부 제외하고 저저항화해서 N챈널 MOS트랜지스터의 드레인배선과 고저항소자(42)를 형성한다.
또, 이 이온주입공정후에 950℃∼1100℃의 온도로 5초간∼1분간 열처리를 하는 소위 고속어닐링을 실시한다. 그에 따라, 양호한 접속특성을 얻을 수 있게 된다.
이어서, 제2도(j)에 도시한 것처럼 전면에 CVD-SiO2막과 BPSG막으로 이루어진 층간절연막(43)을 퇴적시켜서 표면을 평탄화한 다음, 이 층간절연막(43)에 대해 상기 에미터전극으로서 기능하는 다결정실리콘층(38)의 표면에 통하는 접속구멍(44) 및 상기 드레인전극으로서 기능하는 다결정실리콘층(39)의 표면에 통하는 접속구멍(45)을 각각 뚫음과 더불어, 층간절연막(43) 및 그 하부의 CVD-SiO2막(35)에 대해 P챈널 MOS트랜지스터의 소오스영역(25)의 표면에 통하는 접속구멍(46)을 뚫는다.
다음에는 전면에 배선용 알루미늄층을 진공증착법 등에 의해 퇴적시키고, 이것을 패터닝해서 알루미늄배선(47,48,49)을 형성함으로써, 본 제2실시예의 Bi-CMOS 반도체장치를 완성한다.
이 제2실시예에 있어서는, 메모리셀 형성예정영역(R1)에서의 매립 P웰영역(9)과 P웰영역(16)은 매립N웰영역(1)과 N웰(15)에 의해 둘러싸여 기판(10)이나 다른 웰영역과 전기적으로 분리되어 있다. 이 때문에, 메모리셀의 소프트에러 내성이 향상됨과 더불어 다른 N챈널 MOS트랜지스터와는 다른 기판바이어스르 상기 영역(R1)의 P웰영역(16)에 인가할 수 있게 된다.
제2도(k)는 제2실시예에 따른 Bi-CMOS 반도체장치의 요부의 평면패턴을 모식적으로 나타낸 도면으로, 이 제2도(k)에 있어서 영역(R1)에 형성되는 N챈널 MOS트랜지스터의 P웰영역(16)에는 바이어스전압(V2)이 인가되고, 영역(R1) 이외의 N챈널 MOS트랜지스터의 P웰영역(16)에는 바이어스전압(V1)이 인가되고 있다. 상기 바이어스전압(V2)의 값은 바이어스전압(V1) 보다 높다. 이 경우, 메모리셀을 구성하기 위한 N챈널 MOS트랜지스터의 문턱전압은 다른 N챈널 MOS트랜지스터의 문턱전압보다도 높게 설정되므로, 양호한 메모리셀의 데이터유지특성을 얻을 수 있게 된다.
다음에는, 제3도(a)∼제3도(j)를 참조하여 본 발명의 제3실시예에 따른 Bi-CMOS 반도체장치를 그 제조공정에 따라 설명한다.
우선, 제3도(a)에 도시한 것처럼 [100]결정면을 갖는 N형 실리콘 반도체기판(10)상에 보론을 NPN 바이폴라 트랜지스터 형성예정위치에 선택적으로 주입하고, 1190℃에서 30시간 확산시켜서 매립 P웰(3)을 형성한다. 그후, 절연막(11)을 퇴적시키고, 사진식각법에 의해 매립콜렉터영역 형성예정위치만의 절연막(11)을 선택적으로 제거하여 개구부(12)를 형성한다. 이어서, 상기 개구부(12)로부터 Sb(안티몬)의 기상 혹은 고상 확산, 또는 비소나 안티몬의 이온주입법을 이용하여 N+형 매립콜렉터층(13)을 형성한다.
다음에는, 제3도(b)에 도시한 것처럼 절연막(11)을 전면적으로 제거한 후, 웨이퍼상에 선택적으로 B+이온을 100KeV의 가속전압과 6×1012/cm2의 도우즈량으로 이온주입함으로써, 저농도매립 P영역(9)을 형성한다. 이 P영역(9)은 도면에 도시한 것처럼 매립콜렉터층(13)을 둘러싸고, 더욱이 P웰영역(3)과 접촉하는 상태로 형성되어 있다.
이어서, 선택적으로 보론을 20KeV의 가속전압과 5×1014/cm2의 도우즈량으로 이온주입하여 PNP트랜지스터용의 P+매립콜렉터영역(4)을 형성한다.
여기에서, 매립 P+영역(4)은 매립P영역(9)과 동일한 농도로 동시에 형성해도 좋다.
그후, 제3도(c)에 도시한 것처럼 에피택셜 성장법을 이용하여 기판(10)상에 불순물로서 인(P) 1×10l6/cm2정도 함유하는 N형 에피택셜층(14)을 형성한다. 이때의 성장온도는 예컨대 1130℃이고, N형 에피택셜층(14)의 두께는 1.2μm이다. 이 N형 에피택셜층(14)의 형성시에, 매립 P영역(9)과 매립콜렉터층(13) 및 매립 P+영역(4)의 막두께는 외방확산(外方擴散)에 의해 넓어진다.
다음에는, 제3도(d)에 도시한 것처럼 사진식각법을 이용하여 이온주입용 마스크(도시하지 않았음)를 형성하고, 이 마스크를 이용하여 상기 N형 에피택셜층(14)의 P챈널 MOS트랜지스터 형성예정영역에 인이온을 160KeV의 가속에너지와 5×1012/cm2의 도우즈량으로 이온주입함으로써, N웰영역(15)을 선택적으로 형성한다. 이어, 다른 이온주입용 마스크를 이용하여 보론이온을 100KeV의 가속에너지와 6×1012/cm2의 도우즈량으로 이온주입함으로써 P웰영역(16)을 선택적으로 형성한다. 또한, 이 공정에서는 처음에 P웰영역(16)을, 다음에 N웰영역(15)을 형성하도록 해도 좋다.
이어서, 제3도(e)에 도시한 것처럼 MOS트랜지스터끼리 및 MOS트랜지스터와 바이폴라 트랜지스터를 분리시키기 위한 피일드산화막(17)을 선택산화법을 이용하여 형성한다. 이 피일드산화막(17)의 막두께는 6000Å정도이다. 한편, 이 피일드산화막(17)의 형성에 앞서서 피일드반전방지용 이온주입영역(18)을 자기정합적으로 형성한다.
더욱이, 상기 N형 에피택셜층(14)에 인이온을 320KeV의 가속에너지와 1×1015/cm2의 도우즈량으로 이온 주입함으로써, 상기 매립콜렉터층(13)에 접속된 깊은 N+이온주입영역(22)을 형성한다.
또한, 동일한 수법으로 PNP 트랜지스터의 콜렉터영역(4)에 접속된 깊이 P+형 이온주입영역(5)을 160KeV의 가속에너지와 1×1015/cm2의 도우즈량으로 이온주입함으로써 형성한다. 더욱이, 고성능의 PNP트랜지스터를 형성하기 위해, 이때 1MeV의 가속에너지와 5×1014/cm2의 도우즈량으로 이온주입함으로써 매립 콜렉터영역(4)의 불순물농도를 높여도 좋다.
이어서, 전면에 막두께가 150Å정도인 더미게이트산화막(19)을 열산화법을 이용하여 형성한 다음, 이 더미게이트산화막(19)을 통해 상기 N웰영역(15)의 표면에 P챈널 MOS트랜지스터의 문턱전압제어용 및 펀치드루우방지용의 챈널이온 주입영역(20)을 형성한다.
또한, 매립P영역(9)상에 형성된 P웰영역(16)의 표면에는 N챈널 MOS트랜지스터의 문턱전압제어용 및 펀치드루우방지용의 챈널이온주입영역(21)을 형성한다.
상기 N웰영역(15)의 챈널이온주입영역(20)은 보론이온을 20KeV의 가속에너지와 3×1012/cm2의 도우즈량으로 이온주입하고, 인이온을 240KeV의 가속에너지와 2×1012/cm2의 도우즈량으로 이온주입하는 2회의 이온주입에 의해 형성한다. 또한, P웰영역(16)의 챈널 이온주입영역(21)은 보론이온을 20KeV의 가속에너지와 4×1012/cm2의 도우즈량으로 이온주입함으로써 형성한다.
다음에는, 제3도(f)에 도시한 것처럼 상기 더미게이트산화막(19)을 전면적으로 박리한 후, 열산화법을 이용하여 전면에 150Å 정도 두께의 게이트산화막(23)을 형성한다. 더욱이, 그 위에 CVD법(화학적 기상성장법)을 이용하여 다결정실리콘층(24)을 4000Å 정도의 두께로 퇴적시킨다. 이어서, 인의 확산에 의해 이 다결정실리콘층(24)에 불순물을 주입하여 다결정실리콘층(24)을 저저항화(低抵抗化)한다.
다음에는, 제3도(g)에 도시한 것처럼 사진식각법에 의해 상기 다결정실리콘층(24) 및 게이트산화막(23)을 패터닝해서 P챈널 MOS트랜지스터 및 P챈널 MOS트랜지스터의 게이트전극을 N웰영역(15)상 및 P웰영역(16)상에 각각 형성한다. 이어서, 900℃의 O2분위기중에서 30분간 산화를 실시하여 게이트산화막을 피복하도록 산화막(50)을 형성한다. 이어서, 사진식각법에 의한 마스크(도시하지 않았음)와 상기 피일드산화막(17) 및 상기 게이트전극을 마스크로 이용하여 BF2 +이온을 50KeV의 가속에너지와 5×1012/cm2의 도우즈량으로 이온주입함으로써 N웰영역(15)의 표면에 P+형의 소오스영역(25) 및 드레인영역(26)을 형성한다. 이때, 동시에 상기 매립콜렉터층(13) 상의 N형 에피택셜층(14)에도 이온을 주입하여 바이폴라 트랜지스터의 외부 베이스영역(27)을 형성한다. 다음에는 사진식각법에 의한 마스크(도시하지 않았음)와 상기 피일드산화막(17) 및 상기 게이트전극을 마스크로 이용하여 P+이온을 60KeV의 가속에너지와 4×1013/cm2의 도우즈량으로 이온주입하여 P웰영역(16)의 표면에 N-형 소오스영역(28) 및 드레인영역(29)을 형성한다.
이 N-형 불순물의 이온주입에 의해 PNP 트랜지스터의 내부베이스영역(6)도 동시에 형성한다. 또, 이 베이스영역(6)은 다른 이온주입에 의해 형성해도 좋다.
다음에는, 제3도(h)에 도시한 것처럼 전면에 CVD-SiO2막(30)을 2000Å의 두께로 퇴적시키고, 계속해서 RIE법 등과 같은 이방성 엣칭기술에 의해 상기 CVD-SiO2막(30)을 엣칭함으로써 CVD-SiO2막(30)을 상기 게이트전극의 측면에만 남긴다. 그리고, 상기 P웰영역(16)만이 노출되도록 도시하지 않은 마스크를 형성한 다음, 비소이온을 50KeV의 가속에너지와 5×1015/cm2의 도우즈량으로 이온주입하여 P웰영역(16)의 표면에 N+형 소오스영역(31) 및 드레인영역(32)을 형성한다. 즉, 이 P웰영역(16)에는 소위 LDD구조의 N챈널 MOS트랜지스터가 형성되게 된다.
상기 N+의 이온주입에 의해 NPN트랜지스터의 외부베이스영역(7)도 동시에 형성한다.
이어서, 900℃의 O2분위기중에서 30분간 산화를 실시함으로써 산화막(33)을 전면에 형성한다. 더욱이, 포토레지스트(도시하지 않았음) 등을 이용하여 P웰영역(16) 및 N웰영역(15)의 표면을 덮은 후, BF2 +이온을 30KeV의 가속에너지와 5×1013/cm2의 도우즈량으로 이온주입함으로써 상기 매립콜렉터층(13)상의 N형 에피택셜층(14)에 P형의 내부베이스영역(34)을 형성한다.
다음에는, 제3도(i)에 도시한 것처럼 전면에 층간절연막으로서 기능하는 CVD-SiO2막(35)을 2000Å의 두께로 퇴적시키고, 계속해서 이 CVD-SiO2막(35)에 대해 상기 NPN트랜지스터의 내부 베이스영역(34)의 표면에 통하는 접속구멍(36) 및 상기 PNP트랜지스터의 N-형 내부베이스영역(6)의 표면에 통하는 접속구멍(37)을 각각 뚫는다. 그후, 다결정실리콘층을 2000Å 정도의 두께로 퇴적시키고 패터닝하여 NPN트랜지스터의 에미터전극과 PNP트랜지스터의 에미터전극으로 될 위치에만 다결정실리콘층(38,8)을 남긴다. 이때, 다결정실리콘의 퇴적온도는 600℃ 이하로 하면 좋다.
다음에는 상기 다결정실리콘층(38)에 대해 비소이온을 50KeV의 가속에너지와 5×1015/cm2의 도우즈량으로 이온주입하여 상기 내부베이스영역(34)내에 N형 에미터영역(41)을 형성한다. 또한, 상기한 바와 마찬가지로 하여 BF2 이온을 5×1015/cm2의 도우즈량으로 PNP트랜지스터의 에미터영역상의 다결정실리콘(8)에 선택적으로 주입함으로써, 상기 내부베이스영역(6)내에 P형 에미터영역(60)을 형성한다.
이 이온주입공정후에 950℃∼1100℃의 온도로 5초간∼1분간 열처리를 하는 소위 고속 어닐링을 실시한다. 그에 따라, 양호한 접속특성을 얻을 수 있다.
이어서, 제3도(J)에 도시한 것처럼 전면에 CVD-SiO2막과 BPSG막으로 이루어진 층간절연막(43)을 퇴적시켜서 표면을 평탄화한 다음, 이 층간절연막(43)에 대한 상기 에미터전극으로서 기능하는 다결정실리콘층(38)의 표면에 통하는 접속구멍(44)을 뚫음과 더불어, 층간절연막(43) 및 그 하부의 CVD-SiO2막(35)에 대해 PNP트랜지스터의 깊은 P+층(5)의 표면에 통하는 접속구멍(45)과 P챈널 MOS트랜지스터의 소오스영역(25)의 표면에 통하는 접속구멍(46)을 뚫는다. 그 다음에는 전면에 배선용 알루미늄층을 진공증착법 등에 의해 퇴적시키고, 이것을 패터닝해서 알루미늄배선(47,48,49)을 형성함으로써, 본 제3실시예의 Bi-CMOS 반도체장치를 완성한다.
이 제3실시예에 있어서, 메모리셀을 구성하기 위한 N채널 MOS트랜지스터가 N형 기판(10)에 형성된 P웰영역(16)내에 형성되어 있으므로, 기판(10)에 인가되는 바이어스전압과 다른 고유의 바이어스전압을 P웰영역 (16)에 인가할 수 있게 된다.
더욱이, NPN트랜지스터의 N웰영역(14)은 P웰영역(3,9.16)에 의해 둘러싸여 N형기판(10)과 전기적으로 분리되어 있다. 이 때문에, NPN트랜지스터의 N웰영역(14)에도 N형 기판(10)과 다른 고유의 바이서스전압을 인가할 수 있게 된다.
제3도(k)는 제3실시예에 따른 Bi-CMOS 반도체장치의 요부의 평면패턴을 모식적으로 나타낸 도면으로, 제3도(k)에 있어서, 영역(R1)에 형성되는 N챈널 MOS트랜지스터의 P웰영역(16)에는 기판(10)에 인가되는 바이어스전압과 다른 고유의 바이어스전압(V2)이 인가되고 있다. 더욱이, NPN트랜지스터의 N웰영역(14)에도 고유의 바이어스전압(V3)이 인가되고 있다.
이와 같이, N형 기판(10)을 이용한 제3실시예의 구조에 있어서, 메모리셀을 구성하는 N챈널 MOS트랜지스터 및 NPN트랜지스터에 각각 고유의 바이어스전압을 인가할 수 있게 된다.
상기 제3실시예에서는 PNP트랜지스터의 에미터전극을 P형 다결정실리콘으로 부터의 분순물확산에 의해 형성했지만, 이와 달리 이온주입에 의해 형성해도 좋다.
한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 있어서는, 메모리셀로서 사용되는 MOS트랜지스터의 웰(Well)이 다른 트랜지스터의 웰이나 기판과 전기적으로 분리되어 있다.
이 때문에, 종래의 Bi-CMOS 혼성메모리 -LSI에서는 소프트에러의 비율이 10000FIT 이상이었던 것에 비해, 본 발명에서는 그 비율을 10FIT 이하로 낮출 수가 있다.
또한, 메모리셀부의 N챈널 MOS트랜지스터와 주변회로부의 N챈널 MOS트랜지스터에서 다른 기판바이어스를 인가할 수 있으므로, 2nsec 만큼 메모리장치의 억세스타임의 고속화를 도모할 수 있게 되는데, 이는 다음의 이유에 따른 것이다.
메모리장치의 동작을 고속화하기 위해서는, 주변회로부에 있어서 ① N챈널 MOS트랜지스터의 문턱전압(Vth)를 낮추는 것, ② N챈널 MOS트랜지스터의 기생캐패시턴스를 낮추는 것 등 2가지의 조건이 필요하다. 한편, 메모리셀부, 특히 SRAM의 메모리셀에 있어서는 전술한 것처럼 데이터를 충분히 유지하기 위해 비교적 높은 문턱전압(Vth)의 N챈널 MOS트랜지스터가 필요하다. 본 발명에 있어서는, 메모리셀로 사용되는 N챈널 MOS트랜지스터에 높은 기판바이어스전압을 인가해서 그 문턱전압을 상승시킴과 더불어, 메모리셀 이외의 N챈널 MOS트랜지스터에는 낮은 기판 바이어스전압을 인가하여 상기 ①, ②의 조건을 만족시킬수 있는 바, 그에 따라 메모리장치의 데이터유지 신뢰성을 손상시키지 않고 메모리장치의 동작을 고속화할 수 있게 된다.

Claims (6)

  1. 제1영역(R1) 및 제2영역을 갖춘 제1도전형의 반도체층(16)과, 상기 제1영역(R1)에 형성된 제2도전형의 제1MOS트랜지스터, 상기 제2영역에 헝성된 제2도전형의 제2MOS트랜지스터 및, 상기 제2영역에 형성된 바이폴라 트랜지스터를 갖춘 반도체장치에 있어서, 상기 제1영역(R1)의 아래에 상기 바이폴라 트랜지스터의 매립콜렉터층과 동시에 형성된 제2도전형의 매립층(13)과, 이 매립층(13)과 더불어 상기 제1영역(R1)을 둘러싸도록 상기 바이폴라 트랜지스터의 콜렉터취출전극과 도시에 형성된 제2도전형의 포위층(22)을 더 갖추고서, 상기 매립층(13) 및 포위층(22)에 의해 상기 제1영역(R1)과 제2영역을 전기적으로 분리시킴으로써, 상기 제1MOS트랜지스터와 상기 제2MOS트랜지스터에 다른 바이어스전압을 인가할 수 있도록 된 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 화합물 상기 반도체장치가 메모리셀 및 주변회로를 갖춘 메모리장치이고, 상기 제1MOS트랜지스터가 메모리셀을 구성하며, 상기 제2MOS트랜지스터가 주변회로를 구성하도록 된 것을 특징으로 하는 반도체장치.
  3. 제1영역(R1) 및 제2영역을 갖춘 제1도전형의 반도체층(16)과, 상기 제1영역(R1)에 형성된 제2도전형의 제1MOS트랜지스터, 상기 제2영역에 형성된 제2도전형의 제2MOS트랜지스터 및, 상기 제2영역에 형성된 제1도전형의 제3MOS트랜지스터를 갖춘 반도체장치에 있어서, 상기 제1영역(R1)의 아래에 형성된 제2도전형의 매립층(1)과, 이 매립층(1)과 더불어 상기 제1영역(R1)을 둘러싸도록 상기 제3MOS트랜지스터의 웰층과 동시에 형성된 제2도전형의 포위층(15)을 더 갖추고서, 상기 매립층(1) 및 포위층(15)에 의해 상기 제1영역(R1)과 제2영역을 전기적으로 분리시킴으로써, 상기 제1MOS트랜지스터와 상기 제2MOS트랜지스터에 다른 바이어스전압을 인가할 수 있도록 된 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 반도체장치가 메모리셀 및 주변회로를 갖춘 메모리장치이고, 상기 제1MOS트랜지스터가 메모리셀을 구성하며, 상기 제2MOS트랜지스터가 주변회로를 구성하도록 된 것을 특징으로 하는 반도체장치.
  5. 제1영역(R1) 및 제2영역을 갖춘 제1도전형의 반도체층(10)과, 상기 제1영역(R1)에 형성된 제1도전형의 MOS트랜지스터 및, 상기 제2영역에 형성된 바이폴라 트랜지스터를 갖춘 반도체장치에 있어서, 상기 제2영역의 아래에 형성된 제2도전형의 매립층(3)과, 이 매립층(3)과 더불어 상기 제2영역을 둘러싸도록 상기 MOS트랜지스터의 웰층과 동시에 형성된 제2도전형의 포위층(9,16)을 더 갖추고서, 상기 매립층(3) 및 포위층(9,16)에 의해 상기 제1영역(R1)과 상기 제1영역을 전기적으로 분리시킴으로써, 상기 반도체층과 상기 바이폴라 트랜지스터에 다른 바이어스전압을 인가할 수 있도록 된 것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서, 상기 반도체장치가 메모리셀 및 주변회로를 갖춘 메모리장치이고, 상기 MOS트랜지스터가 메모리셀을 구성하며, 상기 바이폴라 트랜지스터가 주변회로를 구성하도록 된 것을 특징으로 하는 반도체장치.
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