JPH088268A - バイポーラトランジスタを有する半導体装置およびその製造方法 - Google Patents
バイポーラトランジスタを有する半導体装置およびその製造方法Info
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- JPH088268A JPH088268A JP6138513A JP13851394A JPH088268A JP H088268 A JPH088268 A JP H088268A JP 6138513 A JP6138513 A JP 6138513A JP 13851394 A JP13851394 A JP 13851394A JP H088268 A JPH088268 A JP H088268A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】
【目的】 製造コストを小さく抑え、かつ高速動作が可
能なバイポーラトランジスタを有する半導体装置を提供
する。 【構成】 p型半導体基板1の主表面には、バイポーラ
トランジスタ2と、nMOSトランジスタ3と、pMO
Sトランジスタ4とが形成される。バイポーラトランジ
スタ2は、コレクタ層5bと、ベース層12と、エミッ
タ層13とを備える。ベース層12直下に位置するコレ
クタ層5bに含まれるn型の不純物濃度は5×1018c
m-3以下である。エミッタ層13直下に位置するベース
層12の拡散深さは0.3μm以下である。以上のよう
な構成を有するバイポーラトランジスタを備えた半導体
装置を、小振幅動作を行なう回路内で使用する。
能なバイポーラトランジスタを有する半導体装置を提供
する。 【構成】 p型半導体基板1の主表面には、バイポーラ
トランジスタ2と、nMOSトランジスタ3と、pMO
Sトランジスタ4とが形成される。バイポーラトランジ
スタ2は、コレクタ層5bと、ベース層12と、エミッ
タ層13とを備える。ベース層12直下に位置するコレ
クタ層5bに含まれるn型の不純物濃度は5×1018c
m-3以下である。エミッタ層13直下に位置するベース
層12の拡散深さは0.3μm以下である。以上のよう
な構成を有するバイポーラトランジスタを備えた半導体
装置を、小振幅動作を行なう回路内で使用する。
Description
【0001】
【産業上の利用分野】この発明は、バイポーラトランジ
スタを有する半導体装置およびその製造方法に関し、特
に、小振幅動作を行なう回路内において使用可能なバイ
ポーラトランジスタを有する半導体装置およびその製造
方法に関するものである。
スタを有する半導体装置およびその製造方法に関し、特
に、小振幅動作を行なう回路内において使用可能なバイ
ポーラトランジスタを有する半導体装置およびその製造
方法に関するものである。
【0002】
【従来の技術】従来から、バイポーラトランジスタを有
する半導体装置の一例として、BiCMOS(Bipolar
Complementary Metal Oxide Semiconductor )が知られ
ている。以下、図15〜図24を用いて、従来のBiC
MOSについて説明する。図15は、SYMPOSIUM ON VLS
I TECHNOLOGY DIGEST OF TECHNICAL PAPERS, P.40〜P.
41,1983 に開示された従来のBiCMOSの構造を示す
断面図である。
する半導体装置の一例として、BiCMOS(Bipolar
Complementary Metal Oxide Semiconductor )が知られ
ている。以下、図15〜図24を用いて、従来のBiC
MOSについて説明する。図15は、SYMPOSIUM ON VLS
I TECHNOLOGY DIGEST OF TECHNICAL PAPERS, P.40〜P.
41,1983 に開示された従来のBiCMOSの構造を示す
断面図である。
【0003】図15を参照して、p型半導体基板101
の主表面には、バイポーラトランジスタ102と、nM
OSトランジスタ103と、pMOSトランジスタ10
4とが形成される。これらによって、BiCMOSが構
成される。
の主表面には、バイポーラトランジスタ102と、nM
OSトランジスタ103と、pMOSトランジスタ10
4とが形成される。これらによって、BiCMOSが構
成される。
【0004】p型半導体基板101の主表面には、間隔
をあけてnウェル領域105aと、n型のコレクタ層1
05bとが形成される。nウェル領域105aの表面に
は、上記のpMOSトランジスタ104のソース/ドレ
イン領域となるp+拡散層111が形成される。また、
このp+拡散層111によって挟まれる領域上には、ゲ
ート酸化膜108を介在してゲート電極107aが形成
される。
をあけてnウェル領域105aと、n型のコレクタ層1
05bとが形成される。nウェル領域105aの表面に
は、上記のpMOSトランジスタ104のソース/ドレ
イン領域となるp+拡散層111が形成される。また、
このp+拡散層111によって挟まれる領域上には、ゲ
ート酸化膜108を介在してゲート電極107aが形成
される。
【0005】コレクタ層105bの表面には、バイポー
ラトランジスタ102のベース層112と、外部ベース
層111aと、エミッタ層113と、n+拡散層109
cとが形成される。
ラトランジスタ102のベース層112と、外部ベース
層111aと、エミッタ層113と、n+拡散層109
cとが形成される。
【0006】nウェル領域105aとコレクタ層105
bとによって挟まれるp型半導体基板1の主表面には、
nMOSトランジスタ103のソース/ドレイン領域と
なる一対のn−拡散層109aと一対のn+拡散層10
9bとがチャネル領域110を規定するように形成され
る。チャネル領域110には、所定量のp型の不純物が
導入されることによってチャネルドープが行なわれてい
る。このチャネル領域110上には、ゲート酸化膜10
8を介在してゲート電極107bが形成される。
bとによって挟まれるp型半導体基板1の主表面には、
nMOSトランジスタ103のソース/ドレイン領域と
なる一対のn−拡散層109aと一対のn+拡散層10
9bとがチャネル領域110を規定するように形成され
る。チャネル領域110には、所定量のp型の不純物が
導入されることによってチャネルドープが行なわれてい
る。このチャネル領域110上には、ゲート酸化膜10
8を介在してゲート電極107bが形成される。
【0007】p型半導体基板101の主表面には、選択
的に分離酸化膜106が形成されている。この分離酸化
膜106,バイポーラトランジスタ102,nMOSト
ランジスタ103およびpMOSトランジスタ104を
覆うように、シリコン酸化膜などからなる層間絶縁層1
14が形成される。この層間絶縁層114には、所定位
置にコンタクトホールが形成される。このコンタクトホ
ール内には、Alを含む材質などからなる金属配線11
5a,115b,115c,115d,115e,11
5f,115gがそれぞれ形成される。
的に分離酸化膜106が形成されている。この分離酸化
膜106,バイポーラトランジスタ102,nMOSト
ランジスタ103およびpMOSトランジスタ104を
覆うように、シリコン酸化膜などからなる層間絶縁層1
14が形成される。この層間絶縁層114には、所定位
置にコンタクトホールが形成される。このコンタクトホ
ール内には、Alを含む材質などからなる金属配線11
5a,115b,115c,115d,115e,11
5f,115gがそれぞれ形成される。
【0008】次に、図16〜図21を用いて、図15に
示されるBiCMOSの製造方法について説明する。図
16〜図21は、図15に示される従来のBiCMOS
の製造工程の第1工程〜第6工程を示す断面図である。
示されるBiCMOSの製造方法について説明する。図
16〜図21は、図15に示される従来のBiCMOS
の製造工程の第1工程〜第6工程を示す断面図である。
【0009】図16を参照して、p型半導体基板101
の主表面における素子分離領域に、LOCOS(Local
Oxidation of Silicon)法などを用いて分離酸化膜10
6を形成する。次に、p型半導体基板1の主表面におい
て、pMOSトランジスタ104およびバイポーラトラ
ンジスタ102が形成される領域を露出するようにレジ
ストパターン118を形成する。このレジストパターン
118をマスクとして用いて、リン(P)などのn型不
純物をp型半導体基板1の主表面に注入する。それによ
り、1016〜1018cm-2程度の濃度を有する、nウェ
ル領域105aと、コレクタ層105bとをそれぞれ形
成する。次に、上記のLOCOS法で用いた下敷き酸化
膜108aをウエットエッチングによって除去した後、
熱酸化法などを用いてゲート酸化膜108を形成する。
の主表面における素子分離領域に、LOCOS(Local
Oxidation of Silicon)法などを用いて分離酸化膜10
6を形成する。次に、p型半導体基板1の主表面におい
て、pMOSトランジスタ104およびバイポーラトラ
ンジスタ102が形成される領域を露出するようにレジ
ストパターン118を形成する。このレジストパターン
118をマスクとして用いて、リン(P)などのn型不
純物をp型半導体基板1の主表面に注入する。それによ
り、1016〜1018cm-2程度の濃度を有する、nウェ
ル領域105aと、コレクタ層105bとをそれぞれ形
成する。次に、上記のLOCOS法で用いた下敷き酸化
膜108aをウエットエッチングによって除去した後、
熱酸化法などを用いてゲート酸化膜108を形成する。
【0010】次に、図17を参照して、nウェル領域1
05aとコレクタ電極形成領域とを覆うようにレジスト
パターン118aを形成する。このレジストパターン1
18aをマスクとして用いて、ボロン(B)などのp型
の不純物をp型半導体基板1の主表面に注入する。条件
は、100keV,3.0×1012cm-2である。それ
により、nMOSトランジスタ103のチャネル領域1
10と、バイポーラトランジスタ102のベース層11
2を形成する。
05aとコレクタ電極形成領域とを覆うようにレジスト
パターン118aを形成する。このレジストパターン1
18aをマスクとして用いて、ボロン(B)などのp型
の不純物をp型半導体基板1の主表面に注入する。条件
は、100keV,3.0×1012cm-2である。それ
により、nMOSトランジスタ103のチャネル領域1
10と、バイポーラトランジスタ102のベース層11
2を形成する。
【0011】次に、図18を参照して、写真製版技術お
よびイオン注入技術を用いて、pMOSトランジスタ1
04のチャネル領域を形成した後、CVD法などを用い
て、多結晶シリコン層をp型半導体基板101の主表面
全面上に堆積する。この多結晶シリコン層をパターニン
グすることによって、pMOSトランジスタ104のゲ
ート電極107aと、nMOSトランジスタ103のゲ
ート電極107bとを形成する。
よびイオン注入技術を用いて、pMOSトランジスタ1
04のチャネル領域を形成した後、CVD法などを用い
て、多結晶シリコン層をp型半導体基板101の主表面
全面上に堆積する。この多結晶シリコン層をパターニン
グすることによって、pMOSトランジスタ104のゲ
ート電極107aと、nMOSトランジスタ103のゲ
ート電極107bとを形成する。
【0012】次に、図19を参照して、p型半導体基板
101の主表面におけるnMOSトランジスタ103の
形成領域を露出するレジストパターン118bを形成す
る。このレジストパターン118bをマスクとして用い
て、砒素(As)などのn型不純物を、p型半導体基板
101の主表面に注入する。それにより、n−拡散層1
09aを形成する。
101の主表面におけるnMOSトランジスタ103の
形成領域を露出するレジストパターン118bを形成す
る。このレジストパターン118bをマスクとして用い
て、砒素(As)などのn型不純物を、p型半導体基板
101の主表面に注入する。それにより、n−拡散層1
09aを形成する。
【0013】次に、図20を参照して、ゲート電極10
7a,107bの側壁に、シリコン酸化膜などからなる
サイドウォール絶縁層116を形成する。そして、p型
半導体基板101の主表面上に、nMOSトランジスタ
103の形成領域と、コレクタ電極形成領域と、エミッ
タ層形成領域とを露出するレジストパターン118cを
形成する。このレジストパターン118cをマスクとし
て用いて、砒素(As)などのn型不純物をp型半導体
基板101の主表面に注入する。それにより、n+拡散
層109b,109cと、エミッタ層113とを形成す
る。
7a,107bの側壁に、シリコン酸化膜などからなる
サイドウォール絶縁層116を形成する。そして、p型
半導体基板101の主表面上に、nMOSトランジスタ
103の形成領域と、コレクタ電極形成領域と、エミッ
タ層形成領域とを露出するレジストパターン118cを
形成する。このレジストパターン118cをマスクとし
て用いて、砒素(As)などのn型不純物をp型半導体
基板101の主表面に注入する。それにより、n+拡散
層109b,109cと、エミッタ層113とを形成す
る。
【0014】次に、図21を参照して、p型半導体基板
101の主表面上に、pMOSトランジスタ104の形
成領域と、外部ベース層111aの形成領域とを露出す
るレジストパターン118dを形成する。このレジスト
パターン118dをマスクとして用いて、ボロン(B)
などのp型不純物をp型半導体基板101の主表面に注
入する。それにより、p+拡散層111と、外部ベース
層111aとをそれぞれ形成する。
101の主表面上に、pMOSトランジスタ104の形
成領域と、外部ベース層111aの形成領域とを露出す
るレジストパターン118dを形成する。このレジスト
パターン118dをマスクとして用いて、ボロン(B)
などのp型不純物をp型半導体基板101の主表面に注
入する。それにより、p+拡散層111と、外部ベース
層111aとをそれぞれ形成する。
【0015】その後は、p型半導体基板101の主表面
上全面に、CVD法などを用いて、シリコン酸化膜など
からなる層間絶縁層114を形成する。そして、写真製
版技術およびエッチング技術を用いて、この層間絶縁層
114の所望の領域にコンタクトホールを形成する。そ
して、スパッタリング法などを用いて、このコンタクト
ホール内に金属配線115a〜115gを形成する。以
上の工程を経て図15に示されるBiCMOSが形成さ
れることになる。
上全面に、CVD法などを用いて、シリコン酸化膜など
からなる層間絶縁層114を形成する。そして、写真製
版技術およびエッチング技術を用いて、この層間絶縁層
114の所望の領域にコンタクトホールを形成する。そ
して、スパッタリング法などを用いて、このコンタクト
ホール内に金属配線115a〜115gを形成する。以
上の工程を経て図15に示されるBiCMOSが形成さ
れることになる。
【0016】
【発明が解決しようとする課題】従来のBiCMOS
は、以上のようにして形成されているため、次に説明す
るような問題点があった。この問題点について、図24
を用いて説明する。図24は、図15に示される従来の
BiCMOSのバイポーラトランジスタ部分を拡大した
断面図である。
は、以上のようにして形成されているため、次に説明す
るような問題点があった。この問題点について、図24
を用いて説明する。図24は、図15に示される従来の
BiCMOSのバイポーラトランジスタ部分を拡大した
断面図である。
【0017】図24を参照して、上記の従来のBiCM
OSでは、エミッタ層113直下に位置するベース層1
12の拡散深さDが、0.35μm程度と大きくなって
しまう。これは、主に、ベース層112とnMOSト
ランジスタ103のチャネル領域110とを同時に形成
していること、ベース層112の形成の後に、nMO
Sトランジスタ103,pMOSトランジスタ104お
よびサイドウォール絶縁層116の形成を行なっている
ことに起因する。上記のチャネル領域110とベース層
112とを同時に形成することによって、ベース層11
2の形成条件が制限される。具体的には、ベース層11
2の形成条件が、100keV,3.0×1012cm-2
程度となる。そのため、ベース層112の拡散深さDが
比較的深くなる。それに加えて、ベース層112の形成
の後に、pMOSトランジスタ104,nMOSトラン
ジスタ103およびサイドウォール絶縁層116が形成
される。すなわち、これらの形成のために必要な熱処理
がベース層112に加わることとなる。以上のことよ
り、ベース層112の拡散深さDが、0.35μm程度
と大きくなってしまう。そのため、バイポーラトランジ
スタの高速性が損なわれるといった問題が生じる。
OSでは、エミッタ層113直下に位置するベース層1
12の拡散深さDが、0.35μm程度と大きくなって
しまう。これは、主に、ベース層112とnMOSト
ランジスタ103のチャネル領域110とを同時に形成
していること、ベース層112の形成の後に、nMO
Sトランジスタ103,pMOSトランジスタ104お
よびサイドウォール絶縁層116の形成を行なっている
ことに起因する。上記のチャネル領域110とベース層
112とを同時に形成することによって、ベース層11
2の形成条件が制限される。具体的には、ベース層11
2の形成条件が、100keV,3.0×1012cm-2
程度となる。そのため、ベース層112の拡散深さDが
比較的深くなる。それに加えて、ベース層112の形成
の後に、pMOSトランジスタ104,nMOSトラン
ジスタ103およびサイドウォール絶縁層116が形成
される。すなわち、これらの形成のために必要な熱処理
がベース層112に加わることとなる。以上のことよ
り、ベース層112の拡散深さDが、0.35μm程度
と大きくなってしまう。そのため、バイポーラトランジ
スタの高速性が損なわれるといった問題が生じる。
【0018】バイポーラトランジスタの高速性を確保す
る1手法として、1019cm-3程度以上の高濃度のn+
埋込層をコレクタ層105b内に形成する手法を挙げる
ことができる。このことは、IEDM DIGEST OF TECHNICAL
PAPERS, P.63 〜P.66,1983やIEDM DIGEST OF TECHNICA
L PAPERS, P.423〜P.426, 1985 などに開示されてい
る。
る1手法として、1019cm-3程度以上の高濃度のn+
埋込層をコレクタ層105b内に形成する手法を挙げる
ことができる。このことは、IEDM DIGEST OF TECHNICAL
PAPERS, P.63 〜P.66,1983やIEDM DIGEST OF TECHNICA
L PAPERS, P.423〜P.426, 1985 などに開示されてい
る。
【0019】図22は、上記のn+埋込層122が形成
されたBiCMOSのバイポーラトランジスタ部分を拡
大した部分断面図である。図23は、図22におけるY
−Y線に沿う濃度分布を示す図である。
されたBiCMOSのバイポーラトランジスタ部分を拡
大した部分断面図である。図23は、図22におけるY
−Y線に沿う濃度分布を示す図である。
【0020】図22および図23を参照して、n+埋込
層122を形成することによって、コレクタ層105b
内に不純物濃度の高い領域を形成することが可能とな
る。それにより、コレクタ抵抗を低減することが可能と
なる。その結果、バイポーラトランジスタの動作速度を
高速化することが可能となる。
層122を形成することによって、コレクタ層105b
内に不純物濃度の高い領域を形成することが可能とな
る。それにより、コレクタ抵抗を低減することが可能と
なる。その結果、バイポーラトランジスタの動作速度を
高速化することが可能となる。
【0021】しかし、上記のn+埋込層122を形成す
るには、写真製版工程,イオン注入工程などの種々の工
程が必要となる。特に、写真製版工程が追加されること
によって、製造コストが著しく増大する。そのため、n
+埋込層122を形成することなくバイポーラトランジ
スタを高速化することが望まれる。
るには、写真製版工程,イオン注入工程などの種々の工
程が必要となる。特に、写真製版工程が追加されること
によって、製造コストが著しく増大する。そのため、n
+埋込層122を形成することなくバイポーラトランジ
スタを高速化することが望まれる。
【0022】この発明は上記のような課題を解決するた
めになされたものである。この発明の目的は、製造コス
トを小さく抑え、かつ動作速度が向上したバイポーラト
ランジスタを有する半導体装置およびその製造方法を提
供することにある。
めになされたものである。この発明の目的は、製造コス
トを小さく抑え、かつ動作速度が向上したバイポーラト
ランジスタを有する半導体装置およびその製造方法を提
供することにある。
【0023】
【課題を解決するための手段】この発明に従うバイポー
ラトランジスタは、主表面を有する第1導電型の半導体
基板と、第2導電型のコレクタ層と、第1導電型のベー
ス層と、第2導電型のエミッタ層とを備える。コレクタ
層は、半導体基板の主表面に形成される。ベース層は、
コレクタ層の表面に形成される。エミッタ層は、ベース
層の表面に形成される。そして、ベース層直下に位置す
るコレクタ層に含まれる第2導電型の不純物濃度が5×
1018cm-3以下であり、エミッタ層直下に位置するベ
ース層の拡散深さが0.3μm以下である。
ラトランジスタは、主表面を有する第1導電型の半導体
基板と、第2導電型のコレクタ層と、第1導電型のベー
ス層と、第2導電型のエミッタ層とを備える。コレクタ
層は、半導体基板の主表面に形成される。ベース層は、
コレクタ層の表面に形成される。エミッタ層は、ベース
層の表面に形成される。そして、ベース層直下に位置す
るコレクタ層に含まれる第2導電型の不純物濃度が5×
1018cm-3以下であり、エミッタ層直下に位置するベ
ース層の拡散深さが0.3μm以下である。
【0024】この発明に従うバイポーラトランジスタを
有する半導体装置は、主表面を有する第1導電型の半導
体基板と、第2導電型のコレクタ層と、第1導電型のベ
ース層と、第2導電型のエミッタ層と、MOSトランジ
スタとを備える。コレクタ層は、半導体基板の主表面の
第1の領域に形成される。ベース層は、コレクタ層の表
面に形成される。エミッタ層は、ベース層の表面に形成
される。MOSトランジスタは、半導体基板の主表面の
第2の領域内に形成される。そして、MOSトランジス
タの最小ゲート長は0.8μm以下であり、ベース層直
下に位置するコレクタ層に含まれる第2導電型の不純物
濃度は5×1018cm-3以下である。また、エミッタ層
直下に位置するベース層の拡散深さは0.3μm以下で
ある。
有する半導体装置は、主表面を有する第1導電型の半導
体基板と、第2導電型のコレクタ層と、第1導電型のベ
ース層と、第2導電型のエミッタ層と、MOSトランジ
スタとを備える。コレクタ層は、半導体基板の主表面の
第1の領域に形成される。ベース層は、コレクタ層の表
面に形成される。エミッタ層は、ベース層の表面に形成
される。MOSトランジスタは、半導体基板の主表面の
第2の領域内に形成される。そして、MOSトランジス
タの最小ゲート長は0.8μm以下であり、ベース層直
下に位置するコレクタ層に含まれる第2導電型の不純物
濃度は5×1018cm-3以下である。また、エミッタ層
直下に位置するベース層の拡散深さは0.3μm以下で
ある。
【0025】この発明に従うバイポーラトランジスタを
有する半導体装置の製造方法によれば、まず、第1導電
型の半導体基板の主表面の第1の領域に第2導電型の不
純物を導入することによってコレクタ層を形成する。半
導体基板の主表面の第2の領域上にMOSトランジスタ
のゲート電極を形成する。そして、第2の領域に選択的
に第2導電型の不純物を導入することによって、MOS
トランジスタのソース/ドレイン領域を形成する。ソー
ス/ドレイン領域を形成した後に、コレクタ層表面に第
1導電型の不純物を選択的に導入することによってベー
ス層を形成する。
有する半導体装置の製造方法によれば、まず、第1導電
型の半導体基板の主表面の第1の領域に第2導電型の不
純物を導入することによってコレクタ層を形成する。半
導体基板の主表面の第2の領域上にMOSトランジスタ
のゲート電極を形成する。そして、第2の領域に選択的
に第2導電型の不純物を導入することによって、MOS
トランジスタのソース/ドレイン領域を形成する。ソー
ス/ドレイン領域を形成した後に、コレクタ層表面に第
1導電型の不純物を選択的に導入することによってベー
ス層を形成する。
【0026】
【作用】この発明に従うバイポーラトランジスタでは、
ベース層直下のコレクタ層に含まれる第2導電型の不純
物濃度が5×1018cm-3以下となっている。つまり、
ベース直下に位置するコレクタ層内に高濃度の第2導電
型の埋込層が形成されていないことになる。それによ
り、コレクタ層の抵抗が比較的高くなる。そのため、バ
イポーラトランジスタは飽和しやすくなる。このような
バイポーラトランジスタは、小振幅動作を行なう回路内
で使用することによってメリットが生じる。しかし、従
来例のように、エミッタ層直下のベース層の拡散深さが
0.35μm程度と大きい場合には、バイポーラトラン
ジスタの高速性が著しく損なわれる。そこで、エミッタ
層直下のベース層の拡散深さを0.3μm以下に抑える
ことによってバイポーラトランジスタの高速性を確保す
ることが可能となる。それにより、高濃度の埋込層の形
成を省略することによって製造コストを小さく抑え、か
つ小振幅動作を行なう回路内で使用可能な高速化された
バイポーラトランジスタが得られる。
ベース層直下のコレクタ層に含まれる第2導電型の不純
物濃度が5×1018cm-3以下となっている。つまり、
ベース直下に位置するコレクタ層内に高濃度の第2導電
型の埋込層が形成されていないことになる。それによ
り、コレクタ層の抵抗が比較的高くなる。そのため、バ
イポーラトランジスタは飽和しやすくなる。このような
バイポーラトランジスタは、小振幅動作を行なう回路内
で使用することによってメリットが生じる。しかし、従
来例のように、エミッタ層直下のベース層の拡散深さが
0.35μm程度と大きい場合には、バイポーラトラン
ジスタの高速性が著しく損なわれる。そこで、エミッタ
層直下のベース層の拡散深さを0.3μm以下に抑える
ことによってバイポーラトランジスタの高速性を確保す
ることが可能となる。それにより、高濃度の埋込層の形
成を省略することによって製造コストを小さく抑え、か
つ小振幅動作を行なう回路内で使用可能な高速化された
バイポーラトランジスタが得られる。
【0027】この発明に従うバイポーラトランジスタを
有する半導体装置は、最小ゲート長が0.8μm以下の
MOSトランジスタを有している。MOSトランジスタ
の最小ゲート長が1.0μm以上であれば、従来例に示
されるバイポーラトランジスタを有する半導体装置を小
振幅動作を行なう回路内で使用する価値はある。しか
し、MOSトランジスタの最小ゲート長が0.9μm程
度となると、遅延時間が同程度となるので、従来例に示
されるバイポーラトランジスタを有する半導体装置を小
振幅動作を行なう回路内で使用する価値がなくなる。さ
らに、MOSトランジスタが微細化され、最小ゲート長
が0.8μm以下となった場合には、従来例に示される
バイポーラトランジスタを有する半導体装置を小振幅動
作を行なう回路内で使用すると逆に動作速度を劣化させ
てしまう。それに対し、本発明に従うバイポーラトラン
ジスタを有する半導体装置は、前述のようにバイポーラ
トランジスタの高速性が確保されているので、MOSト
ランジスタの最小ゲート長が0.8μm以下となった場
合においても、小振幅動作を行なう回路内で使用する価
値が生じる。
有する半導体装置は、最小ゲート長が0.8μm以下の
MOSトランジスタを有している。MOSトランジスタ
の最小ゲート長が1.0μm以上であれば、従来例に示
されるバイポーラトランジスタを有する半導体装置を小
振幅動作を行なう回路内で使用する価値はある。しか
し、MOSトランジスタの最小ゲート長が0.9μm程
度となると、遅延時間が同程度となるので、従来例に示
されるバイポーラトランジスタを有する半導体装置を小
振幅動作を行なう回路内で使用する価値がなくなる。さ
らに、MOSトランジスタが微細化され、最小ゲート長
が0.8μm以下となった場合には、従来例に示される
バイポーラトランジスタを有する半導体装置を小振幅動
作を行なう回路内で使用すると逆に動作速度を劣化させ
てしまう。それに対し、本発明に従うバイポーラトラン
ジスタを有する半導体装置は、前述のようにバイポーラ
トランジスタの高速性が確保されているので、MOSト
ランジスタの最小ゲート長が0.8μm以下となった場
合においても、小振幅動作を行なう回路内で使用する価
値が生じる。
【0028】この発明に従うバイポーラトランジスタを
有する半導体装置の製造方法によれば、従来例において
同時に行なっていたMOSトランジスタのチャネル領域
形成のための不純物注入とベース層形成のための不純物
注入とを別工程で行なっている。それにより、MOSト
ランジスタのチャネル領域形成のための条件を考慮する
ことなくベース層形成のための不純物注入を行なえる。
それにより、ベース層形成のための不純物の注入エネル
ギを小さく抑えることが可能となる。その結果、ベース
層の拡散深さを小さく抑えることが可能となる。
有する半導体装置の製造方法によれば、従来例において
同時に行なっていたMOSトランジスタのチャネル領域
形成のための不純物注入とベース層形成のための不純物
注入とを別工程で行なっている。それにより、MOSト
ランジスタのチャネル領域形成のための条件を考慮する
ことなくベース層形成のための不純物注入を行なえる。
それにより、ベース層形成のための不純物の注入エネル
ギを小さく抑えることが可能となる。その結果、ベース
層の拡散深さを小さく抑えることが可能となる。
【0029】また、MOSトランジスタのソース/ドレ
イン領域を形成した後にベース層を形成している。従来
例においては、MOSトランジスタのソース/ドレイン
領域の形成の前にベース層を形成していた。そのため、
これらの形成に必要な熱処理がベース層にも加えられて
いた。そのため、ベース層の拡散深さが深くなってい
た。それに対し、本発明によれば、上述のようにMOS
トランジスタのソース/ドレイン領域の形成の後にベー
ス層を形成しているので、これらの形成に必要な熱処理
がベース層に加わらない。それにより、ベース層の拡散
深さを小さく抑えることが可能となる。以上のことよ
り、動作速度の向上したバイポーラトランジスタを有す
る半導体装置が得られることになる。
イン領域を形成した後にベース層を形成している。従来
例においては、MOSトランジスタのソース/ドレイン
領域の形成の前にベース層を形成していた。そのため、
これらの形成に必要な熱処理がベース層にも加えられて
いた。そのため、ベース層の拡散深さが深くなってい
た。それに対し、本発明によれば、上述のようにMOS
トランジスタのソース/ドレイン領域の形成の後にベー
ス層を形成しているので、これらの形成に必要な熱処理
がベース層に加わらない。それにより、ベース層の拡散
深さを小さく抑えることが可能となる。以上のことよ
り、動作速度の向上したバイポーラトランジスタを有す
る半導体装置が得られることになる。
【0030】
【実施例】以下、図1〜図14を用いて、この発明に従
うバイポーラトランジスタを有する半導体装置について
説明する。なお、以下の説明においては、バイポーラト
ランジスタを有する半導体装置の一例として、BiCM
OSを挙げ、それについて説明をしていくこととする。
うバイポーラトランジスタを有する半導体装置について
説明する。なお、以下の説明においては、バイポーラト
ランジスタを有する半導体装置の一例として、BiCM
OSを挙げ、それについて説明をしていくこととする。
【0031】図1は、この発明に従う一実施例における
BiCMOSを示す断面図である。図1を参照して、本
発明に従うBiCMOSにおいては、エミッタ層13直
下のベース層12の拡散深さが、従来例よりも浅くなっ
ている。また、ベース層12の濃度が従来例におけるベ
ース層112の濃度よりも高くなっている。それ以外の
構造に関しては図15に示される従来のBiCMOSと
同様である。
BiCMOSを示す断面図である。図1を参照して、本
発明に従うBiCMOSにおいては、エミッタ層13直
下のベース層12の拡散深さが、従来例よりも浅くなっ
ている。また、ベース層12の濃度が従来例におけるベ
ース層112の濃度よりも高くなっている。それ以外の
構造に関しては図15に示される従来のBiCMOSと
同様である。
【0032】すなわち、p型半導体基板1の主表面にお
ける素子分離領域には、選択的に分離酸化膜6が形成さ
れる。p型半導体基板1の主表面における素子形成領域
には、バイポーラトランジスタ2と、nMOSトランジ
スタ3と、pMOSトランジスタ4とがそれぞれ形成さ
れる。バイポーラトランジスタ2は、n型のコレクタ層
5bと、p型のベース層12と、n型のエミッタ層13
とを有する。また、ベース電極形成領域には外部ベース
層11aが形成される。また、コレクタ電極形成領域に
は、n+拡散層9cが形成される。
ける素子分離領域には、選択的に分離酸化膜6が形成さ
れる。p型半導体基板1の主表面における素子形成領域
には、バイポーラトランジスタ2と、nMOSトランジ
スタ3と、pMOSトランジスタ4とがそれぞれ形成さ
れる。バイポーラトランジスタ2は、n型のコレクタ層
5bと、p型のベース層12と、n型のエミッタ層13
とを有する。また、ベース電極形成領域には外部ベース
層11aが形成される。また、コレクタ電極形成領域に
は、n+拡散層9cが形成される。
【0033】nMOSトランジスタ3は、n−拡散層9
aと、n+拡散層9bと、ゲート電極7bとを有する。
ゲート電極7bは、nMOSトランジスタ3のチャネル
領域10上にゲート酸化膜8を介在して形成される。
aと、n+拡散層9bと、ゲート電極7bとを有する。
ゲート電極7bは、nMOSトランジスタ3のチャネル
領域10上にゲート酸化膜8を介在して形成される。
【0034】pMOSトランジスタ4は、p+拡散層1
1と、ゲート電極7aとを有する。ゲート電極7aは、
pMOSトランジスタ4のチャネル領域上にゲート酸化
膜8を介在して形成される。上記のゲート電極7a,7
bの側壁には、シリコン酸化膜などからなるサイドウォ
ール絶縁層16が形成される。
1と、ゲート電極7aとを有する。ゲート電極7aは、
pMOSトランジスタ4のチャネル領域上にゲート酸化
膜8を介在して形成される。上記のゲート電極7a,7
bの側壁には、シリコン酸化膜などからなるサイドウォ
ール絶縁層16が形成される。
【0035】上記のバイポーラトランジスタ2,nMO
Sトランジスタ3およびpMOSトランジスタ4を覆う
ように、p型半導体基板1の主表面上に、シリコン酸化
膜などからなる層間絶縁層14が形成される。この層間
絶縁層14には、所定位置にコンタクトホールが形成さ
れ、このコンタクトホール内に金属配線15a,15
b,15c,15d,15e,15f,15gがそれぞ
れ形成される。この金属配線15a〜15gは、好まし
くは、Alを含む材質からなる。
Sトランジスタ3およびpMOSトランジスタ4を覆う
ように、p型半導体基板1の主表面上に、シリコン酸化
膜などからなる層間絶縁層14が形成される。この層間
絶縁層14には、所定位置にコンタクトホールが形成さ
れ、このコンタクトホール内に金属配線15a,15
b,15c,15d,15e,15f,15gがそれぞ
れ形成される。この金属配線15a〜15gは、好まし
くは、Alを含む材質からなる。
【0036】次に、図2を用いて、本実施例におけるB
iCMOSの特徴部分についてより詳しく説明する。図
2は、図1におけるバイポーラトランジスタ部分を拡大
した部分断面図である。
iCMOSの特徴部分についてより詳しく説明する。図
2は、図1におけるバイポーラトランジスタ部分を拡大
した部分断面図である。
【0037】図2を参照して、エミッタ層13直下にお
けるベース層12の拡散深さD1は、従来例におけるベ
ース層112の拡散深さDよりも小さくなっている。よ
り具体的には、この拡散深さD1は、0.3μm以下と
なっている。さらに好ましくは、この拡散深さD1は、
0.25μm〜0.18μm以下である。それにより、
バイポーラトランジスタの動作速度を高速化することが
可能となる。
けるベース層12の拡散深さD1は、従来例におけるベ
ース層112の拡散深さDよりも小さくなっている。よ
り具体的には、この拡散深さD1は、0.3μm以下と
なっている。さらに好ましくは、この拡散深さD1は、
0.25μm〜0.18μm以下である。それにより、
バイポーラトランジスタの動作速度を高速化することが
可能となる。
【0038】図3は、図2におけるIII−III線に
沿う濃度分布を示す図である。図3を参照して、ベース
層12の濃度は、好ましくは、1018cm-3程度であ
り、コレクタ層5bの濃度は、1016〜1017cm-3程
度である。このような濃度分布のコレクタ層5bを有す
るバイポーラトランジスタは、前述のように、コレクタ
抵抗が高くなるので飽和しやすくなる。しかし、従来例
において説明したn+埋込層122を形成していないの
で、製造コストは小さく抑えられる。このようにコレク
タ抵抗の高いバイポーラトランジスタは、小振幅動作を
行なう回路内において使用可能である。より具体的に
は、SRAM(Static Random Access Memory )のセン
スアンプ内における差動回路に、本実施例におけるバイ
ポーラトランジスタを使用可能である。
沿う濃度分布を示す図である。図3を参照して、ベース
層12の濃度は、好ましくは、1018cm-3程度であ
り、コレクタ層5bの濃度は、1016〜1017cm-3程
度である。このような濃度分布のコレクタ層5bを有す
るバイポーラトランジスタは、前述のように、コレクタ
抵抗が高くなるので飽和しやすくなる。しかし、従来例
において説明したn+埋込層122を形成していないの
で、製造コストは小さく抑えられる。このようにコレク
タ抵抗の高いバイポーラトランジスタは、小振幅動作を
行なう回路内において使用可能である。より具体的に
は、SRAM(Static Random Access Memory )のセン
スアンプ内における差動回路に、本実施例におけるバイ
ポーラトランジスタを使用可能である。
【0039】ここで、まず、図12を用いて、差動回路
の構成および動作について説明する。図12は、差動回
路の一例を示す等価回路図である。図12を参照して、
1対のnpnトランジスタQ1,Q2がエミッタを共通
にして接続されている。このエミッタは定電流回路
(0.5mA)21に接続されている。npnバイポー
ラトランジスタQ1,Q2のコレクタは、それぞれ抵抗
R1,R2(R1=R2=600Ω)を介して電源Vc
cに接続されている。npnバイポーラトランジスタQ
1のベースには、入力端子Vin1が接続される。ま
た、npnバイポーラトランジスタQ2のベースには、
入力端子Vin2が接続される。また、npnバイポー
ラトランジスタQ1,Q2のコレクタには、出力端子V
out1,Vout2がそれぞれ接続される。出力端子
Vout1,Vout2は、キャパシタC1,C2(C
1=C2=0.5pF)を介して接地される。
の構成および動作について説明する。図12は、差動回
路の一例を示す等価回路図である。図12を参照して、
1対のnpnトランジスタQ1,Q2がエミッタを共通
にして接続されている。このエミッタは定電流回路
(0.5mA)21に接続されている。npnバイポー
ラトランジスタQ1,Q2のコレクタは、それぞれ抵抗
R1,R2(R1=R2=600Ω)を介して電源Vc
cに接続されている。npnバイポーラトランジスタQ
1のベースには、入力端子Vin1が接続される。ま
た、npnバイポーラトランジスタQ2のベースには、
入力端子Vin2が接続される。また、npnバイポー
ラトランジスタQ1,Q2のコレクタには、出力端子V
out1,Vout2がそれぞれ接続される。出力端子
Vout1,Vout2は、キャパシタC1,C2(C
1=C2=0.5pF)を介して接地される。
【0040】そして、入力端子Vin1に印加される電
圧が入力端子Vin2に印加される電圧よりも高い場合
には、バイポーラトランジスタQ1に電流が流れる。そ
れにより、出力端子Vout1の電位が出力端子Vou
t2の電位よりも低くなる。また、入力端子Vin1に
印加される電圧が入力端子Vin2に印加される電圧よ
り低い場合には、出力端子Vout1の電位が出力端子
Vout2の電位よりも高くなる。
圧が入力端子Vin2に印加される電圧よりも高い場合
には、バイポーラトランジスタQ1に電流が流れる。そ
れにより、出力端子Vout1の電位が出力端子Vou
t2の電位よりも低くなる。また、入力端子Vin1に
印加される電圧が入力端子Vin2に印加される電圧よ
り低い場合には、出力端子Vout1の電位が出力端子
Vout2の電位よりも高くなる。
【0041】次に、図13および図14を用いて、上述
の差動回路の遅延時間τのベース層充電時間τB への依
存性,ベース層充電時間τB のベース層拡散深さD1へ
の依存性について説明する。図13は、ベース層充電時
間τB とベース層拡散深さD1との関係を示す図であ
る。図14は、遅延時間τとベース層充電時間τB との
関係を示す図である。
の差動回路の遅延時間τのベース層充電時間τB への依
存性,ベース層充電時間τB のベース層拡散深さD1へ
の依存性について説明する。図13は、ベース層充電時
間τB とベース層拡散深さD1との関係を示す図であ
る。図14は、遅延時間τとベース層充電時間τB との
関係を示す図である。
【0042】図13を参照して、たとえば従来例のよう
にベース層112の拡散深さD1が0.35μmの場合
には、ベース層充電時間τB は84psとなる。このと
き、遅延時間τは、図14に示されるように、1164
psとかなり大きな値となってしまう。それに対し、ベ
ース層拡散深さD1をたとえば0.3μmと小さくする
ことによって、遅延時間τは、1000psと短縮され
る。
にベース層112の拡散深さD1が0.35μmの場合
には、ベース層充電時間τB は84psとなる。このと
き、遅延時間τは、図14に示されるように、1164
psとかなり大きな値となってしまう。それに対し、ベ
ース層拡散深さD1をたとえば0.3μmと小さくする
ことによって、遅延時間τは、1000psと短縮され
る。
【0043】最小ゲート長が0.8μm以下のMOSト
ランジスタに対し、SRAMのセンスアンプにnpn型
バイポーラトランジスタを用いてメリットを出すには、
図12に示される差動回路の遅延時間τが1000ps
以下であることが好ましい。それは、最小ゲート長0.
8μmのMOSトランジスタを有する256KSRAM
において、差動回路の遅延時間が1000psだからで
ある。これは、上述のように、ベース層拡散深さD1を
0.3μm以下とすることによって実現される。さらに
好ましくは、この遅延時間τは800〜600ps以下
にすることが好ましい。これは、ベース層12の拡散深
さD1を0.25〜0.18μm以下とすることによっ
て実現される。
ランジスタに対し、SRAMのセンスアンプにnpn型
バイポーラトランジスタを用いてメリットを出すには、
図12に示される差動回路の遅延時間τが1000ps
以下であることが好ましい。それは、最小ゲート長0.
8μmのMOSトランジスタを有する256KSRAM
において、差動回路の遅延時間が1000psだからで
ある。これは、上述のように、ベース層拡散深さD1を
0.3μm以下とすることによって実現される。さらに
好ましくは、この遅延時間τは800〜600ps以下
にすることが好ましい。これは、ベース層12の拡散深
さD1を0.25〜0.18μm以下とすることによっ
て実現される。
【0044】次に、図4〜図9を用いて、本実施例にお
けるBiCMOSの製造方法について説明する。図4〜
図9は、本実施例におけるBiCMOSの製造工程の第
1工程〜第6工程を示す断面図である。
けるBiCMOSの製造方法について説明する。図4〜
図9は、本実施例におけるBiCMOSの製造工程の第
1工程〜第6工程を示す断面図である。
【0045】まず図4を参照して、従来例と同様の方法
で、p型半導体基板1の主表面に、nウェル領域5a,
n型のコレクタ層5b,分離酸化膜6およびゲート酸化
膜8を形成する。このとき、プロセス簡略化のため、n
ウェル領域5aとコレクタ層5bとを同時に形成する。
nウェル領域5aには、pMOSトランジスタが後の工
程で形成される。そのため、その濃度をあまり高くする
ことはできない。それは、pMOSトランジスタのソー
ス/ドレイン領域となるp+拡散層(濃度は5×1019
〜5×1020cm-3)が形成しにくくなるからである。
したがって、このnウェル領域5aとコレクタ層5bと
の濃度は、5×1018cm-3以下でなければならない。
好ましくは、これらの領域に含まれるn型の不純物濃度
は、10 18cm-3以下である。それにより、p+拡散層
の濃度がnウェル領域5aの濃度の10倍以上となるの
で、p+拡散層の濃度がnウェル領域5aの影響を受け
ない。
で、p型半導体基板1の主表面に、nウェル領域5a,
n型のコレクタ層5b,分離酸化膜6およびゲート酸化
膜8を形成する。このとき、プロセス簡略化のため、n
ウェル領域5aとコレクタ層5bとを同時に形成する。
nウェル領域5aには、pMOSトランジスタが後の工
程で形成される。そのため、その濃度をあまり高くする
ことはできない。それは、pMOSトランジスタのソー
ス/ドレイン領域となるp+拡散層(濃度は5×1019
〜5×1020cm-3)が形成しにくくなるからである。
したがって、このnウェル領域5aとコレクタ層5bと
の濃度は、5×1018cm-3以下でなければならない。
好ましくは、これらの領域に含まれるn型の不純物濃度
は、10 18cm-3以下である。それにより、p+拡散層
の濃度がnウェル領域5aの濃度の10倍以上となるの
で、p+拡散層の濃度がnウェル領域5aの影響を受け
ない。
【0046】次に、図5を参照して、nMOSトランジ
スタ形成領域を露出させるレジストパターン18をp型
半導体基板1の主表面上に形成する。このレジストパタ
ーン18をマスクとして用いて、ボロン(B)などのp
型不純物を、p型半導体基板1の主表面に注入する。注
入条件は、50keV,6×1012cm-2程度である。
それにより、1016cm-3程度の濃度で拡散深さD2の
チャネル領域10が形成される。
スタ形成領域を露出させるレジストパターン18をp型
半導体基板1の主表面上に形成する。このレジストパタ
ーン18をマスクとして用いて、ボロン(B)などのp
型不純物を、p型半導体基板1の主表面に注入する。注
入条件は、50keV,6×1012cm-2程度である。
それにより、1016cm-3程度の濃度で拡散深さD2の
チャネル領域10が形成される。
【0047】次に、図6を参照して、上記のレジストパ
ターン18を除去した後、CVD法などを用いて、p型
半導体基板1の主表面上全面に多結晶シリコン層を形成
する。この多結晶シリコン層をパターニングすることに
よって、ゲート電極7a,7bを形成する。このとき、
ゲート電極7a,7bのゲート長Lは、0.8μm以下
であることが好ましい。
ターン18を除去した後、CVD法などを用いて、p型
半導体基板1の主表面上全面に多結晶シリコン層を形成
する。この多結晶シリコン層をパターニングすることに
よって、ゲート電極7a,7bを形成する。このとき、
ゲート電極7a,7bのゲート長Lは、0.8μm以下
であることが好ましい。
【0048】次に、図7を参照して、従来例と同様の方
法で、n−拡散層9aを形成した後、ゲート電極7a,
7bの側壁に、シリコン酸化膜などからなるサイドウォ
ール絶縁層16を形成する。次に、nMOSトランジス
タ形成領域,コレクタ電極形成領域およびエミッタ層形
成領域を露出するようにレジストパターン18aを形成
する。そして、このレジストパターン18aをマスクと
して用いて、砒素(As)などのn型不純物をp型半導
体基板1の主表面に注入する。注入条件は、20ke
V,1015〜1016cm-2程度である。それにより、n
MOSトランジスタのソース/ドレイン領域となるn+
拡散層9bと、コレクタ電極形成領域におけるn+拡散
層9cと、エミッタ層13とが同時に形成される。な
お、これらの領域の濃度は、好ましくは、1019cm-3
程度以上である。
法で、n−拡散層9aを形成した後、ゲート電極7a,
7bの側壁に、シリコン酸化膜などからなるサイドウォ
ール絶縁層16を形成する。次に、nMOSトランジス
タ形成領域,コレクタ電極形成領域およびエミッタ層形
成領域を露出するようにレジストパターン18aを形成
する。そして、このレジストパターン18aをマスクと
して用いて、砒素(As)などのn型不純物をp型半導
体基板1の主表面に注入する。注入条件は、20ke
V,1015〜1016cm-2程度である。それにより、n
MOSトランジスタのソース/ドレイン領域となるn+
拡散層9bと、コレクタ電極形成領域におけるn+拡散
層9cと、エミッタ層13とが同時に形成される。な
お、これらの領域の濃度は、好ましくは、1019cm-3
程度以上である。
【0049】次に、図8を参照して、pMOSトランジ
スタ形成領域と、コレクタ層5bの一部表面とを露出さ
せるように、レジストパターン18bを形成する。この
レジストパターン18bをマスクとして用いて、ボロン
(B)などのp型不純物を、p型半導体基板1の主表面
に注入する。それにより、pMOSトランジスタのソー
ス/ドレイン領域となるp+拡散層11と、ベース電極
が形成される領域に外部ベース層11aとが同時に形成
される。
スタ形成領域と、コレクタ層5bの一部表面とを露出さ
せるように、レジストパターン18bを形成する。この
レジストパターン18bをマスクとして用いて、ボロン
(B)などのp型不純物を、p型半導体基板1の主表面
に注入する。それにより、pMOSトランジスタのソー
ス/ドレイン領域となるp+拡散層11と、ベース電極
が形成される領域に外部ベース層11aとが同時に形成
される。
【0050】次に、図9を参照して、p型半導体基板1
の主表面全面に、ボロン(B),BF2 などのp型の不
純物を注入する。注入条件は、15keV,2×1014
cm -2程度である。それにより、1018cm-3程度の濃
度のベース層12を形成する。このとき、nMOSトラ
ンジスタのソース/ドレイン領域となるn+拡散層9b
内にも、ベース層12形成のための上記のp型の不純物
が導入される。しかし、n+拡散層9bの濃度は、ベー
ス層12の濃度10倍程度以上はあるので、nMOSト
ランジスタの性能上問題はない。また、このベース層1
2の形成工程が、従来例に比べて1工程増えるが、ベー
ス層12の形成のためのp型の不純物は、レジストパタ
ーンなどのマスクを形成することなく半導体基板1の主
表面全面に導入されるので、製造コストもあまり増大し
ない。
の主表面全面に、ボロン(B),BF2 などのp型の不
純物を注入する。注入条件は、15keV,2×1014
cm -2程度である。それにより、1018cm-3程度の濃
度のベース層12を形成する。このとき、nMOSトラ
ンジスタのソース/ドレイン領域となるn+拡散層9b
内にも、ベース層12形成のための上記のp型の不純物
が導入される。しかし、n+拡散層9bの濃度は、ベー
ス層12の濃度10倍程度以上はあるので、nMOSト
ランジスタの性能上問題はない。また、このベース層1
2の形成工程が、従来例に比べて1工程増えるが、ベー
ス層12の形成のためのp型の不純物は、レジストパタ
ーンなどのマスクを形成することなく半導体基板1の主
表面全面に導入されるので、製造コストもあまり増大し
ない。
【0051】上述のように、ベース層12の形成に際し
て、p型の不純物の注入エネルギを従来例に比べて小さ
く設定できるので、ベース層12の拡散深さを小さく抑
えることが可能となる。また、ゲート電極7a,7bの
形成や、サイドウォール絶縁層16の形成あるいはn+
拡散層9bなどの形成の後にベース層12が形成される
ので、それらの形成に必要な熱処理が、ベース層12に
加わらない。それにより、ベース層12の拡散深さを小
さく抑えることが可能となる。
て、p型の不純物の注入エネルギを従来例に比べて小さ
く設定できるので、ベース層12の拡散深さを小さく抑
えることが可能となる。また、ゲート電極7a,7bの
形成や、サイドウォール絶縁層16の形成あるいはn+
拡散層9bなどの形成の後にベース層12が形成される
ので、それらの形成に必要な熱処理が、ベース層12に
加わらない。それにより、ベース層12の拡散深さを小
さく抑えることが可能となる。
【0052】具体的には、上述の条件でベース層12を
形成し、その後、850℃20分の熱処理が加わった場
合、ベース層12の拡散深さD1は0.15μmとな
る。この場合には、図13および図14に示されるよう
に、遅延時間τは550psとなる。すなわち、従来よ
りも極めて高速のデバイスが得られることとなる。
形成し、その後、850℃20分の熱処理が加わった場
合、ベース層12の拡散深さD1は0.15μmとな
る。この場合には、図13および図14に示されるよう
に、遅延時間τは550psとなる。すなわち、従来よ
りも極めて高速のデバイスが得られることとなる。
【0053】さらに、ベース層12の形成を、他の工程
と兼ねることなく独立して行なっているので、MOSト
ランジスタの微細化に対応してバイポーラトランジスタ
の微細化(ベース層12の拡散深さD1の縮小)をも行
なうことが可能となる。
と兼ねることなく独立して行なっているので、MOSト
ランジスタの微細化に対応してバイポーラトランジスタ
の微細化(ベース層12の拡散深さD1の縮小)をも行
なうことが可能となる。
【0054】以上のようにしてベース層12を形成した
後は、従来例と同様の方法で、層間絶縁層14および金
属配線15a〜15gを形成する。以上の工程を経て図
1に示されるBiCMOSが形成される。
後は、従来例と同様の方法で、層間絶縁層14および金
属配線15a〜15gを形成する。以上の工程を経て図
1に示されるBiCMOSが形成される。
【0055】次に、図10および図11を用いて、バイ
ポーラトランジスタの構造の変形例について説明する。
図10は、バイポーラトランジスタの第1の変形例を示
す断面図である。図11は、バイポーラトランジスタの
第2の変形例を示す断面図である。
ポーラトランジスタの構造の変形例について説明する。
図10は、バイポーラトランジスタの第1の変形例を示
す断面図である。図11は、バイポーラトランジスタの
第2の変形例を示す断面図である。
【0056】上述の実施例においては、エミッタ電極1
5gは金属のみによって構成されていた。しかし、図1
0に示されるように、エミッタ電極20を多結晶シリコ
ンあるいはWSi/多結晶シリコンの2層構造によって
構成してもよい。この場合には、SRAMのメモリセル
内の配線層と同時に形成することによって製造工程は増
加しない。また、この場合には、層間絶縁層14にエミ
ッタ電極20形成のためのコンタクトホール19を形成
した後に、ベース層12の表面に砒素(As)などのn
型の不純物を注入することによってエミッタ層13を形
成してもよい。また、多結晶シリコン層20の形成の際
に、この多結晶シリコン層20にn型の不純物を予め導
入し、この不純物をp型半導体基板1の主表面に拡散さ
せることによってエミッタ層13を形成してもよい。
5gは金属のみによって構成されていた。しかし、図1
0に示されるように、エミッタ電極20を多結晶シリコ
ンあるいはWSi/多結晶シリコンの2層構造によって
構成してもよい。この場合には、SRAMのメモリセル
内の配線層と同時に形成することによって製造工程は増
加しない。また、この場合には、層間絶縁層14にエミ
ッタ電極20形成のためのコンタクトホール19を形成
した後に、ベース層12の表面に砒素(As)などのn
型の不純物を注入することによってエミッタ層13を形
成してもよい。また、多結晶シリコン層20の形成の際
に、この多結晶シリコン層20にn型の不純物を予め導
入し、この不純物をp型半導体基板1の主表面に拡散さ
せることによってエミッタ層13を形成してもよい。
【0057】次に、図11を参照して、層間絶縁層14
を形成した後に、真正ベース層12aを形成することも
可能である。これは、エミッタ電極となる多結晶シリコ
ン層20を形成するに際して、層間絶縁層14にコンタ
クトホール19を形成した後、このコンタクトホール1
9を通してp型半導体基板1の主表面にp型の不純物を
注入することによって形成される。それにより、真正ベ
ース層12aには、層間絶縁層14の形成に必要な熱処
理が加わらないことになる。それにより、上述の実施例
の場合よりもさらにベース層12aの拡散深さを小さく
抑えることが可能となる。なお、このとき、この真正ベ
ース層12aの周囲のベース層12は、真正ベース層1
2aと外部ベース層11aとを接続するリンクベース層
として機能する。
を形成した後に、真正ベース層12aを形成することも
可能である。これは、エミッタ電極となる多結晶シリコ
ン層20を形成するに際して、層間絶縁層14にコンタ
クトホール19を形成した後、このコンタクトホール1
9を通してp型半導体基板1の主表面にp型の不純物を
注入することによって形成される。それにより、真正ベ
ース層12aには、層間絶縁層14の形成に必要な熱処
理が加わらないことになる。それにより、上述の実施例
の場合よりもさらにベース層12aの拡散深さを小さく
抑えることが可能となる。なお、このとき、この真正ベ
ース層12aの周囲のベース層12は、真正ベース層1
2aと外部ベース層11aとを接続するリンクベース層
として機能する。
【0058】なお、nウェル領域5aおよびコレクタ層
5bの形成は、リン(P)の熱拡散によって行なっても
よい。また、nウェル領域5aおよびコレクタ層5b
は、高エネルギ注入を用いたレトログレードウェル構造
を有するものであってもよい。さらに、nMOSトラン
ジスタ形成領域にpウェル領域を形成してもよい。この
とき、このpウェル領域はボロン(B)の熱拡散によっ
て形成されたウェルでもよく、高エネルギ注入などを用
いたレトログレードウェルであってもよい。
5bの形成は、リン(P)の熱拡散によって行なっても
よい。また、nウェル領域5aおよびコレクタ層5b
は、高エネルギ注入を用いたレトログレードウェル構造
を有するものであってもよい。さらに、nMOSトラン
ジスタ形成領域にpウェル領域を形成してもよい。この
とき、このpウェル領域はボロン(B)の熱拡散によっ
て形成されたウェルでもよく、高エネルギ注入などを用
いたレトログレードウェルであってもよい。
【0059】また、上述の実施例においては、ゲート電
極7a,7bは多結晶シリコン層の単層によって構成さ
れているが、WSi/多結晶シリコンのような2層構造
を有するものであってもよい。さらに、ゲート酸化膜8
は、nMOSトランジスタのチャネル領域形成前に形成
されているが、チャネル領域形成後に形成してもよい。
それにより、レジストなどによるゲート酸化膜8の汚染
を防止することが可能となる。さらに、nMOSトラン
ジスタは、シングルドレイン構造を有するものであって
もよい。
極7a,7bは多結晶シリコン層の単層によって構成さ
れているが、WSi/多結晶シリコンのような2層構造
を有するものであってもよい。さらに、ゲート酸化膜8
は、nMOSトランジスタのチャネル領域形成前に形成
されているが、チャネル領域形成後に形成してもよい。
それにより、レジストなどによるゲート酸化膜8の汚染
を防止することが可能となる。さらに、nMOSトラン
ジスタは、シングルドレイン構造を有するものであって
もよい。
【0060】さらに、pMOSトランジスタは、LDD
構造を有するものであってもよい。この場合には、p−
拡散層の形成とベース層12の形成とを兼ねることが可
能となる。それにより、上述の実施例のようなボロン
(B)の全面注入の必要がなくなる。それにより、nM
OSトランジスタのソース/ドレイン領域に、ベース層
12形成のためのp型の不純物(ボロン)が注入されな
くなる。さらに、本発明に従うバイポーラトランジスタ
を有する半導体装置は、高抵抗負荷型メモリセルやTF
T負荷型メモリセルなどを有するSRAMにも適用可能
である。さらに、金属配線15a〜15gは2層以上の
配線層構造を有するものであってもよい。
構造を有するものであってもよい。この場合には、p−
拡散層の形成とベース層12の形成とを兼ねることが可
能となる。それにより、上述の実施例のようなボロン
(B)の全面注入の必要がなくなる。それにより、nM
OSトランジスタのソース/ドレイン領域に、ベース層
12形成のためのp型の不純物(ボロン)が注入されな
くなる。さらに、本発明に従うバイポーラトランジスタ
を有する半導体装置は、高抵抗負荷型メモリセルやTF
T負荷型メモリセルなどを有するSRAMにも適用可能
である。さらに、金属配線15a〜15gは2層以上の
配線層構造を有するものであってもよい。
【0061】
【発明の効果】以上説明したように、この発明に従うバ
イポーラトランジスタを有する半導体装置によれば、コ
レクタ濃度が5×1018cm-3以下と低くても、ベース
層の拡散深さを0.3μm以下と小さく抑えることによ
って、小振幅動作を行なう回路内で使用可能な充分高速
なバイポーラトランジスタを有する半導体装置が得られ
る。
イポーラトランジスタを有する半導体装置によれば、コ
レクタ濃度が5×1018cm-3以下と低くても、ベース
層の拡散深さを0.3μm以下と小さく抑えることによ
って、小振幅動作を行なう回路内で使用可能な充分高速
なバイポーラトランジスタを有する半導体装置が得られ
る。
【0062】この発明に従うバイポーラトランジスタを
有する半導体装置の製造方法によれば、MOSトランジ
スタの形成の後にベース層を形成することが可能とな
る。それにより、ベース層には、MOSトランジスタの
形成に必要な熱処理が加わらなくなる。それにより、ベ
ース層の拡散深さを小さく抑えることが可能となる。ま
た、従来例とは違って、MOSトランジスタのチャネル
領域の形成と、ベース層の形成とを別々の工程で行なっ
ている。それにより、ベース層形成のための不純物の注
入エネルギを小さく抑えることが可能となる。以上のこ
とより、ベース層の拡散深さが小さく抑えられたバイポ
ーラトランジスタを有する半導体装置が得られる。すな
わち、高速化されたバイポーラトランジスタを有する半
導体装置が得られることになる。
有する半導体装置の製造方法によれば、MOSトランジ
スタの形成の後にベース層を形成することが可能とな
る。それにより、ベース層には、MOSトランジスタの
形成に必要な熱処理が加わらなくなる。それにより、ベ
ース層の拡散深さを小さく抑えることが可能となる。ま
た、従来例とは違って、MOSトランジスタのチャネル
領域の形成と、ベース層の形成とを別々の工程で行なっ
ている。それにより、ベース層形成のための不純物の注
入エネルギを小さく抑えることが可能となる。以上のこ
とより、ベース層の拡散深さが小さく抑えられたバイポ
ーラトランジスタを有する半導体装置が得られる。すな
わち、高速化されたバイポーラトランジスタを有する半
導体装置が得られることになる。
【図1】 この発明に従う一実施例におけるBiCMO
Sを示す断面図である。
Sを示す断面図である。
【図2】 図1におけるバイポーラトランジスタの部分
拡大断面図である。
拡大断面図である。
【図3】 図2におけるIII−III線に沿う濃度分
布図である。
布図である。
【図4】 図1に示されるBiCMOSの製造工程の第
1工程を示す断面図である。
1工程を示す断面図である。
【図5】 図1に示されるBiCMOSの製造工程の第
2工程を示す断面図である。
2工程を示す断面図である。
【図6】 図1に示されるBiCMOSの製造工程の第
3工程を示す断面図である。
3工程を示す断面図である。
【図7】 図1に示されるBiCMOSの製造工程の第
4工程を示す断面図である。
4工程を示す断面図である。
【図8】 図1に示されるBiCMOSの製造工程の第
5工程を示す断面図である。
5工程を示す断面図である。
【図9】 図1に示されるBiCMOSの製造工程の第
6工程を示す断面図である。
6工程を示す断面図である。
【図10】 バイポーラトランジスタの構造の第1の変
形例を示す断面図である。
形例を示す断面図である。
【図11】 バイポーラトランジスタの構造の第2の変
形例を示す断面図である。
形例を示す断面図である。
【図12】 差動回路の一例を示す等価回路図である。
【図13】 ベース層充電時間τB とベース層拡散深さ
D1との関係を示す図である。
D1との関係を示す図である。
【図14】 遅延時間τとベース層充電時間τB との関
係を示す図である。
係を示す図である。
【図15】 従来のBiCMOSを示す断面図である。
【図16】 図15に示されるBiCMOSの製造工程
の第1工程を示す断面図である。
の第1工程を示す断面図である。
【図17】 図15に示されるBiCMOSの製造工程
の第2工程を示す断面図である。
の第2工程を示す断面図である。
【図18】 図15に示されるBiCMOSの製造工程
の第3工程を示す断面図である。
の第3工程を示す断面図である。
【図19】 図15に示されるBiCMOSの製造工程
の第4工程を示す断面図である。
の第4工程を示す断面図である。
【図20】 図15に示されるBiCMOSの製造工程
の第5工程を示す断面図である。
の第5工程を示す断面図である。
【図21】 図15に示されるBiCMOSの製造工程
の第6工程を示す断面図である。
の第6工程を示す断面図である。
【図22】 図15に示されるBiCMOSにおけるバ
イポーラトランジスタに、n+埋込層が形成された状態
を示す部分断面図である。
イポーラトランジスタに、n+埋込層が形成された状態
を示す部分断面図である。
【図23】 図22におけるY−Y線に沿う濃度分布図
である。
である。
【図24】 図15におけるバイポーラトランジスタの
部分拡大断面図である。
部分拡大断面図である。
1,101 p型半導体基板、2,102 バイポーラ
トランジスタ、3,103 nMOSトランジスタ、
4,104 pMOSトランジスタ、5a,105a
nウェル領域、5b,105b コレクタ層、6,10
6 分離酸化膜、7a,7b,107a,107b ゲ
ート電極、8,108 ゲート酸化膜、9a,109a
n−拡散層、9b,9c,109b,109c n+
拡散層、10,110 チャネル領域、11,111
p+拡散層、11a,111a 外部ベース層、12,
112 ベース層、13,113 エミッタ層。
トランジスタ、3,103 nMOSトランジスタ、
4,104 pMOSトランジスタ、5a,105a
nウェル領域、5b,105b コレクタ層、6,10
6 分離酸化膜、7a,7b,107a,107b ゲ
ート電極、8,108 ゲート酸化膜、9a,109a
n−拡散層、9b,9c,109b,109c n+
拡散層、10,110 チャネル領域、11,111
p+拡散層、11a,111a 外部ベース層、12,
112 ベース層、13,113 エミッタ層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/06
Claims (5)
- 【請求項1】 主表面を有する第1導電型の半導体基板
と、 前記半導体基板の主表面に形成された第2導電型のコレ
クタ層と、 前記コレクタ層の表面に形成された第1導電型のベース
層と、 前記ベース層の表面に形成された第2導電型のエミッタ
層と、 を備え、 前記ベース層直下に位置する前記コレクタ層に含まれる
第2導電型の不純物の濃度が5×1018cm-3以下であ
り、前記エミッタ層直下に位置する前記ベース層の拡散
深さが0.3μm以下である、バイポーラトランジス
タ。 - 【請求項2】 前記バイポーラトランジスタは、センス
アンプ内に形成される、請求項1に記載のバイポーラト
ランジスタ。 - 【請求項3】 主表面を有する第1導電型の半導体基板
と、 前記半導体基板の主表面の第1の領域に形成された第2
導電型のコレクタ層と、 前記コレクタ層の表面に形成された第1導電型のベース
層と、 前記ベース層の表面に形成された第2導電型のエミッタ
層と、 前記半導体基板の主表面の第2の領域内に形成されたM
OSトランジスタと、 を備え、 前記MOSトランジスタの最小ゲート長は0.8μm以
下であり、前記ベース層直下に位置する前記コレクタ層
に含まれる第2導電型の不純物の濃度は5×1018cm
-3以下であり、前記エミッタ層直下に位置する前記ベー
ス層の拡散深さは0.3μm以下である、バイポーラト
ランジスタを有する半導体装置。 - 【請求項4】 第1導電型の半導体基板の主表面の第1
の領域に第2導電型の不純物を導入することによってコ
レクタ層を形成する工程と、 前記半導体基板の主表面の第2の領域上にMOSトラン
ジスタのゲート電極を形成する工程と、 前記第2の領域に選択的に第2導電型の不純物を導入す
ることによって前記MOSトランジスタのソース/ドレ
イン領域を形成する工程と、 前記ソース/ドレイン領域を形成した後に、前記コレク
タ層表面に第1導電型の不純物を選択的に導入すること
によってベース層を形成する工程と、 を備えたバイポーラトランジスタを有する半導体装置の
製造方法。 - 【請求項5】 前記ベース層の形成工程は、前記半導体
基板の主表面全面に第1導電型の不純物を注入すること
によって前記ベース層を形成する工程を含む、請求項4
に記載のバイポーラトランジスタを有する半導体装置の
製造方法。
Priority Applications (3)
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---|---|---|---|
JP6138513A JPH088268A (ja) | 1994-06-21 | 1994-06-21 | バイポーラトランジスタを有する半導体装置およびその製造方法 |
KR1019950016548A KR960002806A (ko) | 1994-06-21 | 1995-06-20 | 바이폴라 트랜지스터를 가지는 반도체 장치 및 그 제조방법 |
US08/870,267 US5751053A (en) | 1994-06-21 | 1997-06-09 | Semiconductor device having a bipolar transistor and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP6138513A JPH088268A (ja) | 1994-06-21 | 1994-06-21 | バイポーラトランジスタを有する半導体装置およびその製造方法 |
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Family Applications (1)
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JP (1) | JPH088268A (ja) |
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JP2509690B2 (ja) * | 1989-02-20 | 1996-06-26 | 株式会社東芝 | 半導体装置 |
DE69109919T2 (de) * | 1990-04-02 | 1996-01-04 | Nat Semiconductor Corp | BiCMOS-Bauelement mit engbenachbarten Kontakten und dessen Herstellungsverfahren. |
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1995
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-
1997
- 1997-06-09 US US08/870,267 patent/US5751053A/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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US7064417B2 (en) | 2001-08-28 | 2006-06-20 | Sony Corporation | Semiconductor device including a bipolar transistor |
US7271046B2 (en) | 2001-08-28 | 2007-09-18 | Sony Corporation | Method of making a semiconductor device in which a bipolar transistor and a metal silicide layer are formed on a substrate |
Also Published As
Publication number | Publication date |
---|---|
KR960002806A (ko) | 1996-01-26 |
US5751053A (en) | 1998-05-12 |
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