JPH04233755A - スタティックランダムアクセス・メモリセルとスタティックランダムアクセスｍｏｓｆｅｔメモリセル - Google Patents
スタティックランダムアクセス・メモリセルとスタティックランダムアクセスｍｏｓｆｅｔメモリセルInfo
- Publication number
- JPH04233755A JPH04233755A JP2411175A JP41117590A JPH04233755A JP H04233755 A JPH04233755 A JP H04233755A JP 2411175 A JP2411175 A JP 2411175A JP 41117590 A JP41117590 A JP 41117590A JP H04233755 A JPH04233755 A JP H04233755A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate
- memory cell
- random access
- static random
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003068 static effect Effects 0.000 title claims abstract description 26
- 239000010409 thin film Substances 0.000 claims abstract description 54
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 44
- 229920005591 polysilicon Polymers 0.000 claims description 42
- 230000000295 complement effect Effects 0.000 claims description 19
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical group [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 12
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 230000005669 field effect Effects 0.000 claims 5
- 239000010408 film Substances 0.000 description 19
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 239000000758 substrate Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 239000007943 implant Substances 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000036039 immunity Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical class O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、スタティックランダム
アクセス・メモリセルに関し、より詳細に言えばスタテ
ィックランダムアクセス・メモリセルの負荷構造に関す
る。
アクセス・メモリセルに関し、より詳細に言えばスタテ
ィックランダムアクセス・メモリセルの負荷構造に関す
る。
【０００２】
【従来の技術】図１に示されるようなスタティックラン
ダムアクセス・メモリ（「ＳＲＡＭ」）セル２の通常の
形態は、高抵抗ロードセルとして一般に知られている。 トランジスタ４、６がＮＭＯＳ駆動トランジスタであり
、トランジスタ８、１０がＮＭＯＳアクセストランジス
タであり、かつトランジスタ１２、１４が高抵抗ポリシ
リコントランジスタである。このような高抵抗ロードセ
ルの概略的な断面の一例及び様々な設計上の問題点が、
１９８２年１１月２２〜２５日に京都で行われたＶＬＳ
Ｉ技術に関するシンポジウム１９８９のセッション８−
２に於ける技術論文要約集第６３〜６４頁のエム・カク
ム（Ｍ．Ｋａｋｕｍｕ）他による「０．５ｕｍゲート１
Ｍ・ＳＲＡＭウィズ・ハイ・パーフォーマンス・アット
３．３Ｖ」（０．５ ｕｍＧａｔｅ １Ｍ ＳＲＡＭ
ｗｉｔｈ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ａｔ
３．３Ｖ ）に記載されている。
ダムアクセス・メモリ（「ＳＲＡＭ」）セル２の通常の
形態は、高抵抗ロードセルとして一般に知られている。 トランジスタ４、６がＮＭＯＳ駆動トランジスタであり
、トランジスタ８、１０がＮＭＯＳアクセストランジス
タであり、かつトランジスタ１２、１４が高抵抗ポリシ
リコントランジスタである。このような高抵抗ロードセ
ルの概略的な断面の一例及び様々な設計上の問題点が、
１９８２年１１月２２〜２５日に京都で行われたＶＬＳ
Ｉ技術に関するシンポジウム１９８９のセッション８−
２に於ける技術論文要約集第６３〜６４頁のエム・カク
ム（Ｍ．Ｋａｋｕｍｕ）他による「０．５ｕｍゲート１
Ｍ・ＳＲＡＭウィズ・ハイ・パーフォーマンス・アット
３．３Ｖ」（０．５ ｕｍＧａｔｅ １Ｍ ＳＲＡＭ
ｗｉｔｈ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ａｔ
３．３Ｖ ）に記載されている。
【０００３】高抵抗ロードセル２は、その面積が小さい
ために特に高密度ＳＲＡＭ（例えば１メガビット）に於
て有用であるのに対して、その安定性及び待機電流消費
は、一般により高いメモリ密度、特に４メガビットにつ
いて満足できないものである。これは、例えば集積回路
の能動領域の少なくとも一部分の上に負荷抵抗が配置さ
れているような設計の場合である。それにも拘らず、高
抵抗ロードセル２は、２つのポリサイド層を含む４レベ
ルのポリシリコン及び２レベルのアルミニウムＣＭＯＳ
プロセス技術を用いることによって、４メガビットのメ
モリ設計まで拡張されている。これについては、１９８
２年１１月２２〜２５日に京都で行われたＶＬＳＩ技術
に関するシンポジスム１９８９のセッション８−１に於
ける技術論文要約集第６１〜６２頁に記載されるケイ・
ユズリハ（Ｋ． Ｙｕｚｕｒｉｈａ ）他による「ア・
ニュー・プロセス・テクノロジー・フォー・ア・４Ｍビ
ットＳＲＡＭウィズ・ポリシリコン・ロード・レジスタ
・セル」（Ａ Ｎｅｗ Ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏ
ｌｏｇｙ ｆｏｒ ａ ４Ｍｂｉｔ ＳＲＡＭ ｗｉｔ
ｈ Ｐｏｌｙｓｉｌｉｃｏｎ Ｌｏａｄ Ｒｅｓｉｓｔ
ｏｒ Ｃｅｌｌ）を参照されたい。
ために特に高密度ＳＲＡＭ（例えば１メガビット）に於
て有用であるのに対して、その安定性及び待機電流消費
は、一般により高いメモリ密度、特に４メガビットにつ
いて満足できないものである。これは、例えば集積回路
の能動領域の少なくとも一部分の上に負荷抵抗が配置さ
れているような設計の場合である。それにも拘らず、高
抵抗ロードセル２は、２つのポリサイド層を含む４レベ
ルのポリシリコン及び２レベルのアルミニウムＣＭＯＳ
プロセス技術を用いることによって、４メガビットのメ
モリ設計まで拡張されている。これについては、１９８
２年１１月２２〜２５日に京都で行われたＶＬＳＩ技術
に関するシンポジスム１９８９のセッション８−１に於
ける技術論文要約集第６１〜６２頁に記載されるケイ・
ユズリハ（Ｋ． Ｙｕｚｕｒｉｈａ ）他による「ア・
ニュー・プロセス・テクノロジー・フォー・ア・４Ｍビ
ットＳＲＡＭウィズ・ポリシリコン・ロード・レジスタ
・セル」（Ａ Ｎｅｗ Ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏ
ｌｏｇｙ ｆｏｒ ａ ４Ｍｂｉｔ ＳＲＡＭ ｗｉｔ
ｈ Ｐｏｌｙｓｉｌｉｃｏｎ Ｌｏａｄ Ｒｅｓｉｓｔ
ｏｒ Ｃｅｌｌ）を参照されたい。
【０００４】高抵抗ロードセル２に代わるものが開発さ
れている。基板上に組立てられた従来の６トランジスタ
、交差接続された（ｃｒｏｓｓ−ｃｏｕｐｌｅｄ ）フ
リッフロップ及びｎチャネルディプレッション負荷デバ
イスを有するＳＲＡＭセルが、エレクトロニクス（Ｅｌ
ｅｃｔｒｏｎｉｃｓ ）、１９７７年８月４日、第１０
３〜１０７頁の、ポシュリ（Ｐｏｓｈｌｅｙ ）他によ
る「スピーディ・ＲＡＭ・ランズ・クール・ウィズ・パ
ワー−ダウン・サーキットリ」（Ｓｐｅｅｄｙ ＲＡＭ
ｒｕｎｓ ｃｏｏｌ ｗｉｔｈ ｐｏｗｅｒ−ｄｏｗ
ｎ ｃｉｒｃｕｉｔｒｙ）に開示されている。図２に示
される６トランジスタ回路２０に於ては、ｐチャネルト
ランジスタ１６、１８が、図１の高抵抗ロードセル２の
ポリシリコン抵抗１２、１４に置き換えられて、セルの
サイズを増大させる代わりにパワーの散逸を最小にして
いる。セルの面積は、１９８８年１２月１１〜１４日、
米国サンフランシスコで行われたインターナショナル・
エレクトロン・デバイシズ・ミーティング（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ）に於けるＩＥＤＭテクニカル・ダイ
ジェストの第４８〜５１頁、ティー・ヤマナカ（Ｔ．
Ｙａｍａｎａｋａ ）他による「ア・２５ｕｍ２ 、ニ
ュー・ポリ−サイ・ＰＭＯＳロード（ＰＰＬ）ＳＲＡＭ
セル・ハビイング・エクセレント・ソフト・エラー・イ
ミュニティ」（Ａ ２５ｕｍ２ 、Ｎｅｗ Ｐｏｌｙ−
Ｓｉ ＰＭＯＳ Ｌｏａｄ （ＰＰＬ） ＳＲＡＭ Ｃ
ｅｌｌ Ｈａｖｉｎｇ Ｅｘｃｅｌｌｅｎｔ Ｓｏｆｔ
Ｅｒｒｏｒ Ｉｍｍｕｎｉｔｙ）に記載されるように
、ポリシリコンｐチャネル負荷トランジスタ及び積上げ
形交差接続容量を有するＣＭＯＳセルを用いることによ
って、幾分減少させることができる。
れている。基板上に組立てられた従来の６トランジスタ
、交差接続された（ｃｒｏｓｓ−ｃｏｕｐｌｅｄ ）フ
リッフロップ及びｎチャネルディプレッション負荷デバ
イスを有するＳＲＡＭセルが、エレクトロニクス（Ｅｌ
ｅｃｔｒｏｎｉｃｓ ）、１９７７年８月４日、第１０
３〜１０７頁の、ポシュリ（Ｐｏｓｈｌｅｙ ）他によ
る「スピーディ・ＲＡＭ・ランズ・クール・ウィズ・パ
ワー−ダウン・サーキットリ」（Ｓｐｅｅｄｙ ＲＡＭ
ｒｕｎｓ ｃｏｏｌ ｗｉｔｈ ｐｏｗｅｒ−ｄｏｗ
ｎ ｃｉｒｃｕｉｔｒｙ）に開示されている。図２に示
される６トランジスタ回路２０に於ては、ｐチャネルト
ランジスタ１６、１８が、図１の高抵抗ロードセル２の
ポリシリコン抵抗１２、１４に置き換えられて、セルの
サイズを増大させる代わりにパワーの散逸を最小にして
いる。セルの面積は、１９８８年１２月１１〜１４日、
米国サンフランシスコで行われたインターナショナル・
エレクトロン・デバイシズ・ミーティング（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ）に於けるＩＥＤＭテクニカル・ダイ
ジェストの第４８〜５１頁、ティー・ヤマナカ（Ｔ．
Ｙａｍａｎａｋａ ）他による「ア・２５ｕｍ２ 、ニ
ュー・ポリ−サイ・ＰＭＯＳロード（ＰＰＬ）ＳＲＡＭ
セル・ハビイング・エクセレント・ソフト・エラー・イ
ミュニティ」（Ａ ２５ｕｍ２ 、Ｎｅｗ Ｐｏｌｙ−
Ｓｉ ＰＭＯＳ Ｌｏａｄ （ＰＰＬ） ＳＲＡＭ Ｃ
ｅｌｌ Ｈａｖｉｎｇ Ｅｘｃｅｌｌｅｎｔ Ｓｏｆｔ
Ｅｒｒｏｒ Ｉｍｍｕｎｉｔｙ）に記載されるように
、ポリシリコンｐチャネル負荷トランジスタ及び積上げ
形交差接続容量を有するＣＭＯＳセルを用いることによ
って、幾分減少させることができる。
【０００５】また、薄膜トランジスタのＳＲＡＭセルで
の使用が見出されている。ＰＭＯＳ型薄膜トランジスタ
ロードセルを有する４メガビットＳＲＡＭが、１９９０
年２月１５日、ＩＥＥＥ・インターナショナル・ソリッ
ド・ステート・サーキッツ・カンファレンス（ＩＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ Ｓｔａｔ
ｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）の第１
２８〜１２９頁、エス・ハヤカワ（Ｓ． Ｈａｙａｋａ
ｗａ ）他の「ア・１ｕＡ・リテンション・４Ｍｂ・Ｓ
ＲＡＭウィズ・シン・フィルム・トランジスタ・ロード
・セル」（Ａ １ｕＡ Ｒｅｔｅｎｔｉｏｎ ４Ｍｂ
ＳＲＡＭ ｗｉｔｈ ａ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａ
ｎｓｉｓｔｏｒ Ｌｏａｄ Ｃｅｌｌ）に記載されてい
る。この設計に於ける駆動トランジスタのｎ＋拡散領域
が、ＰＭＯＳ薄膜トランジスタのゲート電極として作用
する。
の使用が見出されている。ＰＭＯＳ型薄膜トランジスタ
ロードセルを有する４メガビットＳＲＡＭが、１９９０
年２月１５日、ＩＥＥＥ・インターナショナル・ソリッ
ド・ステート・サーキッツ・カンファレンス（ＩＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ Ｓｔａｔ
ｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）の第１
２８〜１２９頁、エス・ハヤカワ（Ｓ． Ｈａｙａｋａ
ｗａ ）他の「ア・１ｕＡ・リテンション・４Ｍｂ・Ｓ
ＲＡＭウィズ・シン・フィルム・トランジスタ・ロード
・セル」（Ａ １ｕＡ Ｒｅｔｅｎｔｉｏｎ ４Ｍｂ
ＳＲＡＭ ｗｉｔｈ ａ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａ
ｎｓｉｓｔｏｒ Ｌｏａｄ Ｃｅｌｌ）に記載されてい
る。この設計に於ける駆動トランジスタのｎ＋拡散領域
が、ＰＭＯＳ薄膜トランジスタのゲート電極として作用
する。
【０００６】
【発明が解決しようとする課題】これらの開発にも拘ら
ず、他の半導体製造方法に於ける高ＳＲＡＭセル密度の
実現が依然として要望されている。
ず、他の半導体製造方法に於ける高ＳＲＡＭセル密度の
実現が依然として要望されている。
【０００７】
【課題を解決するための手段】本発明によれば、ＮＭＯ
Ｓ薄膜トランジスタを用いることによって、低い待機電
流及び良好な安定性に加えて、高いＳＲＡＭセル密度が
達成される。或る実施例では、本発明は、第１駆動トラ
ンジスタと、該第１駆動トランジスタに交差接続された
第２駆動トランジスタと、前記第１駆動トランジスタの
ドレイン回路に接続されかつ前記第２駆動トランジスタ
のゲートによってゲーティングされる第１薄膜トランジ
スタと、前記第２駆動トランジスタのドレイン回路内に
接続され、かつ前記第１駆動トランジスタのゲートによ
ってゲーティングされる第２薄膜トランジスタとで構成
される。
Ｓ薄膜トランジスタを用いることによって、低い待機電
流及び良好な安定性に加えて、高いＳＲＡＭセル密度が
達成される。或る実施例では、本発明は、第１駆動トラ
ンジスタと、該第１駆動トランジスタに交差接続された
第２駆動トランジスタと、前記第１駆動トランジスタの
ドレイン回路に接続されかつ前記第２駆動トランジスタ
のゲートによってゲーティングされる第１薄膜トランジ
スタと、前記第２駆動トランジスタのドレイン回路内に
接続され、かつ前記第１駆動トランジスタのゲートによ
ってゲーティングされる第２薄膜トランジスタとで構成
される。
【０００８】
【実施例】図３のＳＲＡＭセル３０は２つのブランチを
有する。左側の前記ブランチは、ＮＭＯＳ駆動トランジ
スタ３２、ＮＭＯＳアクセストランジスタ３６、負荷４
０即ちｎチャネルディプレションモード薄膜トランジス
タを有する。負荷４０の一方の端子、トランジスタ３２
のドレイン、及びトランジスタ３６のソースがノード３
３に接続されている。ビット線ＢＬがアクセストランジ
スタ３６の前記ドレインに接続され、ワード線ＷＬがそ
のゲートに接続されている。右側の前記ブランチは、Ｎ
ＭＯＳ駆動トランジスタ３４、ＮＭＯＳアクセストラン
ジスタ３８、及び負荷４２即ちｎチャネルディプレッシ
ョンモード薄膜トランジスタを有する。負荷４２の一方
の端子、トランジスタ３４のドレイン及び、トランジス
タ３８のソースがノード３５に接続されている。ビット
線ＢＬのコンプリメントがアクセストランジスタ３８の
ドレインに接続され、かつワード線がそのゲートに接続
されている。電圧ＶＣＣが負荷４０、４２の共通ノード
に供給される。電圧ＶＳＳが駆動トランジスタ３２、３
４のソースの共通ノードに供給される。
有する。左側の前記ブランチは、ＮＭＯＳ駆動トランジ
スタ３２、ＮＭＯＳアクセストランジスタ３６、負荷４
０即ちｎチャネルディプレションモード薄膜トランジス
タを有する。負荷４０の一方の端子、トランジスタ３２
のドレイン、及びトランジスタ３６のソースがノード３
３に接続されている。ビット線ＢＬがアクセストランジ
スタ３６の前記ドレインに接続され、ワード線ＷＬがそ
のゲートに接続されている。右側の前記ブランチは、Ｎ
ＭＯＳ駆動トランジスタ３４、ＮＭＯＳアクセストラン
ジスタ３８、及び負荷４２即ちｎチャネルディプレッシ
ョンモード薄膜トランジスタを有する。負荷４２の一方
の端子、トランジスタ３４のドレイン及び、トランジス
タ３８のソースがノード３５に接続されている。ビット
線ＢＬのコンプリメントがアクセストランジスタ３８の
ドレインに接続され、かつワード線がそのゲートに接続
されている。電圧ＶＣＣが負荷４０、４２の共通ノード
に供給される。電圧ＶＳＳが駆動トランジスタ３２、３
４のソースの共通ノードに供給される。
【０００９】駆動トランジスタ３２、３４は交差接続さ
れている。従って、前記右ブランチの駆動トランジスタ
３４が前記左ブランチのノード３３に於ける電圧によっ
て開閉され、かつ左ブランチの駆動トランジスタ３２が
ノード３５に於ける電圧によって開閉される。
れている。従って、前記右ブランチの駆動トランジスタ
３４が前記左ブランチのノード３３に於ける電圧によっ
て開閉され、かつ左ブランチの駆動トランジスタ３２が
ノード３５に於ける電圧によって開閉される。
【００１０】左ブランチの負荷４０即ち薄膜トランジス
タは、右ブランチの駆動トランジスタ３４と同様にして
ゲーティングされる。後述するようなレイアウトのセル
に於ては、両トランジスタ３４、４０が、左ブランチの
ノード３３に於ける電圧に応答する同じゲートによって
ゲーティングされる。ノード３３に於ける電圧がロー（
左ブランチの駆動トランジスタ３２がオン）の時、薄膜
トランジスタ４０がオフであり、かつ左ブランチを流れ
る電流を制限する。この特徴が、ＳＲＡＭセル３０が示
す低い待機電流に貢献している。ノード３３に於ける電
圧がハイ（左ブランチの駆動トランジスタ３２がオフ）
である時、薄膜トランジスタ４０がオンであり、かつ電
流をノード３３に供給することができる。薄膜トランジ
スタ４０が供給できる電流の大きさは、駆動トランジス
タ３２が容易にノード３３をプルダウンすることができ
ない程度に十分に大きい。この特徴が、ＳＲＡＭ３０が
示す安定性に貢献している。
タは、右ブランチの駆動トランジスタ３４と同様にして
ゲーティングされる。後述するようなレイアウトのセル
に於ては、両トランジスタ３４、４０が、左ブランチの
ノード３３に於ける電圧に応答する同じゲートによって
ゲーティングされる。ノード３３に於ける電圧がロー（
左ブランチの駆動トランジスタ３２がオン）の時、薄膜
トランジスタ４０がオフであり、かつ左ブランチを流れ
る電流を制限する。この特徴が、ＳＲＡＭセル３０が示
す低い待機電流に貢献している。ノード３３に於ける電
圧がハイ（左ブランチの駆動トランジスタ３２がオフ）
である時、薄膜トランジスタ４０がオンであり、かつ電
流をノード３３に供給することができる。薄膜トランジ
スタ４０が供給できる電流の大きさは、駆動トランジス
タ３２が容易にノード３３をプルダウンすることができ
ない程度に十分に大きい。この特徴が、ＳＲＡＭ３０が
示す安定性に貢献している。
【００１１】右ブランチの負荷４２即ち薄膜トランジス
タが、左ブランチの駆動トランジスタ３２と同様にして
ゲーティングされる。後述するようなレイアウトのセル
に於ては、両トランジスタ３２、３４が、右ブランチの
ノード３５に於ける電圧に応答する同じゲートによって
ゲーティングされる。従って、メモリセル３０の前記左
右ブランチに於てコンプリメント即ち相補的に低い待機
電流及び安定性の強化が達成される。
タが、左ブランチの駆動トランジスタ３２と同様にして
ゲーティングされる。後述するようなレイアウトのセル
に於ては、両トランジスタ３２、３４が、右ブランチの
ノード３５に於ける電圧に応答する同じゲートによって
ゲーティングされる。従って、メモリセル３０の前記左
右ブランチに於てコンプリメント即ち相補的に低い待機
電流及び安定性の強化が達成される。
【００１２】図４には、実施例のセル３０に関する能動
領域マスク、ポリサイドマスク、ポリＩＩマスク、埋込
みコンタクトマスク、コンタクト孔マスク、及びポリＩ
Ｉドーピングマスクからなる複合レイアウトが図示され
ている。図４のマスクに従って組み立てられる集積回路
の断面図が、図４に於けるＦ５−Ｆ５線及びＦ６−Ｆ６
線に沿った断面に対応して、それぞれ図５及び図６に示
されている。
領域マスク、ポリサイドマスク、ポリＩＩマスク、埋込
みコンタクトマスク、コンタクト孔マスク、及びポリＩ
Ｉドーピングマスクからなる複合レイアウトが図示され
ている。図４のマスクに従って組み立てられる集積回路
の断面図が、図４に於けるＦ５−Ｆ５線及びＦ６−Ｆ６
線に沿った断面に対応して、それぞれ図５及び図６に示
されている。
【００１３】図５に断面図示されるＳＲＡＭセルの左ブ
ランチの駆動トランジスタ３２は、ソース領域１０２と
、ドレイン領域１０４と、珪化タングステン部分１１０
に覆われた第１ポリシリコン部分１０８を有するゲート
１０６とを備える。左ブランチの駆動トランジスタ３２
のソースの１０２は、埋込みコンタクト１１２を介して
第１ポリＶＳＳ線３０８に接続されている（図４参照）
。左ブランチの駆動トランジスタ３２のドレイン１０４
は、埋込みコンタクト１１６と、珪化タングステン部分
１１５で覆われた第１ポリシリコン部分１１４を有する
連続的な導電構造の３個のセグメント１１８、２０６、
１２０と、埋込みコンタクト１２２とを介して左ブラン
チのアクセストランジスタ３６のソース１２４に接続さ
れている。セグメント１１８、１２０が配線セグメント
であるのに対して、セグメント２０６は、後述するよう
に右ブランチの駆動トランジスタ３４のゲート及び左ブ
ランチの薄膜負荷トランジスタ４０のゲートとして機能
する。左ブランチのアクセストランジスタ３６のゲート
１２６は、珪化タングステン部分３０４で覆われた第１
ポリシリコン部分３０２を有するワード線３００のセグ
メントである。左ブランチのアクセストランジスタ３６
のドレイン１２８は、コンタクト孔１３０を介して図示
されない金属ビット線に接続されている。
ランチの駆動トランジスタ３２は、ソース領域１０２と
、ドレイン領域１０４と、珪化タングステン部分１１０
に覆われた第１ポリシリコン部分１０８を有するゲート
１０６とを備える。左ブランチの駆動トランジスタ３２
のソースの１０２は、埋込みコンタクト１１２を介して
第１ポリＶＳＳ線３０８に接続されている（図４参照）
。左ブランチの駆動トランジスタ３２のドレイン１０４
は、埋込みコンタクト１１６と、珪化タングステン部分
１１５で覆われた第１ポリシリコン部分１１４を有する
連続的な導電構造の３個のセグメント１１８、２０６、
１２０と、埋込みコンタクト１２２とを介して左ブラン
チのアクセストランジスタ３６のソース１２４に接続さ
れている。セグメント１１８、１２０が配線セグメント
であるのに対して、セグメント２０６は、後述するよう
に右ブランチの駆動トランジスタ３４のゲート及び左ブ
ランチの薄膜負荷トランジスタ４０のゲートとして機能
する。左ブランチのアクセストランジスタ３６のゲート
１２６は、珪化タングステン部分３０４で覆われた第１
ポリシリコン部分３０２を有するワード線３００のセグ
メントである。左ブランチのアクセストランジスタ３６
のドレイン１２８は、コンタクト孔１３０を介して図示
されない金属ビット線に接続されている。
【００１４】ＳＲＡＭセル３０の右ブランチの駆動トラ
ンジスタ３４（断面図示せず）は、ソース領域２０２と
、ドレイン領域２０４と、及び珪化タングステン部分１
１５で覆われた第１ポリシリコン部分１１４を有するゲ
ート２０６とを備える。右ブランチの駆動トランジスタ
３４のソース２０２は、埋込みコンタクト２１２を介し
て第１ポリＶＳＳ線３０８に接続されている（図４参照
）。右ブランチの駆動トランジスタ３４のドレイン２０
４が、埋込みコンタクト２１６を含む共通の能動領域の
ドープド部分を介して右ブランチのアクセストランジス
タ３８のソース２２４に接続されている。右ブランチの
アクセストランジスタ３８のゲート２２６は、珪化タン
グステン部分３０４で覆われた第１ポリシリコン部分３
０２を有するワード線３００のセグメントである。右ブ
ランチのアクセストランジスタ３６のドレイン２２８は
、コンタクト孔２３０を介して金属ビットコンプリメン
ト線３０６に接続されている。
ンジスタ３４（断面図示せず）は、ソース領域２０２と
、ドレイン領域２０４と、及び珪化タングステン部分１
１５で覆われた第１ポリシリコン部分１１４を有するゲ
ート２０６とを備える。右ブランチの駆動トランジスタ
３４のソース２０２は、埋込みコンタクト２１２を介し
て第１ポリＶＳＳ線３０８に接続されている（図４参照
）。右ブランチの駆動トランジスタ３４のドレイン２０
４が、埋込みコンタクト２１６を含む共通の能動領域の
ドープド部分を介して右ブランチのアクセストランジス
タ３８のソース２２４に接続されている。右ブランチの
アクセストランジスタ３８のゲート２２６は、珪化タン
グステン部分３０４で覆われた第１ポリシリコン部分３
０２を有するワード線３００のセグメントである。右ブ
ランチのアクセストランジスタ３６のドレイン２２８は
、コンタクト孔２３０を介して金属ビットコンプリメン
ト線３０６に接続されている。
【００１５】左ブランチの駆動トランジスタ３２と同じ
電圧で右ブランチの薄膜負荷トランジスタ４２をゲーテ
ィングすることによって、低い待機電流と安定性の強化
が達成され、他方、右ブランチの駆動トランジスタ３４
と同じ電圧で左ブランチの薄膜負荷トランジスタ４０が
ゲーティングされる。図４のレイアウト図に従って組み
立てられるＳＲＡＭセル３０に於ては、このゲーティン
グ技術が、左側及び右ブランチの薄膜負荷トランジスタ
４０、４２のドープされていないチャネル領域を第２ポ
リ内に形成し、かつこれらのチャネル領域をそれぞれ右
及び左ブランチの駆動トランジスタ３４、３２のゲート
の上に配置することによって達成される。右及び左ブラ
ンチの駆動トランジスタ３４、３２の前記ゲートを、薄
膜負荷トランジスタ４０、４２の前記チャネル領域と基
板１００の前記能動領域との間に挿入することによって
、薄膜負荷トランジスタ４０、４２の前記チャネル領域
が基板１００の前記能動領域によってゲーティングされ
なくなる。
電圧で右ブランチの薄膜負荷トランジスタ４２をゲーテ
ィングすることによって、低い待機電流と安定性の強化
が達成され、他方、右ブランチの駆動トランジスタ３４
と同じ電圧で左ブランチの薄膜負荷トランジスタ４０が
ゲーティングされる。図４のレイアウト図に従って組み
立てられるＳＲＡＭセル３０に於ては、このゲーティン
グ技術が、左側及び右ブランチの薄膜負荷トランジスタ
４０、４２のドープされていないチャネル領域を第２ポ
リ内に形成し、かつこれらのチャネル領域をそれぞれ右
及び左ブランチの駆動トランジスタ３４、３２のゲート
の上に配置することによって達成される。右及び左ブラ
ンチの駆動トランジスタ３４、３２の前記ゲートを、薄
膜負荷トランジスタ４０、４２の前記チャネル領域と基
板１００の前記能動領域との間に挿入することによって
、薄膜負荷トランジスタ４０、４２の前記チャネル領域
が基板１００の前記能動領域によってゲーティングされ
なくなる。
【００１６】左ブランチの駆動トランジスタ３２の前記
ゲートは、埋込みコンタクト２１６を介して右ブランチ
の駆動トランジスタ３４のドレイン２０４に接触するセ
グメント１３２からなる導電構造のセグメント１０６と
して図示されている。埋込みコンタクト２１６、従って
ドレイン２０４も同様に、第２ポリシリコン内に組み立
てられた右ブランチ薄膜負荷トランジスタ４２のソース
領域２３６によって、コンタクト孔２３４を介して導電
セグメント１３２に接触している。ソース領域２３６は
、左ブランチの駆動トランジスタ３２のゲート１０６の
上にある誘電層上に配置され、かつそれによって下側に
位置する基板１００の前記能動領域によってゲーティン
グから分離された、ドープされていない第２ポリシリコ
ン部分２３８に連続している。第５図に示されるように
、ゲート１０６の前記側壁の厚さ及び前記フォトリソグ
ラフィのアライメント公差の組み合わせによって、チャ
ネル２３８がゲート１０６の上面の上方から基板１００
の前記能動領域の主要部の上方まで延長することを防止
している場合には、必要に応じてチャネル領域２３８は
ゲート１０６より幅広くできる点に注意する。この好ま
しくない場合には、チャネル領域２３８が左ブランチの
駆動トランジスタ３２のソースまたはドレインのいずれ
かよってゲーティングされることになる。第２ポリシリ
コンドレインセグメント２４０が、右ブランチの薄膜負
荷トランジスタ４２のチャネル領域２３８、及び第２ポ
リシリコンＶＣＣ線３１０に連続している。
ゲートは、埋込みコンタクト２１６を介して右ブランチ
の駆動トランジスタ３４のドレイン２０４に接触するセ
グメント１３２からなる導電構造のセグメント１０６と
して図示されている。埋込みコンタクト２１６、従って
ドレイン２０４も同様に、第２ポリシリコン内に組み立
てられた右ブランチ薄膜負荷トランジスタ４２のソース
領域２３６によって、コンタクト孔２３４を介して導電
セグメント１３２に接触している。ソース領域２３６は
、左ブランチの駆動トランジスタ３２のゲート１０６の
上にある誘電層上に配置され、かつそれによって下側に
位置する基板１００の前記能動領域によってゲーティン
グから分離された、ドープされていない第２ポリシリコ
ン部分２３８に連続している。第５図に示されるように
、ゲート１０６の前記側壁の厚さ及び前記フォトリソグ
ラフィのアライメント公差の組み合わせによって、チャ
ネル２３８がゲート１０６の上面の上方から基板１００
の前記能動領域の主要部の上方まで延長することを防止
している場合には、必要に応じてチャネル領域２３８は
ゲート１０６より幅広くできる点に注意する。この好ま
しくない場合には、チャネル領域２３８が左ブランチの
駆動トランジスタ３２のソースまたはドレインのいずれ
かよってゲーティングされることになる。第２ポリシリ
コンドレインセグメント２４０が、右ブランチの薄膜負
荷トランジスタ４２のチャネル領域２３８、及び第２ポ
リシリコンＶＣＣ線３１０に連続している。
【００１７】右ブランチの駆動トランジスタ３４の前記
ゲートが、同様に埋込みコンタクト１１６を介して左ブ
ランチの駆動トランジスタ３２のドレイン１０４に接す
るセグメント１１８からなる導電構造のセグメント２０
６として図示されている。また、左ブランチの駆動トラ
ンジスタ３２のドレイン１０４が、コンタクト孔１３４
を介して導電セグメント１２０へ、かつそこから導電セ
グメント２０６、１１８及び埋込みコンタクト１１６を
介して、第２シリコン内に組立てられた左ブランチの薄
膜負荷トランジスタ４０のソース領域１３６に接触して
いる。ソース領域１３６は、右ブランチの駆動トランジ
スタ３４のゲート２０６の上にある誘電層上に配置され
、かつそれによって下側に位置する基板１００の前記能
動領域によるゲーティングから分離された、ドープされ
ていない第２ポリシリコン部分１３８に連続している。 ゲート２０６の前記側壁の厚さ及び前記フォトリソグラ
フィのアライメント公差の組み合わせによって、十分に
チャネル１３８がゲート２０６の上面の上方から基板１
００の前記能動領域の主要領域の上方まで延長すること
が防止されるならば、必要に応じて、チャネル領域１３
８はゲート２０６より幅広にできることに注意する。こ
の好ましくない場合には、チャネル領域１３８が左ブラ
ンチの駆動トランジスタ３２の前記ソースまたはドレイ
ンのいずれかによってゲーティングされることになる。 第２ポリシリコンドレインセグメント１４０が、左ブラ
ンチの薄膜負荷トランジスタ４０のチャネル領域１３８
、及び第２ポリシリコンＶＣＣ線３１０に連続している
。
ゲートが、同様に埋込みコンタクト１１６を介して左ブ
ランチの駆動トランジスタ３２のドレイン１０４に接す
るセグメント１１８からなる導電構造のセグメント２０
６として図示されている。また、左ブランチの駆動トラ
ンジスタ３２のドレイン１０４が、コンタクト孔１３４
を介して導電セグメント１２０へ、かつそこから導電セ
グメント２０６、１１８及び埋込みコンタクト１１６を
介して、第２シリコン内に組立てられた左ブランチの薄
膜負荷トランジスタ４０のソース領域１３６に接触して
いる。ソース領域１３６は、右ブランチの駆動トランジ
スタ３４のゲート２０６の上にある誘電層上に配置され
、かつそれによって下側に位置する基板１００の前記能
動領域によるゲーティングから分離された、ドープされ
ていない第２ポリシリコン部分１３８に連続している。 ゲート２０６の前記側壁の厚さ及び前記フォトリソグラ
フィのアライメント公差の組み合わせによって、十分に
チャネル１３８がゲート２０６の上面の上方から基板１
００の前記能動領域の主要領域の上方まで延長すること
が防止されるならば、必要に応じて、チャネル領域１３
８はゲート２０６より幅広にできることに注意する。こ
の好ましくない場合には、チャネル領域１３８が左ブラ
ンチの駆動トランジスタ３２の前記ソースまたはドレイ
ンのいずれかによってゲーティングされることになる。 第２ポリシリコンドレインセグメント１４０が、左ブラ
ンチの薄膜負荷トランジスタ４０のチャネル領域１３８
、及び第２ポリシリコンＶＣＣ線３１０に連続している
。
【００１８】ＳＲＡＭセル３０の製造には、様々な商業
的に使用されている周知のＮＭＯＳ及びＣＭＯＳ方法が
適当である。後述する２ウェルＣＭＯＳ製法の順序に従
って行われるＳＲＡＭセル３０の製造が単なる説明のた
めの例示であることは容易に理解される。
的に使用されている周知のＮＭＯＳ及びＣＭＯＳ方法が
適当である。後述する２ウェルＣＭＯＳ製法の順序に従
って行われるＳＲＡＭセル３０の製造が単なる説明のた
めの例示であることは容易に理解される。
【００１９】ＳＲＡＭセル３０は、清掃されかつ熱応力
除去酸化物薄膜とそれより厚い窒化シリコン膜で被覆さ
れたＮ型基板上に形成される。フォトレジストが被着さ
れ、かつ該フォトレジスト及びその下側の窒化シリコン
膜と酸化膜とがパターン形成される。燐の打込みが行わ
れて、集積回路のＮウェル領域が得られる。前記フォト
レジストを除去し、かつ前記Ｎウェル領域を酸化してＰ
ウェルマスクを形成する。残っている窒化珪素膜及び酸
化層を除去し、かつ硼素の打込みを行って集積回路のＰ
ウェル領域を形成する。応力除去酸化層及び窒化層が再
形成される。
除去酸化物薄膜とそれより厚い窒化シリコン膜で被覆さ
れたＮ型基板上に形成される。フォトレジストが被着さ
れ、かつ該フォトレジスト及びその下側の窒化シリコン
膜と酸化膜とがパターン形成される。燐の打込みが行わ
れて、集積回路のＮウェル領域が得られる。前記フォト
レジストを除去し、かつ前記Ｎウェル領域を酸化してＰ
ウェルマスクを形成する。残っている窒化珪素膜及び酸
化層を除去し、かつ硼素の打込みを行って集積回路のＰ
ウェル領域を形成する。応力除去酸化層及び窒化層が再
形成される。
【００２０】能動領域が次のように郭定される。前記酸
化層及び窒化層が適当な能動領域マスク（第４図）でパ
ターン形成され、Ｐフィールド打込みが行われ、かつ熱
フィールド酸化膜が前記能動領域間に形成される。膜厚
約２５０オングストロームのゲート酸化膜が前記能動領
域の上に形成される。
化層及び窒化層が適当な能動領域マスク（第４図）でパ
ターン形成され、Ｐフィールド打込みが行われ、かつ熱
フィールド酸化膜が前記能動領域間に形成される。膜厚
約２５０オングストロームのゲート酸化膜が前記能動領
域の上に形成される。
【００２１】ゲート、配線、能動領域コンタクトのよう
に様々な機能を有する導電構造が次のように形成される
。第７図には、ゲート１０６と配線及び能動領域コンタ
クト部材１１８が示されている。ゲート酸化層がパター
ン形成されて参照符号１１６で示されるような埋込みコ
ンタクトへの埋込み層コンタクト孔が形成される。膜厚
約３０００オングストロームの第１ポリシリコン膜を、
例えば米国ロサンゼルスのテルムコ・コーポレイション
（Ｔｈｅｒｍｃｏ Ｃｏｒｐｏｒａｔｉｏｎ ）から販
売されているようなＬＰＣＶＤ管のような適当な薄膜形
成装置を６１５℃の被着温度で用いて、付着させること
ができる。第１ポリシリコン膜は、例えば同じくテルム
コ・コーポレイションから販売されているようなＰＯＣ
ｌ３ （オキシ三塩化リン）管のような適当な装置を用
いて、燐で約１７．５オーム／□のシート抵抗にドープ
される。この第１ポリシリコン膜からセグメント１０８
、１１４が形成される。
に様々な機能を有する導電構造が次のように形成される
。第７図には、ゲート１０６と配線及び能動領域コンタ
クト部材１１８が示されている。ゲート酸化層がパター
ン形成されて参照符号１１６で示されるような埋込みコ
ンタクトへの埋込み層コンタクト孔が形成される。膜厚
約３０００オングストロームの第１ポリシリコン膜を、
例えば米国ロサンゼルスのテルムコ・コーポレイション
（Ｔｈｅｒｍｃｏ Ｃｏｒｐｏｒａｔｉｏｎ ）から販
売されているようなＬＰＣＶＤ管のような適当な薄膜形
成装置を６１５℃の被着温度で用いて、付着させること
ができる。第１ポリシリコン膜は、例えば同じくテルム
コ・コーポレイションから販売されているようなＰＯＣ
ｌ３ （オキシ三塩化リン）管のような適当な装置を用
いて、燐で約１７．５オーム／□のシート抵抗にドープ
される。この第１ポリシリコン膜からセグメント１０８
、１１４が形成される。
【００２２】デグレイズ（ｄｅｇｌａｚ）処理及び硫酸
による清掃の後に、膜厚約２０００オングストロームの
珪化タングステン膜が、例えば米国カリフォルニア州マ
ウンテンビュウのジーニス・コーポレイション（Ｇｅｎ
ｕｓ Ｃｏｒｐｏｒａｔｉｏｎ ）から販売されている
ようなＣＶＤ反応装置のような適当な薄膜形成装置を用
いて被着される。目標のシート抵抗は約４３オーム／□
である。この珪化タングステン膜からセグメント１１０
及び１１５が形成される。 集合的にポリサイド（Ｐｏｌｙｃｉｄｅ）として知られ
る珪化タングステン及びポリシリコン層が、前記ポリサ
イドマスク（第４図）に従ってパターン形成されて、参
照符号１０６、１１８で示されるのような導電構造が形
成される。例えば約１５０オングストロームのような十
分な膜厚の酸化層が前記ポリサイド構造によって保護さ
れない全能動領域の上に残される。次に、テルムコ社製
の前記炉を用いて、シリサイドのアニール及び再酸化工
程が９００℃で行われ、それによって前記能動領域の上
に約１１０オングストロームが付加される。
による清掃の後に、膜厚約２０００オングストロームの
珪化タングステン膜が、例えば米国カリフォルニア州マ
ウンテンビュウのジーニス・コーポレイション（Ｇｅｎ
ｕｓ Ｃｏｒｐｏｒａｔｉｏｎ ）から販売されている
ようなＣＶＤ反応装置のような適当な薄膜形成装置を用
いて被着される。目標のシート抵抗は約４３オーム／□
である。この珪化タングステン膜からセグメント１１０
及び１１５が形成される。 集合的にポリサイド（Ｐｏｌｙｃｉｄｅ）として知られ
る珪化タングステン及びポリシリコン層が、前記ポリサ
イドマスク（第４図）に従ってパターン形成されて、参
照符号１０６、１１８で示されるのような導電構造が形
成される。例えば約１５０オングストロームのような十
分な膜厚の酸化層が前記ポリサイド構造によって保護さ
れない全能動領域の上に残される。次に、テルムコ社製
の前記炉を用いて、シリサイドのアニール及び再酸化工
程が９００℃で行われ、それによって前記能動領域の上
に約１１０オングストロームが付加される。
【００２３】ソース領域及びドレイン領域が次のように
形成される。２０００オングストロームの低温酸化層が
、例えば米国カリフォルニア州サンノゼのアニコン・イ
ンコーポレイテッド（Ａｎｉｃｏｎ， Ｉｎｃ．）から
販売されているようなＣＶＤ反応装置のような適当な装
置を用いて被着される。この結果得られたＬＴＯ膜につ
いて、１０６、１１８のようなポリサイド構造の側壁上
の部分を除いて全ＬＴＯ膜を除去するために、米国カリ
フォルニア州サンタクララのアプライド・マテリアルズ
・インコーポレイテッド（Ａｐｐｌｉｅｄ Ｍａｔｅｒ
ｉａｌｓ， Ｉｎｃ． ）から販売されているようなＲ
ＩＥエッチング装置モデル８３１０のような適当な装置
を用いて異方性エッチングが行われる。その結果、側壁
スペーサ４０４、４０６、４０８が得られる。約１００
オングストローム＋／−１００オングストロームの範囲
内の酸化層が、前記ポリサイド構造によって保護されな
い前記能動領域の上に残される。
形成される。２０００オングストロームの低温酸化層が
、例えば米国カリフォルニア州サンノゼのアニコン・イ
ンコーポレイテッド（Ａｎｉｃｏｎ， Ｉｎｃ．）から
販売されているようなＣＶＤ反応装置のような適当な装
置を用いて被着される。この結果得られたＬＴＯ膜につ
いて、１０６、１１８のようなポリサイド構造の側壁上
の部分を除いて全ＬＴＯ膜を除去するために、米国カリ
フォルニア州サンタクララのアプライド・マテリアルズ
・インコーポレイテッド（Ａｐｐｌｉｅｄ Ｍａｔｅｒ
ｉａｌｓ， Ｉｎｃ． ）から販売されているようなＲ
ＩＥエッチング装置モデル８３１０のような適当な装置
を用いて異方性エッチングが行われる。その結果、側壁
スペーサ４０４、４０６、４０８が得られる。約１００
オングストローム＋／−１００オングストロームの範囲
内の酸化層が、前記ポリサイド構造によって保護されな
い前記能動領域の上に残される。
【００２４】Ｎウェル領域がフォトレジストでマスクさ
れ、かつ燐、砒素またはそれらの両方等の適当なＮ型ド
ーパントが、ゲート構造、それらのＬＴＯ側壁またはフ
ィールド酸化膜によって保護されていないＰウェルの領
域内に注入される。例えば、燐と砒素との双方が使用さ
れた場合には、適当なドープ量及びエネルギは、燐の注
入に関してドープ量が１．５Ｅ１４乃至２．５Ｅ１４の
範囲内であり、かつエネルギが６５ＫｅＶ乃至７５Ｋｅ
Ｖの範囲内である。砒素の注入の場合には、ドープ量が
６Ｅ１５乃至８Ｅ１５の範囲内であり、かつエネルギが
６０ＫｅＶ乃至８０ＫｅＶの範囲内である。前記フォト
レジストが剥されると、新しいフォトレジストが被着さ
れて前記Ｐウェル領域がマスクされる。ゲート構造、そ
のＬＴＯ側壁またはフィールド酸化膜によって保護され
ていない前記Ｎウェルの領域内に、二フッ化硼素のよう
な適当なＰ型ドーパントを注入する。ドープ量は３Ｅ１
５乃至６Ｅ１５の範囲内、エネルギは６０ＫｅＶ乃至８
０ＫｅＶの範囲内が適当である。前記フォトレジストは
剥される。
れ、かつ燐、砒素またはそれらの両方等の適当なＮ型ド
ーパントが、ゲート構造、それらのＬＴＯ側壁またはフ
ィールド酸化膜によって保護されていないＰウェルの領
域内に注入される。例えば、燐と砒素との双方が使用さ
れた場合には、適当なドープ量及びエネルギは、燐の注
入に関してドープ量が１．５Ｅ１４乃至２．５Ｅ１４の
範囲内であり、かつエネルギが６５ＫｅＶ乃至７５Ｋｅ
Ｖの範囲内である。砒素の注入の場合には、ドープ量が
６Ｅ１５乃至８Ｅ１５の範囲内であり、かつエネルギが
６０ＫｅＶ乃至８０ＫｅＶの範囲内である。前記フォト
レジストが剥されると、新しいフォトレジストが被着さ
れて前記Ｐウェル領域がマスクされる。ゲート構造、そ
のＬＴＯ側壁またはフィールド酸化膜によって保護され
ていない前記Ｎウェルの領域内に、二フッ化硼素のよう
な適当なＰ型ドーパントを注入する。ドープ量は３Ｅ１
５乃至６Ｅ１５の範囲内、エネルギは６０ＫｅＶ乃至８
０ＫｅＶの範囲内が適当である。前記フォトレジストは
剥される。
【００２５】第２ポリの特徴は、第８図に関して次のよ
うに形成される。ＬＴＯ膜４１０が、上述したアニコン
社製のＣＶＤ反応装置のような適当な装置を用いて約２
０００オングストロームの膜厚に被着される。ＬＴＯ膜
４１０は、上述したテルムコ社製の炉のような適当な装
置に於て高密度にされる。前記誘電材料及びその厚さを
選択する際に主に考慮すべき点は、駆動トランジスタ３
２、３４による薄膜トランジスタ４０、４２の効果的な
ゲーティングと、駆動トランジスタ３２、３４の前記ゲ
ートと薄膜トランジスタ４２、４０の前記チャネルとの
間に於ける前記材料の電気的保全性とである。この時点
でマスク工程が行われて、ＬＴＯ層４１０を貫通するコ
ンタクト孔をエッチングする。フォトレジストがパター
ン形成され、かつコンタクト孔２３４（第６図）のよう
なコンタクト孔が、例えば上述したアプライド・マテリ
アルズ社製のＲＩＥエッチング装置を用いたプラズマエ
チングによって、適当な装置内で高密度ＬＴＯ層４１０
をエッチングして形成する。
うに形成される。ＬＴＯ膜４１０が、上述したアニコン
社製のＣＶＤ反応装置のような適当な装置を用いて約２
０００オングストロームの膜厚に被着される。ＬＴＯ膜
４１０は、上述したテルムコ社製の炉のような適当な装
置に於て高密度にされる。前記誘電材料及びその厚さを
選択する際に主に考慮すべき点は、駆動トランジスタ３
２、３４による薄膜トランジスタ４０、４２の効果的な
ゲーティングと、駆動トランジスタ３２、３４の前記ゲ
ートと薄膜トランジスタ４２、４０の前記チャネルとの
間に於ける前記材料の電気的保全性とである。この時点
でマスク工程が行われて、ＬＴＯ層４１０を貫通するコ
ンタクト孔をエッチングする。フォトレジストがパター
ン形成され、かつコンタクト孔２３４（第６図）のよう
なコンタクト孔が、例えば上述したアプライド・マテリ
アルズ社製のＲＩＥエッチング装置を用いたプラズマエ
チングによって、適当な装置内で高密度ＬＴＯ層４１０
をエッチングして形成する。
【００２６】次に、例えば上述したテルムコ社製ＬＰＣ
ＶＤ管のような適当な装置を用いて、膜厚約２０００オ
ングストロームで第２ポリシリコン膜を被着させる。前
記第２ポリシリコン層の上にフォトレジスト層を被着さ
せ、かつ第４図のポリＩＩマスクに従って適当にパター
ン形成し、かつ図に於て参照符号４０で表されるような
薄膜トランジスタのソース、ドレイン及びチャネルを含
む第２ポリシリコンの特徴を郭定するようにエッチング
する。適当なエッチング技術は、米国カリフォルニア州
フリモントのＬＡＭ・リサーチ・コーポレイション（Ｌ
ＡＭ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ）か
ら販売されているプラズマエッチング装置モデル４９０
を用いたプラズマポリエッチングである。第２ポリシリ
コン層１２４の残余部分は、約１５０オングストローム
の厚さで再酸化され、前記第２ポリシリコン層の前記残
余部分の将来のソース領域及びドレイン領域のような導
電部分を露出させるようにポリＩＩ打込みマスク（第４
図）に従って適当にパターン形成されかつエッチングさ
れるフォトレジスト層４１０によって覆われる。図に於
て符号２３８で示されるようなチャネル部分が、フォト
レジスト４１２によって保護される。ポリＩＩ打込みは
、例えばドープ量８．０Ｅ１５及び５０ＫｅＶのエネル
ギで燐のような適当なドーパントを用いて行われる。
ＶＤ管のような適当な装置を用いて、膜厚約２０００オ
ングストロームで第２ポリシリコン膜を被着させる。前
記第２ポリシリコン層の上にフォトレジスト層を被着さ
せ、かつ第４図のポリＩＩマスクに従って適当にパター
ン形成し、かつ図に於て参照符号４０で表されるような
薄膜トランジスタのソース、ドレイン及びチャネルを含
む第２ポリシリコンの特徴を郭定するようにエッチング
する。適当なエッチング技術は、米国カリフォルニア州
フリモントのＬＡＭ・リサーチ・コーポレイション（Ｌ
ＡＭ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ）か
ら販売されているプラズマエッチング装置モデル４９０
を用いたプラズマポリエッチングである。第２ポリシリ
コン層１２４の残余部分は、約１５０オングストローム
の厚さで再酸化され、前記第２ポリシリコン層の前記残
余部分の将来のソース領域及びドレイン領域のような導
電部分を露出させるようにポリＩＩ打込みマスク（第４
図）に従って適当にパターン形成されかつエッチングさ
れるフォトレジスト層４１０によって覆われる。図に於
て符号２３８で示されるようなチャネル部分が、フォト
レジスト４１２によって保護される。ポリＩＩ打込みは
、例えばドープ量８．０Ｅ１５及び５０ＫｅＶのエネル
ギで燐のような適当なドーパントを用いて行われる。
【００２７】ホスホ硼珪酸ガラス（ｂｏｒｏｐｈｏｓｐ
ｈｏｓｉｌｉｃａｔｅ）（「ＢＰＳＧ」）の層１４１が
被着されかつ約５５００オングストローム乃至７０００
オングストローム程度の適当な厚さでリフローされる。 ＢＰＳＧ層４１４及び必要に応じてその下側の層を貫通
するコンタクト孔２３０のようなコンタクト孔を形成す
るための様々なエッチング工程の後にマスキング工程が
行なわれる。アルモニウムのような適当な第１金属層が
例えば６５００オングストロームのの厚さで被着され、
かつ第５図及び第６図に示されるビットコンプリメント
線３０６のような配線を形成するように適当にパターン
形成される。次に、図示されない様々な層が被着されて
当該分野に於て周知のように前記チップを平坦化し、第
２金属層を設け、かつ前記チップを表面保護処理（ｐａ
ｃｉｆｙ）する。
ｈｏｓｉｌｉｃａｔｅ）（「ＢＰＳＧ」）の層１４１が
被着されかつ約５５００オングストローム乃至７０００
オングストローム程度の適当な厚さでリフローされる。 ＢＰＳＧ層４１４及び必要に応じてその下側の層を貫通
するコンタクト孔２３０のようなコンタクト孔を形成す
るための様々なエッチング工程の後にマスキング工程が
行なわれる。アルモニウムのような適当な第１金属層が
例えば６５００オングストロームのの厚さで被着され、
かつ第５図及び第６図に示されるビットコンプリメント
線３０６のような配線を形成するように適当にパターン
形成される。次に、図示されない様々な層が被着されて
当該分野に於て周知のように前記チップを平坦化し、第
２金属層を設け、かつ前記チップを表面保護処理（ｐａ
ｃｉｆｙ）する。
【００２８】薄膜負荷トランジスタ４０、４２の前記チ
ャネルは前記ビット線によるゲーティングを受ける。第
６図に示されるように、ビットコンプリメント線３０６
が右ブランチの薄膜負荷トランジスタ４２のチャネル２
３８の上を走っている。ビットコンプリメント線３０６
がチャネル２３８に接近していることは、ビットコンプ
リメント線３０６がロー（ＬＯＷ ）である場合に全く
影響を与えない。リセット（ＲＥＳＥＴ ）を効果あら
しめるためにビットコンプリメント線３０６をハイ（Ｈ
ＩＧＨ）にすると、その効果はメモリセル３０の状態に
よって有利であったり不利であったりする。メモリセル
３０がリセット（ＲＥＳＥＴ ）であると、右ブランチ
の駆動トランジスタ３４がオフ（ＯＦＦ ）でチャネル
領域２３８が導通状態になる。ビットコンプリメント線
３０６に於けるハイ（ＨＩＧＨ）によって、チャネル領
域２３８がより一層良好な導通状態となりかつ安定性が
強化される。メモリセル３０がセット（ＳＥＴ ）の場
合に、右ブランチの駆動トランジスタ３４がオン（ＯＮ
）であり、かつチャネル領域２３８が非導通状態になる
。ビットコンプリメント線３０６に於けるハイ（ＨＩＧ
Ｈ）によってチャネル領域２３８が導通状態となり、か
つ低待機電流に不利な影響を与える。
ャネルは前記ビット線によるゲーティングを受ける。第
６図に示されるように、ビットコンプリメント線３０６
が右ブランチの薄膜負荷トランジスタ４２のチャネル２
３８の上を走っている。ビットコンプリメント線３０６
がチャネル２３８に接近していることは、ビットコンプ
リメント線３０６がロー（ＬＯＷ ）である場合に全く
影響を与えない。リセット（ＲＥＳＥＴ ）を効果あら
しめるためにビットコンプリメント線３０６をハイ（Ｈ
ＩＧＨ）にすると、その効果はメモリセル３０の状態に
よって有利であったり不利であったりする。メモリセル
３０がリセット（ＲＥＳＥＴ ）であると、右ブランチ
の駆動トランジスタ３４がオフ（ＯＦＦ ）でチャネル
領域２３８が導通状態になる。ビットコンプリメント線
３０６に於けるハイ（ＨＩＧＨ）によって、チャネル領
域２３８がより一層良好な導通状態となりかつ安定性が
強化される。メモリセル３０がセット（ＳＥＴ ）の場
合に、右ブランチの駆動トランジスタ３４がオン（ＯＮ
）であり、かつチャネル領域２３８が非導通状態になる
。ビットコンプリメント線３０６に於けるハイ（ＨＩＧ
Ｈ）によってチャネル領域２３８が導通状態となり、か
つ低待機電流に不利な影響を与える。
【００２９】上述した効果は、メモリ全体に亘って測定
した場合に比較的重要でない傾向がある。それにも拘わ
らず、必要に応じて低減させたり排除することができる
。或る方法では、前記ビット線が、薄膜トランジスタ４
０、４２の前記チャネル領域の上を通らないように再配
線される。第５図は、ビットコンプリメント線３０６を
チャネル領域２３８に関して幾分ずらした状態を示して
いる。ビットコンプリメント線３０６は、上下方向の重
複を避けかつチャネル２３８に於けるキャリアのエンハ
ンスメントを最小にするために、チャネル２３８に関し
て完全にずらすことができる。別の方法では、第９図に
示されるように、導電性セグメント５０４をビットコン
プリメント線３０６とチャネル２３８との間に設け、か
つコンタクト孔５０２を介して薄膜負荷トランジスタ４
２のソース２３６に接続する。導電セグメント５０４は
、ＬＴＯ酸化膜５００の上に被着された第３ポリシリコ
ン層からパターン形成される。ポリサイド及び金属のよ
うな他の導電材料が同様に適当である。導電セグメント
５０４がチャネル２３８をビットコンプリメント線３０
６から遮蔽し、かつ導電セグメント５０４及びゲート１
０６双方がチャネル２３８に於けるキャリアのエンハン
スメントを制御する。このようなメモリセルと等価の回
路が第１０図に示されており、薄膜負荷トランジスタ５
４０、５４２が実質的に第９図に示される手方で変形さ
れている。或る変形例では、導電セグメント５４０が電
位Ｖｓｓに接続される。
した場合に比較的重要でない傾向がある。それにも拘わ
らず、必要に応じて低減させたり排除することができる
。或る方法では、前記ビット線が、薄膜トランジスタ４
０、４２の前記チャネル領域の上を通らないように再配
線される。第５図は、ビットコンプリメント線３０６を
チャネル領域２３８に関して幾分ずらした状態を示して
いる。ビットコンプリメント線３０６は、上下方向の重
複を避けかつチャネル２３８に於けるキャリアのエンハ
ンスメントを最小にするために、チャネル２３８に関し
て完全にずらすことができる。別の方法では、第９図に
示されるように、導電性セグメント５０４をビットコン
プリメント線３０６とチャネル２３８との間に設け、か
つコンタクト孔５０２を介して薄膜負荷トランジスタ４
２のソース２３６に接続する。導電セグメント５０４は
、ＬＴＯ酸化膜５００の上に被着された第３ポリシリコ
ン層からパターン形成される。ポリサイド及び金属のよ
うな他の導電材料が同様に適当である。導電セグメント
５０４がチャネル２３８をビットコンプリメント線３０
６から遮蔽し、かつ導電セグメント５０４及びゲート１
０６双方がチャネル２３８に於けるキャリアのエンハン
スメントを制御する。このようなメモリセルと等価の回
路が第１０図に示されており、薄膜負荷トランジスタ５
４０、５４２が実質的に第９図に示される手方で変形さ
れている。或る変形例では、導電セグメント５４０が電
位Ｖｓｓに接続される。
【００３０】以上本発明について上述した実施例に基づ
いて説明したが、本発明はその技術的範囲内に於て様々
な変形・変更を加えて実施することができる。例えば、
本発明は上述した特定のレイアウトに制限されるもので
はなく、上述した特定の範囲または値のパラメータに限
定されるものでもなく、それらのパラメータ値は当業者
にとって周知のように集積回路デバイスの所望の特徴に
従って変化する。従って、上述の実施例に代わる別の実
施例及び他の様々な変形例や改良が、本発明の技術的範
囲内に於て様々に実施することができる。
いて説明したが、本発明はその技術的範囲内に於て様々
な変形・変更を加えて実施することができる。例えば、
本発明は上述した特定のレイアウトに制限されるもので
はなく、上述した特定の範囲または値のパラメータに限
定されるものでもなく、それらのパラメータ値は当業者
にとって周知のように集積回路デバイスの所望の特徴に
従って変化する。従って、上述の実施例に代わる別の実
施例及び他の様々な変形例や改良が、本発明の技術的範
囲内に於て様々に実施することができる。
【００３１】
【発明の効果】本発明によれば、ＳＲＡＭセルが、上述
したように相補的なレイアウトに構成されて、一方のブ
ランチの駆動トランジスタが他方のブランチの駆動トラ
ンジスタと共にゲーティングされる。また、一方のブラ
ンチの駆動トランジスタがオンであると、他方のブラン
チの駆動トランジスタがオフでありかつ該他方のブラン
チの薄膜トランジスタがオンであるので、該薄膜トラン
ジスタは、該ブランチの駆動トランジスタがそのドレイ
ンノードを容易にプルダウンできない程度に十分な電流
を供給することができる。このため、低い待機電流が得
られ、かつ安定性の強化が図られる。
したように相補的なレイアウトに構成されて、一方のブ
ランチの駆動トランジスタが他方のブランチの駆動トラ
ンジスタと共にゲーティングされる。また、一方のブラ
ンチの駆動トランジスタがオンであると、他方のブラン
チの駆動トランジスタがオフでありかつ該他方のブラン
チの薄膜トランジスタがオンであるので、該薄膜トラン
ジスタは、該ブランチの駆動トランジスタがそのドレイ
ンノードを容易にプルダウンできない程度に十分な電流
を供給することができる。このため、低い待機電流が得
られ、かつ安定性の強化が図られる。
【図１】従来の高抵抗ＳＲＡＭセルを示す概略的な回路
図である。
図である。
【図２】図１の負荷抵抗に代えてＰＭＯＳトランジスタ
を有する従来の６トランジスタＳＲＡＭセルを示す概略
的な回路図である。
を有する従来の６トランジスタＳＲＡＭセルを示す概略
的な回路図である。
【図３】本発明によるＳＲＡＭセルを示す概略的な回路
図である。
図である。
【図４】図３のＳＲＡＭセルの１部分を示すレイアウト
図である。
図である。
【図５】図３に示す型式の部分的に完成したＳＲＡＭセ
ルの図４のＦ５−Ｆ５線に於ける断面図である。
ルの図４のＦ５−Ｆ５線に於ける断面図である。
【図６】図３に示す型式の部分的に完成したＳＲＡＭセ
ルの図４のＦ６−Ｆ６線に於ける断面図である。
ルの図４のＦ６−Ｆ６線に於ける断面図である。
【図７】ＳＲＡＭセルの製造の中間段階に於て、図３に
示される型式のＳＲＡＭセルを図４のＦ５−Ｆ５線に沿
って示す断面図である。
示される型式のＳＲＡＭセルを図４のＦ５−Ｆ５線に沿
って示す断面図である。
【図８】ＳＲＡＭセルの製造の図７と別の中間段階に於
ける図７と同様の断面図ある。
ける図７と同様の断面図ある。
【図９】図４乃至図６に示す型式のＳＲＡＭセルの部分
的に完成した状態の変形例を示す断面図である。
的に完成した状態の変形例を示す断面図である。
【図１０】図９のＳＲＡＭセルを示す概略的な回路図で
ある。
ある。
２ ＳＲＡＭセル
４、６ ＮＭＯＳ駆動トランジスタ
８、１０ ＮＭＯＳアクセストランジスタ１２、１４
抵抗 １６、１８ Ｐチャネルトランジスタ２６ トラン
ジスタ回路 ３０ ＳＲＡＭセル ３２ ＮＭＯＳ駆動トランジスタ ３３ ノード ３４ ＮＭＯＳ駆動トランジスタ ３５ ノード ３６、３８ ＮＭＯＳアクセストランジスタ４０、４
２ 負荷、ｎチャネル・ディプレッションモード薄膜
トランジスタ １００ 基板 １０２ ソース領域 １０４ ドレイン領域 １０６ ゲート、セグメント １０８ 第１ポリシリコン部分 １１０ 珪化タングステン部分 １１２ 埋込みコンタクト １１４ 第１ポリシリコン部分 １１５ 珪化タングステン部分 １１６ 埋込みコンタクト １１８、１２０ セグメント １２２ 埋込みコンタクト １２４ ソース、第２ポリシリコン層１２６ ゲー
ト １２８ ドレイン １３２ セグメント １３４ コンタクト孔 １３６ ソース領域 １３８ チャネル領域、第２ポリシリコン部分２０２
ソース領域 ２０４ ドレイン領域 ２０６ ゲート、セグメント ２１２ 埋込みコンタクト ２１６ 埋込みコンタクト ２２４ ソース ２２６ ゲート ２２８ ドレイン ２３０ コンタクト孔 ２３４ コンタクト孔 ２３６ ソース領域 ２３８ チャネル領域、第２ポリシリコン部分２４０
第２ポリシリコン、ドレインセグメント３００
ワード線 ３０２ 第１ポリシリコン部分 ３０４ 珪化タングステン部分 ３０６ ビットコンプリメント線 ３０８ 第１ポリＶＳＳ線 ３１０ 第２ポリシリコン部分ＶＣＣ線４０４、４０
６、４０８ 側壁スペーサ４１０ ＬＴＯ層、フォ
トレジスト層４１２ フォトレジスト ４１４ ＢＰＳＧ層 ５００ ＬＴＯ酸化膜 ５０４ 導電セグメント ５４０ 導電セグメント、薄膜負荷トランジスタ５４
２ 薄膜負荷トランジスタ
抵抗 １６、１８ Ｐチャネルトランジスタ２６ トラン
ジスタ回路 ３０ ＳＲＡＭセル ３２ ＮＭＯＳ駆動トランジスタ ３３ ノード ３４ ＮＭＯＳ駆動トランジスタ ３５ ノード ３６、３８ ＮＭＯＳアクセストランジスタ４０、４
２ 負荷、ｎチャネル・ディプレッションモード薄膜
トランジスタ １００ 基板 １０２ ソース領域 １０４ ドレイン領域 １０６ ゲート、セグメント １０８ 第１ポリシリコン部分 １１０ 珪化タングステン部分 １１２ 埋込みコンタクト １１４ 第１ポリシリコン部分 １１５ 珪化タングステン部分 １１６ 埋込みコンタクト １１８、１２０ セグメント １２２ 埋込みコンタクト １２４ ソース、第２ポリシリコン層１２６ ゲー
ト １２８ ドレイン １３２ セグメント １３４ コンタクト孔 １３６ ソース領域 １３８ チャネル領域、第２ポリシリコン部分２０２
ソース領域 ２０４ ドレイン領域 ２０６ ゲート、セグメント ２１２ 埋込みコンタクト ２１６ 埋込みコンタクト ２２４ ソース ２２６ ゲート ２２８ ドレイン ２３０ コンタクト孔 ２３４ コンタクト孔 ２３６ ソース領域 ２３８ チャネル領域、第２ポリシリコン部分２４０
第２ポリシリコン、ドレインセグメント３００
ワード線 ３０２ 第１ポリシリコン部分 ３０４ 珪化タングステン部分 ３０６ ビットコンプリメント線 ３０８ 第１ポリＶＳＳ線 ３１０ 第２ポリシリコン部分ＶＣＣ線４０４、４０
６、４０８ 側壁スペーサ４１０ ＬＴＯ層、フォ
トレジスト層４１２ フォトレジスト ４１４ ＢＰＳＧ層 ５００ ＬＴＯ酸化膜 ５０４ 導電セグメント ５４０ 導電セグメント、薄膜負荷トランジスタ５４
２ 薄膜負荷トランジスタ
Claims (20)
- 【請求項１】 第１及び第２多数キャリア領域とゲー
トとを有する第１電界効果トランジスタと、第１及び第
２多数キャリア領域とゲートとを有する第２電界効果ト
ランジスタとを備え、前記第１及び第２トランジスタが
交差接続され、それらの前記各第１多数キャリア領域が
第１電位に接続され、かつ前記各第２多数キャリア領域
が第２電位に接続されており、前記第１トランジスタの
前記第１多数キャリア領域と前記第１電位との間に接続
されたチャネルを有し、かつ前記第２トランジスタと共
通にゲーティングされる第３電界効果トランジスタと、
前記第２トランジスタの前記第１多数キャリア領域と前
記第１電位との間に接続されたチャネルを有し、かつ前
記第１トランジスタと共通にゲーティングされる第４電
界効果トランジスタとを更に備えることを特徴とするス
タティックランダムアクセス・メモリセル。 - 【請求項２】 前記第３トランジスタが、主に前記第
２トランジスタのゲートによってゲーティングされ、か
つ前記第４トランジスタが、主に前記第１トランジスタ
のゲートによってゲーティングされることを特徴とする
請求項１に記載のスタティックランダムアクセス・メモ
リセル。 - 【請求項３】 前記第１及び第２トランジスタがＮＭ
ＯＳトランジスタであり、かつ前記第３及び第４トラン
ジスタがそれぞれにゲートとを有する薄膜ＮＭＯＳトラ
ンジスタであり、前記第１及び第４トランジスタの前記
ゲートが共通であり、かつ前記第２及び第３トランジス
タの前記ゲートが共通であることを特徴とする請求項１
に記載のスタティックランダムアクセス・メモリセル。 - 【請求項４】 前記第１及び第２トランジスタの前記
第１多数キャリア領域がドレインであり、前記第１及び
第２トランジスタの前記第２多数キャリア領域がソース
であり、前記第１電位がＶＣＣであり、かつ前記第２電
位がＶＳＳであることを特徴とする請求項２に記載のス
タティックランダムアクセス・メモリセル。 - 【請求項５】 前記第１及び第２トランジスタが駆動
トランジスタであり、前記第３及び第４トランジスタが
負荷トランジスタであって、ビット線と前記第１トラン
ジスタの前記第１多数キャリア領域との間に接続され、
ワード線によって制御される第１アクセストランジスタ
と、ビットコンプリメント線と前記第２トランジスタの
第１多数キャリア領域との間に接続され、前記ワード線
によって制御される第２アクセストランジスタとを更に
備えることを特徴とする請求項１に記載のスタティック
ランダムアクセス・メモリセル。 - 【請求項６】 電位ＶＳＳに接続されたソースと、ド
レインと、ゲートとを有する第１駆動ＭＯＳＦＥＴと、
電位ＶＳＳに接続されたソースと、前記第１駆動ＭＯＳ
ＦＥＴのドレインに接続されたゲートと、前記第１駆動
ＭＯＳＦＥＴのゲートに接続されたドレインとを有する
第２駆動ＭＯＳＦＥＴと、前記第２駆動トランジスタの
ゲートと共通であるゲートと、前記第２駆動トランジス
タの前記ドレインに接続されたソースと、電位ＶＣＣに
接続されたドレインとを有する第１薄膜負荷トランジス
タと、前記第１駆動トランジスタのゲートと共通である
ゲートと、前記第１駆動トランジスタの前記ドレインに
接続されたソースと、電位ＶＣＣに接続されたドレイン
とを有する第２薄膜負荷トランジスタと、前記第１駆動
ＭＯＳＦＥＴの前記ドレインに接続された第１ソース／
ドレインと、ビット線に接続された第２ソース／ドレイ
ンと、ワード線に接続されたゲートとを有する第１アク
セスＭＯＳＦＥＴと、前記第２駆動ＭＯＳＦＥＴの前記
ドレインに接続された第１ソース／ドレインと、ビット
コンプリメント線に接続された第２ソース／ドレインと
、前記ワード線に接続されたゲートとを有する第２アク
セスＭＯＳＦＥＴとを備えることを特徴とするスタティ
ックランダムアクセスＭＯＳＦＥＴメモリセル。 - 【請求項７】 能動領域に配置されたチャネルと、該
チャネルの上に位置する第１薄膜を含むゲート構造とを
有する第１駆動トランジスタと、能動領域に配置された
チャネルと、該チャネルの上に位置する第１薄膜を含む
ゲート構造とを有する第２駆動トランジスタと、前記第
２駆動トランジスタの前記ゲートの部分の上に位置する
領域に制限された第２薄膜からなるチャネルを有する第
１負荷トランジスタとを備え、前記第１駆動トランジス
タが、前記第１負荷トランジスタのドープド多数キャリ
ア領域に導電接続され、かつビット線に制御可能に導電
接続されたドープド多数キャリア領域を有し、かつ前記
第１駆動トランジスタの前記ゲートの部分の上に位置す
る領域に制限された第２薄膜からなるチャネルを有する
第２負荷トランジスタを更に備え、前記第２駆動トラン
ジスタが、前記第２負荷トランジスタのドープド多数キ
ャリア領域に導電接続され、かつビットコンプリメント
線に制御可能に導電接続されたドープド多数キャリア領
域を有することを特徴とするスタティックランダムアク
セスＭＯＳＦＥＴメモリセル。 - 【請求項８】 前記第２負荷トランジスタの前記チャ
ネルの下側に位置する前記第１駆動トランジスタの前記
ゲートの前記部分が前記ゲート全体であり、かつ前記第
１負荷トランジスタの前記チャネルの下側に位置する第
２駆動トランジスタの前記ゲートの前記部分が前記ゲー
ト全体であることを特徴とする請求項７に記載のスタテ
ィックランダムアクセスＭＯＳＦＥＴメモリセル。 - 【請求項９】 前記第１及び第２駆動トランジスタの
各前記ゲート構造の前記第１薄膜がポリサイド（ｐｏｌ
ｙｃｉｄｅ）であることを特徴する請求項７に記載のス
タティックランダムアクセスＭＯＳＦＥＴメモリセル。 - 【請求項１０】 前記ポリサイドが、ドープされたポ
リシリコンの上に位置する珪化タングステンであること
を特徴する請求項７に記載のスタティックランダムアク
セスＭＯＳＦＥＴメモリセル。 - 【請求項１１】 前記第１及び第２駆動トランジスタ
の各前記ゲート構造が、それぞれに側壁を有する第１薄
膜と、該側壁上に被着されたスペーサとからなることを
特徴する請求項７に記載のスタティックランダムアクセ
スＭＯＳＦＥＴメモリセル。 - 【請求項１２】 前記第１及び第２負荷トランジスタ
の前記各チャネルの前記第２薄膜がポリシリコンである
ことを特徴とする請求項７に記載のスタティックランダ
ムアクセスＭＯＳＦＥＴメモリセル。 - 【請求項１３】 前記第１及び第２負荷トランジスタ
の各ドープド多数キャリア領域が、ドープされた第２薄
膜であることを特徴とする請求項７に記載のスタティッ
クランダムアクセスＭＯＳＦＥＴメモリセル。 - 【請求項１４】 前記第１及び第２負荷トランジスタ
の前記各チャネルの前記第２薄膜がドープされていない
ポリシリコンであり、かつ前記第１及び第２負荷トラン
ジスタの前記各ドープド多数キャリア領域の前記第２薄
膜がドープされたポリシリコンであることを特徴とする
請求項１３に記載のスタティックランダムアクセスＭＯ
ＳＦＥＴメモリセル。 - 【請求項１５】 前記第１負荷トランジスタの前記チ
ャネルの上に位置する前記ビット線と前記第１負荷トラ
ンジスタの前記チャネルとの間に配置された導電性第３
薄膜の第１セグメントと、前記第２負荷トランジスタの
前記チャネルの上に位置する前記ビットコンプリメント
線と前記第２負荷トランジスタの前記チャネルとの間に
配置された導電性第３薄膜の第２セグメントとを更に備
えることを特徴とする請求項７に記載のスタティックラ
ンダムアクセスＭＯＳＦＥＴメモリセル。 - 【請求項１６】 前記第１セグメントが第２駆動トラ
ンジスタの前記ゲートに接続され、かつ前記第２セグメ
ントが前記第１駆動トランジスタの前記ゲートに接続さ
れていることを特徴とする請求項１５に記載のスタティ
ックランダムアクセスＭＯＳＦＥＴメモリセル。 - 【請求項１７】 前記第１及び第２セグメントが基準
電位に接続されていることを特徴とする請求項１５に記
載のスタティックランダムアクセスＭＯＳＦＥＴメモリ
セル。 - 【請求項１８】 前記導電性第３材料がドープされた
ポリシリコンであることを特徴とする請求項１５に記載
のスタティックランダムアクセスＭＯＳＦＥＴメモリセ
ル。 - 【請求項１９】 前記導電性第３材料がポリサイドで
あることを特徴とする請求項１５に記載のスタティック
ランダムアクセスＭＯＳＦＥＴメモリセル。 - 【請求項２０】 前記導電性第３材料が金属であるこ
とを特徴とする請求項１５に記載のスタティックランダ
ムアクセスＭＯＳＦＥＴメモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US56829690A | 1990-08-15 | 1990-08-15 | |
| US07/568,296 | 1990-08-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233755A true JPH04233755A (ja) | 1992-08-21 |
Family
ID=24270724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2411175A Pending JPH04233755A (ja) | 1990-08-15 | 1990-12-17 | スタティックランダムアクセス・メモリセルとスタティックランダムアクセスｍｏｓｆｅｔメモリセル |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0471126A3 (ja) |
| JP (1) | JPH04233755A (ja) |
| KR (1) | KR920005340A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060087A (ja) * | 2001-08-10 | 2003-02-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| CN102470254A (zh) * | 2009-09-09 | 2012-05-23 | 学校法人东海大学 | 肿瘤细胞的选择性杀伤方法及用于该方法的装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS612357A (ja) * | 1984-06-15 | 1986-01-08 | Hitachi Ltd | 半導体装置 |
| JPS61121467A (ja) * | 1984-11-19 | 1986-06-09 | Seiko Epson Corp | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60130161A (ja) * | 1983-12-16 | 1985-07-11 | Fujitsu Ltd | スタテイツクメモリセル |
-
1990
- 1990-11-29 EP EP19900312997 patent/EP0471126A3/en not_active Withdrawn
- 1990-12-04 KR KR1019900019819A patent/KR920005340A/ko not_active Application Discontinuation
- 1990-12-17 JP JP2411175A patent/JPH04233755A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS612357A (ja) * | 1984-06-15 | 1986-01-08 | Hitachi Ltd | 半導体装置 |
| JPS61121467A (ja) * | 1984-11-19 | 1986-06-09 | Seiko Epson Corp | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060087A (ja) * | 2001-08-10 | 2003-02-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| CN102470254A (zh) * | 2009-09-09 | 2012-05-23 | 学校法人东海大学 | 肿瘤细胞的选择性杀伤方法及用于该方法的装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920005340A (ko) | 1992-03-28 |
| EP0471126A2 (en) | 1992-02-19 |
| EP0471126A3 (en) | 1992-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5536960A (en) | VLSIC semiconductor memory device with cross-coupled inverters with improved stability to errors | |
| EP0523830B1 (en) | A stacked CMOS SRAM cell with polysilicon transistor load | |
| US5482878A (en) | Method for fabricating insulated gate field effect transistor having subthreshold swing | |
| EP0952614B1 (en) | Field effect device with polycrystaline silicon channel | |
| JPH0613582A (ja) | 薄膜疑似プレーナｐｆｅｔデバイスを作製する方法 | |
| JPH06196658A (ja) | 半導体メモリ装置およびその製造方法 | |
| US6031267A (en) | Compact static RAM cell | |
| JP3227983B2 (ja) | 半導体装置及びその製造方法 | |
| JP2589438B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| US5348901A (en) | Interconnect and resistor for integrated circuits | |
| US5885862A (en) | Poly-load resistor for SRAM cell | |
| US5985707A (en) | Semiconductor memory device with improved current control through an access transistor and method thereof | |
| JP3074758B2 (ja) | スタティック半導体記憶装置及びその製造方法 | |
| US6514823B2 (en) | Method of making loadless four-transistor memory cell with different gate insulation thicknesses for N-channel drive transistors and P-channel access transistors | |
| US5705418A (en) | Process for fabricating reduced-thickness high-resistance load resistors in four-transistor SRAM devices | |
| US6025253A (en) | Differential poly-edge oxidation for stable SRAM cells | |
| US5686338A (en) | Process for fabricating high-resistance load resistors using dummy polysilicon in four-transistor SRAM devices | |
| US6065973A (en) | Memory cell having active regions without N+ implants | |
| JPH04233755A (ja) | スタティックランダムアクセス・メモリセルとスタティックランダムアクセスｍｏｓｆｅｔメモリセル | |
| US5953606A (en) | Method for manufacturing a TFT SRAM memory device with improved performance | |
| JP3404123B2 (ja) | 半導体集積回路装置 | |
| JP3231345B2 (ja) | 半導体記憶装置及びその製造方法 | |
| EP0821413B1 (en) | SRAM-cells and method of fabrication | |
| JP2621824B2 (ja) | 半導体装置の製造方法 | |
| JPH08167655A (ja) | 半導体集積回路装置およびその製造方法 |