JPH0613582A - 薄膜疑似プレーナpfetデバイスを作製する方法 - Google Patents
薄膜疑似プレーナpfetデバイスを作製する方法Info
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- JPH0613582A JPH0613582A JP5028725A JP2872593A JPH0613582A JP H0613582 A JPH0613582 A JP H0613582A JP 5028725 A JP5028725 A JP 5028725A JP 2872593 A JP2872593 A JP 2872593A JP H0613582 A JPH0613582 A JP H0613582A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【目的】 CMOSあるいはBiCMOS半導体の構造
体に、薄膜疑似プレーナ・ポリシリコン・ゲートPFE
Tを作製する方法を提供する。 【構成】 初期構造体として、複数の絶縁領域(28)
を備えた主表面を有するP形のシリコン基板(23)を
作製し、所定の絶縁領域(28E)上にポリシリコン・
ランド(32A)を設け、バルクPFETを続いて形成
するためのNウェル領域(35)を基板(23)に形成
し、構造体の所望の位置に、絶縁体で被覆した導電性ポ
リシリコン・スタッド(39A,…)を形成し、構造体
に、バルクNFETの自己整合したソース/ドレイン領
域(50)を形成し、構造体とポリシリコン・ランドに
それぞれ、バルクNFETおよびpPFETの自己整合
したソース/ドレイン領域(52)を形成し、ソース/
ドレイン領域を含む所望の位置にコンタクト領域(5
3)を形成する。
体に、薄膜疑似プレーナ・ポリシリコン・ゲートPFE
Tを作製する方法を提供する。 【構成】 初期構造体として、複数の絶縁領域(28)
を備えた主表面を有するP形のシリコン基板(23)を
作製し、所定の絶縁領域(28E)上にポリシリコン・
ランド(32A)を設け、バルクPFETを続いて形成
するためのNウェル領域(35)を基板(23)に形成
し、構造体の所望の位置に、絶縁体で被覆した導電性ポ
リシリコン・スタッド(39A,…)を形成し、構造体
に、バルクNFETの自己整合したソース/ドレイン領
域(50)を形成し、構造体とポリシリコン・ランドに
それぞれ、バルクNFETおよびpPFETの自己整合
したソース/ドレイン領域(52)を形成し、ソース/
ドレイン領域を含む所望の位置にコンタクト領域(5
3)を形成する。
Description
【0001】
【産業上の利用分野】本発明は半導体デバイスを製造す
る方法に関し、特に、CMOSあるいはBiCMOSチ
ップ内に、薄膜疑似プレーナ・ポリシリコンPFETデ
バイスおよバルクFETデバイスを同時に形成する方法
に関するものである。本発明はまた、上記方法を実施し
て得られる半導体の構造体に関するものである。特に本
発明の方法は、6デバイス(6D)SRAMセルにおけ
る負荷として広く用いられているポリシリコンPFET
を形成するために用いることができる。
る方法に関し、特に、CMOSあるいはBiCMOSチ
ップ内に、薄膜疑似プレーナ・ポリシリコンPFETデ
バイスおよバルクFETデバイスを同時に形成する方法
に関するものである。本発明はまた、上記方法を実施し
て得られる半導体の構造体に関するものである。特に本
発明の方法は、6デバイス(6D)SRAMセルにおけ
る負荷として広く用いられているポリシリコンPFET
を形成するために用いることができる。
【0002】
【従来の技術と解決すべき課題】スタティック・ランダ
ム・アクセス・メモリ(SRAM)では、最近まで多結
晶シリコン(ポリシリコン)による抵抗が一般に負荷デ
バイスとして用いられていた。いわゆる4D/2R・S
RAM内のNFET上にポリシリコン負荷抵抗を積層す
る方法が、SRAMチップ・レイアウトの設計において
大いに評価されてきたが、それはセルの面積が、NFE
Tの占める面積のみによって確定するからであり、その
結果SRAMセルのサイズを大幅に縮小することが可能
となる。このようなSRAMセルの負荷抵抗は、本来の
ポリシリコン材料あるいは弱くドーピングしたポリシリ
コン材料の非常に薄い膜あるいは層によるポリシリコン
・ランド抵抗により形成する。しかし、これらのランド
抵抗は、セルから引き出せる電流を減少させてしまうの
で、非常に高い値、すなわちテラ(1012)Ωのレンジ
あるいはそれ以上の高い値としなければならず、そのた
め、この種のSRAMセル・チップの容量が1メガビッ
ト程度に制限される結果となっている。もしそれ以上の
容量にしようとすると、ポリシリコン層は非常に薄いも
のにしなければならず、プロセスの制御が極めて難しく
なる。さらに、負荷抵抗を備えたSRAMセルは、アル
ファ粒子および宇宙線によって生じるソフト・エラーに
対して非常に敏感である。従って、このような限界を越
えるためには、負荷デバイスとして、ポリシリコン抵抗
の代りに抵抗として接続したPFETを用いる必要があ
る。ただし、その場合には製造工程がより複雑になると
いう大きな問題が生じる。
ム・アクセス・メモリ(SRAM)では、最近まで多結
晶シリコン(ポリシリコン)による抵抗が一般に負荷デ
バイスとして用いられていた。いわゆる4D/2R・S
RAM内のNFET上にポリシリコン負荷抵抗を積層す
る方法が、SRAMチップ・レイアウトの設計において
大いに評価されてきたが、それはセルの面積が、NFE
Tの占める面積のみによって確定するからであり、その
結果SRAMセルのサイズを大幅に縮小することが可能
となる。このようなSRAMセルの負荷抵抗は、本来の
ポリシリコン材料あるいは弱くドーピングしたポリシリ
コン材料の非常に薄い膜あるいは層によるポリシリコン
・ランド抵抗により形成する。しかし、これらのランド
抵抗は、セルから引き出せる電流を減少させてしまうの
で、非常に高い値、すなわちテラ(1012)Ωのレンジ
あるいはそれ以上の高い値としなければならず、そのた
め、この種のSRAMセル・チップの容量が1メガビッ
ト程度に制限される結果となっている。もしそれ以上の
容量にしようとすると、ポリシリコン層は非常に薄いも
のにしなければならず、プロセスの制御が極めて難しく
なる。さらに、負荷抵抗を備えたSRAMセルは、アル
ファ粒子および宇宙線によって生じるソフト・エラーに
対して非常に敏感である。従って、このような限界を越
えるためには、負荷デバイスとして、ポリシリコン抵抗
の代りに抵抗として接続したPFETを用いる必要があ
る。ただし、その場合には製造工程がより複雑になると
いう大きな問題が生じる。
【0003】図1に従来の、PFETを負荷デバイスと
して備えた6DSRAMセル回路1を示す。いわゆる駆
動トランジスタである、2つの交差接続したNFET
N1,N2が、第1の電源Vss(通常、グランドGn
d)に接続された共通ノード2と、各ノード3,4との
間に接続されている。これらのノード3,4はPFET
P1,P2をそれぞれ通じて共通ノード5に接続さ
れ、ノード5は第2の電源(通常、正の電圧Vcc)に
接続されている。一方、ノード3,4はまたそれぞれビ
ット・ラインBLT,BLCに、いわゆるアクセス・ト
ランジスタのNFET N3,N4を通じて接続されて
いる。NFET N3,N4のゲート電極は、読み出し
および書き込み動作のためにワード・ラインWLに接続
されている。
して備えた6DSRAMセル回路1を示す。いわゆる駆
動トランジスタである、2つの交差接続したNFET
N1,N2が、第1の電源Vss(通常、グランドGn
d)に接続された共通ノード2と、各ノード3,4との
間に接続されている。これらのノード3,4はPFET
P1,P2をそれぞれ通じて共通ノード5に接続さ
れ、ノード5は第2の電源(通常、正の電圧Vcc)に
接続されている。一方、ノード3,4はまたそれぞれビ
ット・ラインBLT,BLCに、いわゆるアクセス・ト
ランジスタのNFET N3,N4を通じて接続されて
いる。NFET N3,N4のゲート電極は、読み出し
および書き込み動作のためにワード・ラインWLに接続
されている。
【0004】記憶ノード3,4の複雑さのため、高密度
のCMOS・SRAMセルの構成は極めて多様である。
例えば、”スタンドバイ電流が0.1μAで、グランド
・バウンスのない1メガビットCMOS・SRAM”
(Andoほか、IEEE JSSC、第24巻、6
号、′89年12月、ページ1708−1713)に
は、積層ポリシリコン・ゲートPFETの使用について
記述されており、そこではNFET N1およびPFE
T P1に同一のゲート電極を共有させている。この技
術を、0.8μmツイン・ウェルCMOSプロセスで用
いることにより、41μm2 という小サイズのメモリセ
ルが実現されている。このアプローチに対する賛否両論
については、1990年7月31日に出願された欧州特
許出願第90480109.9号明細書において分析さ
れている。
のCMOS・SRAMセルの構成は極めて多様である。
例えば、”スタンドバイ電流が0.1μAで、グランド
・バウンスのない1メガビットCMOS・SRAM”
(Andoほか、IEEE JSSC、第24巻、6
号、′89年12月、ページ1708−1713)に
は、積層ポリシリコン・ゲートPFETの使用について
記述されており、そこではNFET N1およびPFE
T P1に同一のゲート電極を共有させている。この技
術を、0.8μmツイン・ウェルCMOSプロセスで用
いることにより、41μm2 という小サイズのメモリセ
ルが実現されている。このアプローチに対する賛否両論
については、1990年7月31日に出願された欧州特
許出願第90480109.9号明細書において分析さ
れている。
【0005】他の技術として、NFET N1およびP
FET P2のそれぞれドレイン領域およびゲート電極
が同一の電位であるという特徴を備えた技術が、“4メ
ガビットおよびさらに高密度のSRAMのためのTFT
セル技術”と題する論文(Kimugawaほか、IE
EEの1990年のVLSI技術に関するシンポジウ
ム、4.3、ページ23−24)に記述されている。図
2の部分断面図は、図1の6D・SRAMセル回路を従
来のCMOS製造プロセスにもとづいて半導体基板に集
積化した場合の構造体を示す。なお、図2の構造体は本
発明では図32のようになる。上記薄膜製造プロセスに
よって形成され、負荷デバイスとして用いられるPFE
Tは、その上下逆さまの構造、すなわち反転した構造の
ため、以下ではiPFETと云う。構造体6は、0.5
μmCMOSプロセスによりメモリセル・サイズ20.
3μm2 を実現する最も最新の技術の好例である。図2
において、7はP形のシリコン基板である。8は、各フ
ィールドの酸化物のくぼみ(ROX)の領域であり、構
造体内の各能動領域を絶縁するために用いる。9は、N
FETの能動N+ 埋込みソースおよびドレイン領域であ
るが、それらの一部はiPFETのためのゲート電極と
しても用いる。図2は、図1のFETデバイスN2,P
2をより具体的に表している。10は、一般にSiO2
層であるゲート絶縁体層であり、バルクFETデバイ
ス、すなわちCMOS製造プロセスにより基板内に形成
した標準的なNFETおよびPFETのゲート絶縁体を
形成している。タングステン・ポリサイド層11は、高
レベルにドーピングしたN+ ポリシリコンとタングステ
ンとを合金化することにより得る。層11はパターン化
して、バルクFETデバイスのゲート電極の輪郭を形成
する。11−1,11−2はそれぞれNFET N2,
N1のゲート電極であり、11−3は図1には示さなか
ったFETデバイスのゲート電極である。ゲート電極1
1−2は、NFETN2のドレイン領域DN2である領
域9−2と内部でコンタクトしている。SiO2 層12
はiPFETのゲート絶縁体を形成していおり、ゲート
電極11−1,11−2(部分的に),11−3とコン
タクトしている。N+ ドーピング領域9−3は、iPF
ET P2のゲート電極GP2としての役割と(酸化物
層12はiPFET P2のゲート絶縁体である。)、
NFET N1のドレイン領域DN1としての役割を果
たす。ポリシリコン・ランド13−1はゲート電極9−
3,11−3を被覆しており、そして層12の前記Si
O2 によってゲート電極より絶縁されている。ポリシリ
コン・ランド13−1は、軽度Pドープ・ポリシリコン
層13を選択的にドーピングし、パターン化することに
よって形成する(ドーピングはiPFETのスレッショ
ルド電圧VTを調整するために行う)。なお、ポリシリ
コン層13は、iPFETの本体を形成するよう堆積さ
せ、再結晶化してある。図2より明らかなように、この
ポリシリコン・ランド13−1は、N+ 領域9−3の真
上の部分を除いて、P形のドーパントによって高度ドー
ピングしてある。ランド13−1の軽度ドープ部分はi
PFETP2のチャネル領域を形成し、一方、隣接する
高度P+ ドープ部分はiPFET P2のソース領域お
よびドレイン領域をそれぞれ形成する。これらソース領
域およびドレイン領域はそれぞれSP2,DP2として
言うものとする。ポリシリコン・ランド13−1内でi
PFET P2のドレイン領域が拡張した部分は、酸化
物層12の開口部を通じて露出しているゲート電極11
−2の狭い部分にコンタクトしている。上記拡張部は以
下では拡張ドレイン領域EDP2と言う。より一般的に
は、酸化物層12は、各セルごとに、NFETのN+ ド
ープ・ポリシリコン・ゲート電極と、対応するiPFE
Tの隣接P+ 拡張ドレイン領域とのコンタクトが必要な
ところではすべて開放させる。なお、N+ 領域9−2、
NFET N1のゲート電極11−2、ならびにランド
13−1のiPFET P2の拡張ドレイン領域はノー
ド4の電位となっており、それによって、図1のセル回
路に示すように、望ましい電極の交差接続を達成してい
る。プロセスのこの段階では、この半導体の構造体は、
ポリシリコン・ゲートCMOS・FET技術のマスタ・
スライス処理の段階を完了したと言われる。すなわち、
バルク薄膜FET電極は基板に組み込まれたことにな
る。構造体は、約500nmのSiO2 の比較的厚い絶
縁層14によってパシベートする。このようにして、半
導体の構造体がFEOL(ラインのフロント・エンド)
処理の結果として得られる。以下に述べるように、各エ
レメントは個別化段階あるいはBEOL(ラインのバッ
ク・エンド)処理において形成する。タングステン・ポ
リシリコン・ランド15−1,15−2,15−3はタ
ングステン・ポリサイド層15をパターン化することに
より形成する。図2において、N+ 能動領域9−1(N
FET N2のソース領域)をグランドに接続するポリ
サイド・ランド15−1は、以下ではGndバスと言
う。さらに絶縁層SiO2 層16を設けることにより構
造体が完成する。絶縁層16にはコンタクト用開口を設
け、金属のビットラインBLR,BLCおよび電源バス
(例えばVcc電源バス)と確実な接続を可能とする。
なお、これらのビットラインおよび電源バスは、アルミ
ニューム・シリコン(Al−Si)層17をパターン化
することによって得る。構造体全体はSiO2 層18に
よってパシベートする。構造体の最上部には第2のアル
ミ層19が設けてある。これら連続するすべての層、特
にポリシリコン層13は、共形的に堆積させてある。従
って、構造体6の上方の層は実際には、典型的な波形あ
るいは城郭状の浮き彫りの外観となっている。
FET P2のそれぞれドレイン領域およびゲート電極
が同一の電位であるという特徴を備えた技術が、“4メ
ガビットおよびさらに高密度のSRAMのためのTFT
セル技術”と題する論文(Kimugawaほか、IE
EEの1990年のVLSI技術に関するシンポジウ
ム、4.3、ページ23−24)に記述されている。図
2の部分断面図は、図1の6D・SRAMセル回路を従
来のCMOS製造プロセスにもとづいて半導体基板に集
積化した場合の構造体を示す。なお、図2の構造体は本
発明では図32のようになる。上記薄膜製造プロセスに
よって形成され、負荷デバイスとして用いられるPFE
Tは、その上下逆さまの構造、すなわち反転した構造の
ため、以下ではiPFETと云う。構造体6は、0.5
μmCMOSプロセスによりメモリセル・サイズ20.
3μm2 を実現する最も最新の技術の好例である。図2
において、7はP形のシリコン基板である。8は、各フ
ィールドの酸化物のくぼみ(ROX)の領域であり、構
造体内の各能動領域を絶縁するために用いる。9は、N
FETの能動N+ 埋込みソースおよびドレイン領域であ
るが、それらの一部はiPFETのためのゲート電極と
しても用いる。図2は、図1のFETデバイスN2,P
2をより具体的に表している。10は、一般にSiO2
層であるゲート絶縁体層であり、バルクFETデバイ
ス、すなわちCMOS製造プロセスにより基板内に形成
した標準的なNFETおよびPFETのゲート絶縁体を
形成している。タングステン・ポリサイド層11は、高
レベルにドーピングしたN+ ポリシリコンとタングステ
ンとを合金化することにより得る。層11はパターン化
して、バルクFETデバイスのゲート電極の輪郭を形成
する。11−1,11−2はそれぞれNFET N2,
N1のゲート電極であり、11−3は図1には示さなか
ったFETデバイスのゲート電極である。ゲート電極1
1−2は、NFETN2のドレイン領域DN2である領
域9−2と内部でコンタクトしている。SiO2 層12
はiPFETのゲート絶縁体を形成していおり、ゲート
電極11−1,11−2(部分的に),11−3とコン
タクトしている。N+ ドーピング領域9−3は、iPF
ET P2のゲート電極GP2としての役割と(酸化物
層12はiPFET P2のゲート絶縁体である。)、
NFET N1のドレイン領域DN1としての役割を果
たす。ポリシリコン・ランド13−1はゲート電極9−
3,11−3を被覆しており、そして層12の前記Si
O2 によってゲート電極より絶縁されている。ポリシリ
コン・ランド13−1は、軽度Pドープ・ポリシリコン
層13を選択的にドーピングし、パターン化することに
よって形成する(ドーピングはiPFETのスレッショ
ルド電圧VTを調整するために行う)。なお、ポリシリ
コン層13は、iPFETの本体を形成するよう堆積さ
せ、再結晶化してある。図2より明らかなように、この
ポリシリコン・ランド13−1は、N+ 領域9−3の真
上の部分を除いて、P形のドーパントによって高度ドー
ピングしてある。ランド13−1の軽度ドープ部分はi
PFETP2のチャネル領域を形成し、一方、隣接する
高度P+ ドープ部分はiPFET P2のソース領域お
よびドレイン領域をそれぞれ形成する。これらソース領
域およびドレイン領域はそれぞれSP2,DP2として
言うものとする。ポリシリコン・ランド13−1内でi
PFET P2のドレイン領域が拡張した部分は、酸化
物層12の開口部を通じて露出しているゲート電極11
−2の狭い部分にコンタクトしている。上記拡張部は以
下では拡張ドレイン領域EDP2と言う。より一般的に
は、酸化物層12は、各セルごとに、NFETのN+ ド
ープ・ポリシリコン・ゲート電極と、対応するiPFE
Tの隣接P+ 拡張ドレイン領域とのコンタクトが必要な
ところではすべて開放させる。なお、N+ 領域9−2、
NFET N1のゲート電極11−2、ならびにランド
13−1のiPFET P2の拡張ドレイン領域はノー
ド4の電位となっており、それによって、図1のセル回
路に示すように、望ましい電極の交差接続を達成してい
る。プロセスのこの段階では、この半導体の構造体は、
ポリシリコン・ゲートCMOS・FET技術のマスタ・
スライス処理の段階を完了したと言われる。すなわち、
バルク薄膜FET電極は基板に組み込まれたことにな
る。構造体は、約500nmのSiO2 の比較的厚い絶
縁層14によってパシベートする。このようにして、半
導体の構造体がFEOL(ラインのフロント・エンド)
処理の結果として得られる。以下に述べるように、各エ
レメントは個別化段階あるいはBEOL(ラインのバッ
ク・エンド)処理において形成する。タングステン・ポ
リシリコン・ランド15−1,15−2,15−3はタ
ングステン・ポリサイド層15をパターン化することに
より形成する。図2において、N+ 能動領域9−1(N
FET N2のソース領域)をグランドに接続するポリ
サイド・ランド15−1は、以下ではGndバスと言
う。さらに絶縁層SiO2 層16を設けることにより構
造体が完成する。絶縁層16にはコンタクト用開口を設
け、金属のビットラインBLR,BLCおよび電源バス
(例えばVcc電源バス)と確実な接続を可能とする。
なお、これらのビットラインおよび電源バスは、アルミ
ニューム・シリコン(Al−Si)層17をパターン化
することによって得る。構造体全体はSiO2 層18に
よってパシベートする。構造体の最上部には第2のアル
ミ層19が設けてある。これら連続するすべての層、特
にポリシリコン層13は、共形的に堆積させてある。従
って、構造体6の上方の層は実際には、典型的な波形あ
るいは城郭状の浮き彫りの外観となっている。
【0006】iPFETを負荷デバイスとして用いてい
る図2のセルを構成する際には、セルの面積がバルクN
FETの面積によってほぼ確定するため、密度をいかに
高めるかが極めて重要な課題である。しかし、開示され
ている半導体の構造体およびその製造プロセスには以下
のような大きな不都合があり、それが重大な問題を引き
起こす原因となっている。
る図2のセルを構成する際には、セルの面積がバルクN
FETの面積によってほぼ確定するため、密度をいかに
高めるかが極めて重要な課題である。しかし、開示され
ている半導体の構造体およびその製造プロセスには以下
のような大きな不都合があり、それが重大な問題を引き
起こす原因となっている。
【0007】1.図2の構造体を製造するためには、6
D・SRAMセル・チップ(iPFETを含まず)の従
来の製造プロセスに関連してさらに6つのマスクが必要
となる。最初のマスクはNFET N2のソース領域9
−2上のゲート酸化物層10を部分的に除去するために
用い、それによってゲート電極11−2と前記領域9−
2とを内部でコンタクトさせる。第2のマスクによって
ゲート電極11−2上の層12に開口を形成する。第3
のマスクは、P形軽度ドープ・ポリシリコン層13のパ
ターン化を行うために用い、それによって、iPFET
P2およびそれに関連する拡張ドレイン領域(下部の
ゲート電極11−2と接続するためのもの)を形成すべ
きポリシリコン・ランド13−1を所望の形にする。第
4のマスクはブロック・アウト・マスクであり、iPF
ET P2のチャネル領域を、高度ドープP+ ソースお
よびそのドレイン領域を形成するためのP形ドーパント
の注入に対して保護するために必要である。前記拡張ド
レイン領域はプロセスのこの段階で形成する。第5のマ
スクによって、Gnd電位を伝えるポリサイド・ラン
ド、例えば15−1が、あるNFETのソース領域9、
例えば図2のNFETN2のソース領域SN2にコンタ
クトする層14に、コンタクト開口を形成する。最後
に、第6のマスクにより、ポリサイド・ランド、例えば
15−1、ワード・ライン、ならびに複数の電源バスの
輪郭を形成する。
D・SRAMセル・チップ(iPFETを含まず)の従
来の製造プロセスに関連してさらに6つのマスクが必要
となる。最初のマスクはNFET N2のソース領域9
−2上のゲート酸化物層10を部分的に除去するために
用い、それによってゲート電極11−2と前記領域9−
2とを内部でコンタクトさせる。第2のマスクによって
ゲート電極11−2上の層12に開口を形成する。第3
のマスクは、P形軽度ドープ・ポリシリコン層13のパ
ターン化を行うために用い、それによって、iPFET
P2およびそれに関連する拡張ドレイン領域(下部の
ゲート電極11−2と接続するためのもの)を形成すべ
きポリシリコン・ランド13−1を所望の形にする。第
4のマスクはブロック・アウト・マスクであり、iPF
ET P2のチャネル領域を、高度ドープP+ ソースお
よびそのドレイン領域を形成するためのP形ドーパント
の注入に対して保護するために必要である。前記拡張ド
レイン領域はプロセスのこの段階で形成する。第5のマ
スクによって、Gnd電位を伝えるポリサイド・ラン
ド、例えば15−1が、あるNFETのソース領域9、
例えば図2のNFETN2のソース領域SN2にコンタ
クトする層14に、コンタクト開口を形成する。最後
に、第6のマスクにより、ポリサイド・ランド、例えば
15−1、ワード・ライン、ならびに複数の電源バスの
輪郭を形成する。
【0008】2.領域9−3はNFET N1のドレイ
ン領域DN1であり、かつiPFET P2のゲート電
極GP2であるため、これらの2つのデバイスのレイア
ウトは、デバイス・サイズおよびデバイス・レイアウト
の両方の点で強く係わっており、その結果、それら個々
の設計における柔軟性は低いものとなっている。より一
般的には、ドライバNFET、例えばN1の拡散領域9
−1,…の幅は、最大の密度を得るためには技術的に可
能な範囲で最小としなければならず、その結果iPFE
T、例えばP2のゲート長は決ってしまう。このことは
信頼性が低下する原因となる。具体的には、もし、iP
FET P2の埋込みソース領域および埋込みドレイン
領域に含まれるP+ ドーパントの拡散が、その広がりす
ぎに関して充分に制御されない場合には、ソース領域S
P2およびドレイン領域DP2は大きくなりすぎ、その
結果、iPFET P2の有効なチャネル長が縮小す
る。従って、パンチ・スルーの問題が発生することにな
る。iPFET P2のチャネル長は、NFET N1
に要求される性能により制約されるので、長くすること
はできない(密度を最大にしようとする場合)。
ン領域DN1であり、かつiPFET P2のゲート電
極GP2であるため、これらの2つのデバイスのレイア
ウトは、デバイス・サイズおよびデバイス・レイアウト
の両方の点で強く係わっており、その結果、それら個々
の設計における柔軟性は低いものとなっている。より一
般的には、ドライバNFET、例えばN1の拡散領域9
−1,…の幅は、最大の密度を得るためには技術的に可
能な範囲で最小としなければならず、その結果iPFE
T、例えばP2のゲート長は決ってしまう。このことは
信頼性が低下する原因となる。具体的には、もし、iP
FET P2の埋込みソース領域および埋込みドレイン
領域に含まれるP+ ドーパントの拡散が、その広がりす
ぎに関して充分に制御されない場合には、ソース領域S
P2およびドレイン領域DP2は大きくなりすぎ、その
結果、iPFET P2の有効なチャネル長が縮小す
る。従って、パンチ・スルーの問題が発生することにな
る。iPFET P2のチャネル長は、NFET N1
に要求される性能により制約されるので、長くすること
はできない(密度を最大にしようとする場合)。
【0009】3.図2に示したiPFET P2の構造
体は上下が逆になっており、自己整合位置決め(SA
R)は不可能である。なぜなら、iPFET P2のチ
ャネル領域を決めるブロック・アウト・マスクは最小の
サイズとなっており、このブロック・アウト・マスクと
チャネル領域との間の位置ずれの許容度は小さく、チャ
ネル領域の位置がゲート電極に正しく一致しない結果と
なるからである。図3(A),(B)は構造体6の部分
拡大図であり、このような位置ずれが電気的特性に与え
る影響を説明するため、より具体的にiPFET P2
を示している。この影響は主に、位置決め誤りがない場
合に得られるであろう理想的なPFETPに対して寄生
抵抗が生じるという形で現れる。これについて以下に説
明する。ところで、このようなPFET Pの性能はす
でに本来的に低いものとなっている。図3(A),
(B)の上部に示した両方の場合において(正および負
の位置ずれ)、図3(A),(B)の下部(電気的等価
回図)に示すように前記理想PFET Pのドレイン領
域あるいはソース領域に直列に高い抵抗値の抵抗Rが接
続されている。この寄生抵抗はiPFET P2(すで
に高いスレッショルド電圧VTを有している)の有効ゲ
ート対ソース・オーバー駆動電圧(VGS−VT)を低
下させ、従ってオン電流を低下させる。そしてどのよう
な位置ずれの場合でも最終的に、iPFET P2は理
想的なPFET Pからはかけ離れたものとなる。さら
に、それらが上下逆の構造となっているため、iPFE
Tのソース/ドレイン構造を、LDD(軽度ドープ・ド
レイン)のように改善することはできない。このこと
は、上述のようにiPFETの有効長がソース/ドレイ
ン・ドーパントの拡散しすぎ(明かにポリシリコンでは
低く抑えることは困難である)に対して非常に敏感であ
るため、問題である。
体は上下が逆になっており、自己整合位置決め(SA
R)は不可能である。なぜなら、iPFET P2のチ
ャネル領域を決めるブロック・アウト・マスクは最小の
サイズとなっており、このブロック・アウト・マスクと
チャネル領域との間の位置ずれの許容度は小さく、チャ
ネル領域の位置がゲート電極に正しく一致しない結果と
なるからである。図3(A),(B)は構造体6の部分
拡大図であり、このような位置ずれが電気的特性に与え
る影響を説明するため、より具体的にiPFET P2
を示している。この影響は主に、位置決め誤りがない場
合に得られるであろう理想的なPFETPに対して寄生
抵抗が生じるという形で現れる。これについて以下に説
明する。ところで、このようなPFET Pの性能はす
でに本来的に低いものとなっている。図3(A),
(B)の上部に示した両方の場合において(正および負
の位置ずれ)、図3(A),(B)の下部(電気的等価
回図)に示すように前記理想PFET Pのドレイン領
域あるいはソース領域に直列に高い抵抗値の抵抗Rが接
続されている。この寄生抵抗はiPFET P2(すで
に高いスレッショルド電圧VTを有している)の有効ゲ
ート対ソース・オーバー駆動電圧(VGS−VT)を低
下させ、従ってオン電流を低下させる。そしてどのよう
な位置ずれの場合でも最終的に、iPFET P2は理
想的なPFET Pからはかけ離れたものとなる。さら
に、それらが上下逆の構造となっているため、iPFE
Tのソース/ドレイン構造を、LDD(軽度ドープ・ド
レイン)のように改善することはできない。このこと
は、上述のようにiPFETの有効長がソース/ドレイ
ン・ドーパントの拡散しすぎ(明かにポリシリコンでは
低く抑えることは困難である)に対して非常に敏感であ
るため、問題である。
【0010】4.iPFETはバルク・デバイスを完成
した後に形成する。従って、ポリシリコンの再結晶化
と、ソース/ドレイン・ドーパントの再活性化に必要な
熱蓄積(thermal budget)は、これらの
ステップの、バルクFETデバイス、およびゲート電極
11−1,…を形成する下部のタングステン・ポリサイ
ド層に対する影響を最小とするため、低レベルに維持し
なければならない。このことはiPFETの性能を改良
する上でさらなる制限となる。
した後に形成する。従って、ポリシリコンの再結晶化
と、ソース/ドレイン・ドーパントの再活性化に必要な
熱蓄積(thermal budget)は、これらの
ステップの、バルクFETデバイス、およびゲート電極
11−1,…を形成する下部のタングステン・ポリサイ
ド層に対する影響を最小とするため、低レベルに維持し
なければならない。このことはiPFETの性能を改良
する上でさらなる制限となる。
【0011】5.iPFET P2のゲート電極は最適
化した仕事関数を有していない。iPFET P2のゲ
ート電極は、駆動トランジスタ、例えばNFET N1
のN+ ドレイン領域により形成するので、前記ゲート電
極の導電形に関して柔軟性がない。iPFETのゲート
電極は従ってN+ 形であるが、望ましいのはP+ 形であ
る。このような状態では、パンチ・スルーの観点からい
つかの問題が生じる。特に、パンチ・スルーの影響によ
って漏れ電流が生じ、SRAMセルのスタンバイ時の消
費電力に関して問題となる。
化した仕事関数を有していない。iPFET P2のゲ
ート電極は、駆動トランジスタ、例えばNFET N1
のN+ ドレイン領域により形成するので、前記ゲート電
極の導電形に関して柔軟性がない。iPFETのゲート
電極は従ってN+ 形であるが、望ましいのはP+ 形であ
る。このような状態では、パンチ・スルーの観点からい
つかの問題が生じる。特に、パンチ・スルーの影響によ
って漏れ電流が生じ、SRAMセルのスタンバイ時の消
費電力に関して問題となる。
【0012】6.図2に関連して指摘したように、従来
の製造プロセスでは構造体6は平面とはならない。iP
FET P2を形成するゲート酸化物層12およびポリ
シリコン層13は、SiO2 層12により若干スムース
にはなるが、城郭状の形状を持つゲート電極11−1,
11−2,11−3…の上に堆積させる。ポリシリコン
層13は、ゲート電極を形成するポリシリコン層11よ
り相当薄いため、上述ように形状が平面とならないこと
により、“ステップ・カバレジ”として知られている信
頼性の問題が生じる。
の製造プロセスでは構造体6は平面とはならない。iP
FET P2を形成するゲート酸化物層12およびポリ
シリコン層13は、SiO2 層12により若干スムース
にはなるが、城郭状の形状を持つゲート電極11−1,
11−2,11−3…の上に堆積させる。ポリシリコン
層13は、ゲート電極を形成するポリシリコン層11よ
り相当薄いため、上述ように形状が平面とならないこと
により、“ステップ・カバレジ”として知られている信
頼性の問題が生じる。
【0013】7.図3(A),(B)に示すように、寄
生P+ /N+ ダイオードDが、NFET N1のN+ ゲ
ート電極11−2とiPFET P2のP+ 拡張ドレイ
ン領域との間に形成される。このダイオードが、もはや
オーミック形でないコンタクト性能を悪化させ、このた
めSRAMセル全体としての速度性能が低下する。
生P+ /N+ ダイオードDが、NFET N1のN+ ゲ
ート電極11−2とiPFET P2のP+ 拡張ドレイ
ン領域との間に形成される。このダイオードが、もはや
オーミック形でないコンタクト性能を悪化させ、このた
めSRAMセル全体としての速度性能が低下する。
【0014】8.電源バス、およびシリコン・ウェハー
のレベルでおそらく短い距離を接続する局部的な帯状の
接続部材はポリサイドにより形成される。タングステン
・ポリサイドは良好な導電材料ではあるが、金属より高
い抵抗値を示すことが知られている。
のレベルでおそらく短い距離を接続する局部的な帯状の
接続部材はポリサイドにより形成される。タングステン
・ポリサイドは良好な導電材料ではあるが、金属より高
い抵抗値を示すことが知られている。
【0015】従って本発明の主たる目的は、6D・SR
AMセル内に負荷デバイスとして薄膜疑似平面ポリシリ
コン・ゲートPFETを形成する方法であり、標準のC
MOS製造プロセスに比べて追加マスキング・ステップ
の数を低減した方法を提供することである。
AMセル内に負荷デバイスとして薄膜疑似平面ポリシリ
コン・ゲートPFETを形成する方法であり、標準のC
MOS製造プロセスに比べて追加マスキング・ステップ
の数を低減した方法を提供することである。
【0016】本発明の他の目的は、6D・SRAMセル
内に負荷デバイスとして薄膜疑似平面ポリシリコン・ゲ
ートPFETを形成する方法であり、NFETデバイス
のサイズおよびレイアウトと無関係であり、その結果、
潜在的なパンチ・スルーの問題を避けることができる方
法を提供することである。
内に負荷デバイスとして薄膜疑似平面ポリシリコン・ゲ
ートPFETを形成する方法であり、NFETデバイス
のサイズおよびレイアウトと無関係であり、その結果、
潜在的なパンチ・スルーの問題を避けることができる方
法を提供することである。
【0017】本発明の他の目的は、6D・SRAMセル
内に負荷デバイスとして薄膜疑似平面ポリシリコン・ゲ
ートPFETを形成する方法であり、LDDおよびSA
Rの特徴を持つことにより、位置決め誤りの問題を解決
した方法を提供することである。
内に負荷デバイスとして薄膜疑似平面ポリシリコン・ゲ
ートPFETを形成する方法であり、LDDおよびSA
Rの特徴を持つことにより、位置決め誤りの問題を解決
した方法を提供することである。
【0018】本発明のさらに他の目的は、6D・SRA
Mセル内に負荷デバイスとして薄膜疑似平面ポリシリコ
ン・ゲートPFETを形成する方法であり、熱蓄積の制
約がない方法を提供することである。
Mセル内に負荷デバイスとして薄膜疑似平面ポリシリコ
ン・ゲートPFETを形成する方法であり、熱蓄積の制
約がない方法を提供することである。
【0019】本発明の他の目的は、6D・SRAMセル
内に負荷デバイスとして薄膜疑似平面ポリシリコン・ゲ
ートPFETを形成する方法であり、充分な仕事関数を
得るため、前記デバイスのゲート電極をP+ ポリシリコ
ンにより作製することを特徴とする方法を提供すること
である。
内に負荷デバイスとして薄膜疑似平面ポリシリコン・ゲ
ートPFETを形成する方法であり、充分な仕事関数を
得るため、前記デバイスのゲート電極をP+ ポリシリコ
ンにより作製することを特徴とする方法を提供すること
である。
【0020】本発明のさらに他の目的は、6D・SRA
Mセル内に負荷デバイスとして薄膜疑似平面ポリシリコ
ン・ゲートPFETを形成する方法であり、より高い信
頼性を得るため、前記PFETを絶縁平坦面上に形成す
ることを特徴とする方法を提供することである。
Mセル内に負荷デバイスとして薄膜疑似平面ポリシリコ
ン・ゲートPFETを形成する方法であり、より高い信
頼性を得るため、前記PFETを絶縁平坦面上に形成す
ることを特徴とする方法を提供することである。
【0021】本発明の他の目的は、6D・SRAMセル
内に負荷デバイスとして薄膜疑似平面ポリシリコン・ゲ
ートPFETを形成する方法であり、より高い性能を得
るため、コンタクト部に寄生ダイオードを一切発生させ
ないことを特徴とする方法を提供することである。
内に負荷デバイスとして薄膜疑似平面ポリシリコン・ゲ
ートPFETを形成する方法であり、より高い性能を得
るため、コンタクト部に寄生ダイオードを一切発生させ
ないことを特徴とする方法を提供することである。
【0022】本発明のさらに他の目的は、6D・SRA
Mセル内に負荷デバイスとして薄膜疑似平面ポリシリコ
ン・ゲートPFETを形成する方法であり、導電性を高
めるため、ワード・ライン、電源バス、ならびに局部接
続帯を金属により形成することを特徴とする方法を提供
することである。
Mセル内に負荷デバイスとして薄膜疑似平面ポリシリコ
ン・ゲートPFETを形成する方法であり、導電性を高
めるため、ワード・ライン、電源バス、ならびに局部接
続帯を金属により形成することを特徴とする方法を提供
することである。
【0023】
【課題を解決するための手段】上述した問題は本発明の
製造方法およびその方法によって得られる集積回路構造
体によって良好に解決できる。
製造方法およびその方法によって得られる集積回路構造
体によって良好に解決できる。
【0024】前記半導体の構造体を生成するための製造
方法は以下のステップのシーケンスを含む。 (a)初期構造体として、複数の絶縁領域を備えた主表
面を有するP形のシリコン基板を作製し、(b)所定の
絶縁領域上にポリシリコン・ランドを設け、(c)バル
クPFETを続いて形成するためのNウェル領域を基板
に形成し、(d)構造体の所望の位置に、特にゲート電
極として用いるための、絶縁体で被覆した導電性ポリシ
リコン・スタッドを形成し、(e)構造体に、バルクN
FETの自己整合したソース/ドレイン領域を形成し、
(f)構造体とポリシリコン・ランドにそれぞれ、バル
クNFETおよびpPFETの自己整合したソース/ド
レイン領域を形成し、(g)前記ソース/ドレイン領域
を含む所望の位置にコンタクト領域を形成し、(h)所
定のポリシリコン・スタッドの先端部を露出させ、
(i)構造体上にエッチストップ層をブランケット堆積
させ、(j)下部のエッチストップ層の、構造体が露出
している所望の位置に開口を備えた絶縁マトリクスを形
成し、(k)エッチストップ層の前記露出領域をエッチ
ングし、(l)前記マトリクスの開口を、導電性材料で
塞ぎ、コンタクト・スタッドを形成する。本発明の他の
実施例では、ステップ(h)に先立ち、(m)所定のポ
リシリコン・スタッドおよび基板の所定の領域の上にエ
ッチング停止層を形成し、続くオーバーパス導電体の形
成を容易にするステップを含む。
方法は以下のステップのシーケンスを含む。 (a)初期構造体として、複数の絶縁領域を備えた主表
面を有するP形のシリコン基板を作製し、(b)所定の
絶縁領域上にポリシリコン・ランドを設け、(c)バル
クPFETを続いて形成するためのNウェル領域を基板
に形成し、(d)構造体の所望の位置に、特にゲート電
極として用いるための、絶縁体で被覆した導電性ポリシ
リコン・スタッドを形成し、(e)構造体に、バルクN
FETの自己整合したソース/ドレイン領域を形成し、
(f)構造体とポリシリコン・ランドにそれぞれ、バル
クNFETおよびpPFETの自己整合したソース/ド
レイン領域を形成し、(g)前記ソース/ドレイン領域
を含む所望の位置にコンタクト領域を形成し、(h)所
定のポリシリコン・スタッドの先端部を露出させ、
(i)構造体上にエッチストップ層をブランケット堆積
させ、(j)下部のエッチストップ層の、構造体が露出
している所望の位置に開口を備えた絶縁マトリクスを形
成し、(k)エッチストップ層の前記露出領域をエッチ
ングし、(l)前記マトリクスの開口を、導電性材料で
塞ぎ、コンタクト・スタッドを形成する。本発明の他の
実施例では、ステップ(h)に先立ち、(m)所定のポ
リシリコン・スタッドおよび基板の所定の領域の上にエ
ッチング停止層を形成し、続くオーバーパス導電体の形
成を容易にするステップを含む。
【0025】図2の構造に関連して記述した従来のアプ
ローチに比較して、本発明による6D・SRAMセル内
に負荷デバイスとして薄膜疑似平面ポリシリコン・ゲー
トPFET(pPFET)を形成する方法およびその方
法により得られる構造体は以下のような明確な長所を有
している。
ローチに比較して、本発明による6D・SRAMセル内
に負荷デバイスとして薄膜疑似平面ポリシリコン・ゲー
トPFET(pPFET)を形成する方法およびその方
法により得られる構造体は以下のような明確な長所を有
している。
【0026】1.追加マスクの数は3つまたは4つに減
少する。後者の場合、有用なオーバーパス導電体を構成
することができる。
少する。後者の場合、有用なオーバーパス導電体を構成
することができる。
【0027】2.pPFETのサイズおよびレイアウト
は、下部のバルクNFETのサイズおよびレイアウトに
無関係である。
は、下部のバルクNFETのサイズおよびレイアウトに
無関係である。
【0028】3.バルクFETデバイスに対するエンジ
ニアリングによる利益を、pPFETでもすべて得るこ
とができる。例えば、ソース/ドレインのゲート電極に
対する自己整合により、LDD構造を得ることができ
る。そして、ポリシリコンにおけるドーパントの高速の
過剰拡散を防止して、チャネル長を短くできる。
ニアリングによる利益を、pPFETでもすべて得るこ
とができる。例えば、ソース/ドレインのゲート電極に
対する自己整合により、LDD構造を得ることができ
る。そして、ポリシリコンにおけるドーパントの高速の
過剰拡散を防止して、チャネル長を短くできる。
【0029】4.pPFETに関連する熱蓄積に対する
制約がない。なぜなら、本体を形成するポリシリコン層
は、バルクFETデバイスの構成に必要なすべての処理
工程に先だって、堆積させ、再結晶化させるからであ
る。一方、pFETのソース/ドレイン・ドーパントの
再活性化はバルクFETと同時に実施する。
制約がない。なぜなら、本体を形成するポリシリコン層
は、バルクFETデバイスの構成に必要なすべての処理
工程に先だって、堆積させ、再結晶化させるからであ
る。一方、pFETのソース/ドレイン・ドーパントの
再活性化はバルクFETと同時に実施する。
【0030】5.pPFETは、最適な仕事関数が得ら
れるよう、タングステン・ポリサイド・ゲート電極によ
って制御する。
れるよう、タングステン・ポリサイド・ゲート電極によ
って制御する。
【0031】6.pPFETは平坦化した表面に形成す
る。
る。
【0032】7.N+ /P+ ダイオードコンタクト構造
はタングステン・コンタクト・スタッドにより置き換え
る。それによりコンタクト抵抗の低減を実現できる。
はタングステン・コンタクト・スタッドにより置き換え
る。それによりコンタクト抵抗の低減を実現できる。
【0033】8.ワード・ラインWL,電力バスGn
d,Vcc、ならびに局部的相互接続部材は、タングス
テン・ポリサイドではなく、金属により構成する。
d,Vcc、ならびに局部的相互接続部材は、タングス
テン・ポリサイドではなく、金属により構成する。
【0034】
【実施例】図4〜図29はシリコンウェハーに対する種
々の処理ステップを示し、PFETおよびNFETを、
負荷デバイスとしての前記pFETと共に形成して6D
・SRAMセルを得るための処理の各段階を示す。これ
らの図を参照して本発明の方法の望ましい実施例につい
て説明する。
々の処理ステップを示し、PFETおよびNFETを、
負荷デバイスとしての前記pFETと共に形成して6D
・SRAMセルを得るための処理の各段階を示す。これ
らの図を参照して本発明の方法の望ましい実施例につい
て説明する。
【0035】1.図4に、製造プロセスの最初の段階の
構造体20を示す。厚みが2μmのP- エピタキシャル
層22を堆積したP++本体21は製造プロセス開始の基
板23を形成している。この基板の上面にはまず厚みが
14.5nmのSiO2 パッド層24が被覆され、さら
にその上に厚みが160nmのSi3 N4 パッド層25
が被覆されている。
構造体20を示す。厚みが2μmのP- エピタキシャル
層22を堆積したP++本体21は製造プロセス開始の基
板23を形成している。この基板の上面にはまず厚みが
14.5nmのSiO2 パッド層24が被覆され、さら
にその上に厚みが160nmのSi3 N4 パッド層25
が被覆されている。
【0036】2.図4の初期構造体20の上に1.3μ
mの厚さにフォトレジスト26を塗布し、次に通常どう
りに露光し、現像して、所望のマスク・パターンを得
る。複合Si3 N4 /SiO2 パッド・インバーサ(p
ad inverser)酸化物層24/25および下
部のエピタキシャル層22に対し、AME5000装置
によりNF3 /N2 /He混合ガスを用いてエッチング
を行う。それにより、深さ約600nmの浅い絶縁溝2
7が、エピタキシャル層22に形成される。狭い溝(例
えば、27B)および広い溝(例えば、27E)が共に
形成される。その結果、図5に示す構造となる。
mの厚さにフォトレジスト26を塗布し、次に通常どう
りに露光し、現像して、所望のマスク・パターンを得
る。複合Si3 N4 /SiO2 パッド・インバーサ(p
ad inverser)酸化物層24/25および下
部のエピタキシャル層22に対し、AME5000装置
によりNF3 /N2 /He混合ガスを用いてエッチング
を行う。それにより、深さ約600nmの浅い絶縁溝2
7が、エピタキシャル層22に形成される。狭い溝(例
えば、27B)および広い溝(例えば、27E)が共に
形成される。その結果、図5に示す構造となる。
【0037】3.残ったフォトレジスト・マスク26′
は、同じくAME5000内でO2雰囲気中で灰化する
ことにより除去する。ウェハーは次に、SO4 H2 /H
2 O2 溶液内でクリーニングする。溝27は絶縁のため
酸化物によって満たす。最初、溝内には非常に薄い(例
えば、45nm)熱による酸化物層(図示せず)が成長
する。次に、TEOS(テトラ・エチル・オルト・ケイ
酸塩)酸化物により溝を満たす。これは、SVG装置内
でLPCVDにより、厚さ850nmのブランケットT
EOS層28をウェハー表面全体に渡り堆積させること
により行う。図6より明らかなように、層28は共形的
に堆積する。すなわち、TEOSは溝27を満たし、T
EOS層28の厚さは溝の深さより厚いが、TEOS被
覆層の表面は平坦とはならず、起伏を呈し、溝の間で小
山となっている。従って、ウェハーの表面は平坦化する
必要がある。例えばフォトレジストは、TEOSと同じ
エッチング速度比を有し、また充分な粘度を有してお
り、良好な平坦化媒体である。このような平坦化媒体を
用いて、米国特許出願第4541168号明細書に記述
されているような標準的なエッチバック処理により表面
を平坦化することができる。しかし、下記の望ましい処
理ステップにより、表面の起伏を完全に補正することが
できる。図6に示すように、厚さ0.760μmのフォ
トレジスト層29を構造体の上に塗布し、次に露光し、
現像して、さらに190°Cでベークする。ここで用い
ることのできるフォトレジストとしては、適当なものと
してMerckEM3100などがある。生成されたマ
スク29′は、通常そうであるように下部の層の輪郭を
形成するためのものではなく、溝上方の空洞部を大まか
に満たすためのものである。次に、上述した平坦化媒体
を構造体の上に塗布して層30を厚さ0.830μmに
形成し、130°Cでベークする。この処理段階の構造
体を図6に示す。この平坦化媒体に関してさらに詳しく
は「半導体技術」の論文”マルチレベルの平坦化のため
の、平坦化した中間レベルの無機絶縁体”(A.Nog
gyほか、1991年、ページ53−56)に記述され
ている。
は、同じくAME5000内でO2雰囲気中で灰化する
ことにより除去する。ウェハーは次に、SO4 H2 /H
2 O2 溶液内でクリーニングする。溝27は絶縁のため
酸化物によって満たす。最初、溝内には非常に薄い(例
えば、45nm)熱による酸化物層(図示せず)が成長
する。次に、TEOS(テトラ・エチル・オルト・ケイ
酸塩)酸化物により溝を満たす。これは、SVG装置内
でLPCVDにより、厚さ850nmのブランケットT
EOS層28をウェハー表面全体に渡り堆積させること
により行う。図6より明らかなように、層28は共形的
に堆積する。すなわち、TEOSは溝27を満たし、T
EOS層28の厚さは溝の深さより厚いが、TEOS被
覆層の表面は平坦とはならず、起伏を呈し、溝の間で小
山となっている。従って、ウェハーの表面は平坦化する
必要がある。例えばフォトレジストは、TEOSと同じ
エッチング速度比を有し、また充分な粘度を有してお
り、良好な平坦化媒体である。このような平坦化媒体を
用いて、米国特許出願第4541168号明細書に記述
されているような標準的なエッチバック処理により表面
を平坦化することができる。しかし、下記の望ましい処
理ステップにより、表面の起伏を完全に補正することが
できる。図6に示すように、厚さ0.760μmのフォ
トレジスト層29を構造体の上に塗布し、次に露光し、
現像して、さらに190°Cでベークする。ここで用い
ることのできるフォトレジストとしては、適当なものと
してMerckEM3100などがある。生成されたマ
スク29′は、通常そうであるように下部の層の輪郭を
形成するためのものではなく、溝上方の空洞部を大まか
に満たすためのものである。次に、上述した平坦化媒体
を構造体の上に塗布して層30を厚さ0.830μmに
形成し、130°Cでベークする。この処理段階の構造
体を図6に示す。この平坦化媒体に関してさらに詳しく
は「半導体技術」の論文”マルチレベルの平坦化のため
の、平坦化した中間レベルの無機絶縁体”(A.Nog
gyほか、1991年、ページ53−56)に記述され
ている。
【0038】4.ここで構造体に対して、AME−50
00装置内でNF3 /CHF3 /CO2 の混合気体を用
いてRIEエッチバックを行い、TEOS層28の前記
起伏を除去する。この場合、エッチング停止層がないの
で、エッチバック処理を注意深くモニタし、窒化物パッ
ド層25の若干上で止める。次に、構造体20の上部表
面を鏡面化するため、構造体20を化学−機械的に研磨
する。TEOS酸化物層28は窒化物層25(この層は
エッチング停止層として機能する)に至るまで、Wes
tech社の化学−機械研磨機により研磨する。その結
果、以前のRIEエッチングによる損傷が除去される。
ウェハーは次にアルゴン雰囲気中で1000°Cでアニ
ールし、溝内の酸化物を高密度化する。その後、酸化物
複合パッド層24/25を除去する。Si3 N4 パッド
層25をまずH3 PO4 内で165°Cで除去し、次に
SiO2 パッド層24を、希釈HF(10:1)内に浸
すことによって除去する。最終的な構造体を図7に示
す。28が溝内の高密度化TEOS酸化物により形成さ
れた絶縁領域あるいは絶縁アイランドである。
00装置内でNF3 /CHF3 /CO2 の混合気体を用
いてRIEエッチバックを行い、TEOS層28の前記
起伏を除去する。この場合、エッチング停止層がないの
で、エッチバック処理を注意深くモニタし、窒化物パッ
ド層25の若干上で止める。次に、構造体20の上部表
面を鏡面化するため、構造体20を化学−機械的に研磨
する。TEOS酸化物層28は窒化物層25(この層は
エッチング停止層として機能する)に至るまで、Wes
tech社の化学−機械研磨機により研磨する。その結
果、以前のRIEエッチングによる損傷が除去される。
ウェハーは次にアルゴン雰囲気中で1000°Cでアニ
ールし、溝内の酸化物を高密度化する。その後、酸化物
複合パッド層24/25を除去する。Si3 N4 パッド
層25をまずH3 PO4 内で165°Cで除去し、次に
SiO2 パッド層24を、希釈HF(10:1)内に浸
すことによって除去する。最終的な構造体を図7に示
す。28が溝内の高密度化TEOS酸化物により形成さ
れた絶縁領域あるいは絶縁アイランドである。
【0039】5.図8に示すように、次に犠牲SiO2
層31を800°Cで22.5nmの厚さに成長させて
形成し、さらに例えばSVG装置内あるいはCVD・A
SM・EPSILON装置内で560°Cの温度におい
てLPCVDにより、多結晶シリコン層32を100n
mの厚さに堆積させる。なお、SiO2 の代りにTEO
Sを用いて層31を形成し、核生成サイトの密度を高め
るようにしてもよい。ポリシリコン層32は、シリコン
イオンを注入することによりアモルファス化する(アモ
ルファス・シリコンを堆積させてある場合には不要)。
層32のアモルファス化したポリシリコン材料はこの段
階で再結晶化することもできるが、望ましくは後の段階
で実施する。この処理は600°Cで10時間にわた
り、粒子サイズが3〜5μmとなるまで行う。
層31を800°Cで22.5nmの厚さに成長させて
形成し、さらに例えばSVG装置内あるいはCVD・A
SM・EPSILON装置内で560°Cの温度におい
てLPCVDにより、多結晶シリコン層32を100n
mの厚さに堆積させる。なお、SiO2 の代りにTEO
Sを用いて層31を形成し、核生成サイトの密度を高め
るようにしてもよい。ポリシリコン層32は、シリコン
イオンを注入することによりアモルファス化する(アモ
ルファス・シリコンを堆積させてある場合には不要)。
層32のアモルファス化したポリシリコン材料はこの段
階で再結晶化することもできるが、望ましくは後の段階
で実施する。この処理は600°Cで10時間にわた
り、粒子サイズが3〜5μmとなるまで行う。
【0040】6.ここでポリシリコン層32に対して、
本発明のpPFETの本体を形成するために後に必要と
なるポリシリコン・ランドの輪郭を形成するために、パ
ターン化を行う。そのため、フォトレジスト層33(厚
さ0.6μm)を構造体上に塗布し、適当に露光した
後、現像し、その場(in situ)マスク33′を
形成する。ポリシリコン層32の露光部分は、AME−
5000装置内でCl2/HClの混合ガスを用いてエ
ッチングする。図9に、構造体20上の大きな酸化物の
アイランド28E上に、ポリシリコン・ランド32Aが
形成された状態を示す。次に、フォトレジスト・マスク
33′を除去する。ウェハーは次に硫酸/過酸化物溶液
中でクリーニングする。望ましくは、上述した再結晶化
のステップはここで行う。ランド32A…のサイズはこ
の段階では限られているため、再結晶化のステップにお
いて、前記ポリシリコン・ランドは単結晶にすらなり得
る。すなわち、各ランド、例えばランド32Aにおい
て、ポリシリコン材料は再結晶化して単一の粒子を形成
する。その結果、必要な性能を有するpPFETが得ら
れる。最後に、pPFETの電圧スレッショルドを、ポ
リシリコン・ランドに対する、リン・ドーパントのブラ
ンケット・イオン注入によって調整する。重要なことで
あるが、参考文献2に開示されている従来の処理と異な
り、ポリシリコン材料の再結晶化は、バルクFETデバ
イスがまだ形成されていない段階(すなわち、ステップ
5あるいはステップ6)で完了する。ただし、上述した
理由により、再結晶化のステップは現ステップにおいて
完了させることを推奨する。
本発明のpPFETの本体を形成するために後に必要と
なるポリシリコン・ランドの輪郭を形成するために、パ
ターン化を行う。そのため、フォトレジスト層33(厚
さ0.6μm)を構造体上に塗布し、適当に露光した
後、現像し、その場(in situ)マスク33′を
形成する。ポリシリコン層32の露光部分は、AME−
5000装置内でCl2/HClの混合ガスを用いてエ
ッチングする。図9に、構造体20上の大きな酸化物の
アイランド28E上に、ポリシリコン・ランド32Aが
形成された状態を示す。次に、フォトレジスト・マスク
33′を除去する。ウェハーは次に硫酸/過酸化物溶液
中でクリーニングする。望ましくは、上述した再結晶化
のステップはここで行う。ランド32A…のサイズはこ
の段階では限られているため、再結晶化のステップにお
いて、前記ポリシリコン・ランドは単結晶にすらなり得
る。すなわち、各ランド、例えばランド32Aにおい
て、ポリシリコン材料は再結晶化して単一の粒子を形成
する。その結果、必要な性能を有するpPFETが得ら
れる。最後に、pPFETの電圧スレッショルドを、ポ
リシリコン・ランドに対する、リン・ドーパントのブラ
ンケット・イオン注入によって調整する。重要なことで
あるが、参考文献2に開示されている従来の処理と異な
り、ポリシリコン材料の再結晶化は、バルクFETデバ
イスがまだ形成されていない段階(すなわち、ステップ
5あるいはステップ6)で完了する。ただし、上述した
理由により、再結晶化のステップは現ステップにおいて
完了させることを推奨する。
【0041】7.図10に示すように、構造体上に厚さ
2μmのフォトレジスト層34を新たに堆積させ、通常
どうりに露光して現像する。マスク34′はNウェルを
形成するために設ける。ここで2段階のイオン注入を行
って、リンP+ ドーパントをエピタキシャル層22の露
出部に導入し、当業者の間で知られているように、N形
領域のその表面部分を、バルクPFETのNウェルとし
て用いることができるように変換する。例えば、P+ イ
オンを最初に3×1013at/cm2 の照射量および8
50keVのエネルギーで注入し、次に2×1012at
/cm2 の照射量および195keVのエネルギーで注
入する。この段階で、バルクPFETの電圧スレッショ
ルドVTは、Nウェル領域にBF2 + イオンを3×10
12at/cm2 の照射量および50keVのエネルギー
で注入することによって調整する。これによって、図1
0に示すように、構造体20には、BF2 + の注入によ
り形成された浅い領域、すなわちNウェル領域35が構
成される。なお図中、点線でその境界を示す。
2μmのフォトレジスト層34を新たに堆積させ、通常
どうりに露光して現像する。マスク34′はNウェルを
形成するために設ける。ここで2段階のイオン注入を行
って、リンP+ ドーパントをエピタキシャル層22の露
出部に導入し、当業者の間で知られているように、N形
領域のその表面部分を、バルクPFETのNウェルとし
て用いることができるように変換する。例えば、P+ イ
オンを最初に3×1013at/cm2 の照射量および8
50keVのエネルギーで注入し、次に2×1012at
/cm2 の照射量および195keVのエネルギーで注
入する。この段階で、バルクPFETの電圧スレッショ
ルドVTは、Nウェル領域にBF2 + イオンを3×10
12at/cm2 の照射量および50keVのエネルギー
で注入することによって調整する。これによって、図1
0に示すように、構造体20には、BF2 + の注入によ
り形成された浅い領域、すなわちNウェル領域35が構
成される。なお図中、点線でその境界を示す。
【0042】8.マスク層34′は、BRANSON3
300装置においてO2 中で灰化することにより除去
し、ウェハーをクリーニングする。厚さ1.1μmのフ
ォトレジスト層36を新たに構造体上に塗布し、通常ど
うりに露光および現像を行って本来の位置にマスク3
6′を形成する。同様に、ボロン・イオンB+ を2つの
ステップで注入する。まず浅い注入を行い(照射量:
1.6×1012at/cm2 、エネルギー:90ke
V)、表面のパンチ・スルーのダメージを制限する(図
11のウェハー表面に近い点線を参照)。次に深い注入
を行い(照射量:2×1012at/cm2 、エネルギ
ー:195keV)、フィールド領域37A,…を生成
する。これらの領域により、FET層22に形成される
N+ 領域間の望ましくないショートを特に防止する。な
お、FET層22には後にNFETを形成する。結果と
して得られる構造体を図11に示す。簡単のため、以降
の図面にはフィールド領域37A,…は示さない。
300装置においてO2 中で灰化することにより除去
し、ウェハーをクリーニングする。厚さ1.1μmのフ
ォトレジスト層36を新たに構造体上に塗布し、通常ど
うりに露光および現像を行って本来の位置にマスク3
6′を形成する。同様に、ボロン・イオンB+ を2つの
ステップで注入する。まず浅い注入を行い(照射量:
1.6×1012at/cm2 、エネルギー:90ke
V)、表面のパンチ・スルーのダメージを制限する(図
11のウェハー表面に近い点線を参照)。次に深い注入
を行い(照射量:2×1012at/cm2 、エネルギ
ー:195keV)、フィールド領域37A,…を生成
する。これらの領域により、FET層22に形成される
N+ 領域間の望ましくないショートを特に防止する。な
お、FET層22には後にNFETを形成する。結果と
して得られる構造体を図11に示す。簡単のため、以降
の図面にはフィールド領域37A,…は示さない。
【0043】9.次に、レジスト・マスク36′を上述
のように灰化することによって除去し、ウェハーをクリ
ーニングする。その後、ウェハーをHF希釈液(10:
1)に浸し、SiO2 犠牲層31を、ポリシリコン・ラ
ンド32Aの下部のみを残して除去する。TEOS酸化
物を満たしたアイランド28Eの上で、ポリシリコン・
ランド32Aの下に位置する、このSiO2 層31の残
った部分は以降、図には示さない。ウェハーはここで8
00°Cに加熱して酸化し、構造体上に厚さ10nmの
SiO2 絶縁層38を成長させる。この層は後に、バル
クFETデバイスおよびpPFETデバイスのゲート絶
縁体として用いる。次の処理として、LPCVDによ
り、ベースとなる厚さ2300nmの本来のポリシリコ
ン層を堆積させる。さらにその上に、厚さ約250nm
のタングステン・ケイ化物(WSix)をGENUS・
CVD装置内で形成する。図12の39がこの複合層で
ある。WSixの代りに、厚さ250nmの2ケイ化チ
タン(TiSi2 )をVARIANスパッタ装置により
堆積させてもよい。また必要に応じて、構造体の最上部
にポリシリコン層(図示せず)を、LPCVD装置によ
り厚さ約30nmにブランケット堆積させてもよい。こ
の段階でリンイオンを層39内にAME・PI9200
装置にて注入する。このステップにより層39のポリシ
リコン材料は導電性となり、層39は後にバルクFET
デバイスおよびpFETデバイスの導電体およびゲート
電極を形成することになる。次にAME5000装置に
おいて、構造体上に厚さ400nmのキャップTEOS
層40を、LPCVDにより堆積させる。構造体は95
0°C(TiSi2 を堆積させた場合には800°C)
でアニールする。最後に、フォトレジストを塗布して厚
さ1.1μmのフォトレジスト層41を形成し、通常の
方法で露光および現像を行ってマスク41′を形成す
る。結果としての構造体を図12に示す。
のように灰化することによって除去し、ウェハーをクリ
ーニングする。その後、ウェハーをHF希釈液(10:
1)に浸し、SiO2 犠牲層31を、ポリシリコン・ラ
ンド32Aの下部のみを残して除去する。TEOS酸化
物を満たしたアイランド28Eの上で、ポリシリコン・
ランド32Aの下に位置する、このSiO2 層31の残
った部分は以降、図には示さない。ウェハーはここで8
00°Cに加熱して酸化し、構造体上に厚さ10nmの
SiO2 絶縁層38を成長させる。この層は後に、バル
クFETデバイスおよびpPFETデバイスのゲート絶
縁体として用いる。次の処理として、LPCVDによ
り、ベースとなる厚さ2300nmの本来のポリシリコ
ン層を堆積させる。さらにその上に、厚さ約250nm
のタングステン・ケイ化物(WSix)をGENUS・
CVD装置内で形成する。図12の39がこの複合層で
ある。WSixの代りに、厚さ250nmの2ケイ化チ
タン(TiSi2 )をVARIANスパッタ装置により
堆積させてもよい。また必要に応じて、構造体の最上部
にポリシリコン層(図示せず)を、LPCVD装置によ
り厚さ約30nmにブランケット堆積させてもよい。こ
の段階でリンイオンを層39内にAME・PI9200
装置にて注入する。このステップにより層39のポリシ
リコン材料は導電性となり、層39は後にバルクFET
デバイスおよびpFETデバイスの導電体およびゲート
電極を形成することになる。次にAME5000装置に
おいて、構造体上に厚さ400nmのキャップTEOS
層40を、LPCVDにより堆積させる。構造体は95
0°C(TiSi2 を堆積させた場合には800°C)
でアニールする。最後に、フォトレジストを塗布して厚
さ1.1μmのフォトレジスト層41を形成し、通常の
方法で露光および現像を行ってマスク41′を形成す
る。結果としての構造体を図12に示す。
【0044】10.AME5000装置にて、CHF3
/Cl2 /02 の雰囲気中でマスク41′を用いて構造
体にRIEエッチングを行い、キャップTEOS層40
および下部の複合ポリシリコン/WSix層39の露光
された部分を除去する。SiO2 層38はこのステップ
においてエッチング停止層として働く。ウェハーは最初
HF希釈液(10:1)中でクリーニングして層38の
露光部分を除去し、次に硫酸/過酸化物溶液中でクリー
ニングする。図13に示すように、この処理段階で複数
のライン42が構造体上に残っている。例えば、ライン
42Aは、下部酸化物パッド38Aと、ポリシリコン・
プラグ39Aと、上部TEOSキャッピング40Aから
成る。これらの酸化物によりサンドイッチされたポリシ
リコン・プラグ39Aは後にバルクFETデバイスおよ
びpPFETデバイスのゲート電極を形成し、また導電
体を形成する。
/Cl2 /02 の雰囲気中でマスク41′を用いて構造
体にRIEエッチングを行い、キャップTEOS層40
および下部の複合ポリシリコン/WSix層39の露光
された部分を除去する。SiO2 層38はこのステップ
においてエッチング停止層として働く。ウェハーは最初
HF希釈液(10:1)中でクリーニングして層38の
露光部分を除去し、次に硫酸/過酸化物溶液中でクリー
ニングする。図13に示すように、この処理段階で複数
のライン42が構造体上に残っている。例えば、ライン
42Aは、下部酸化物パッド38Aと、ポリシリコン・
プラグ39Aと、上部TEOSキャッピング40Aから
成る。これらの酸化物によりサンドイッチされたポリシ
リコン・プラグ39Aは後にバルクFETデバイスおよ
びpPFETデバイスのゲート電極を形成し、また導電
体を形成する。
【0045】11.次のステップでは、バルクNFET
のためのN−LDD領域を構成する。最初に酸化物の側
壁を、残っているポリシリコン/WSixライン39
A,…上に形成する。そのために、厚さ34nmのTE
OS層43を構造体上にブランケット堆積させる。次
に、構造体を900°C(TiSi2 を堆積させている
場合には800°C)で酸化し、前記ラインの側壁を被
っている酸化物の厚みを増加させる。この熱処理によっ
て、ポリシリコン・プラグのアニールも行われる。その
後、厚さ1μmのフォトレジスト層44に対して通常の
パターン化を行い、図14に示すように、マスク44′
を残す。図14に示すN−LDD領域45を生成するた
め、一組のイオン注入処理を行う。すなわち、まずヒ素
As+ イオン(90keV,2×1014at/cm2 )
により、次にリンP+ イオン(45keV,3×1013
at/cm2 )によりイオン注入を行う。
のためのN−LDD領域を構成する。最初に酸化物の側
壁を、残っているポリシリコン/WSixライン39
A,…上に形成する。そのために、厚さ34nmのTE
OS層43を構造体上にブランケット堆積させる。次
に、構造体を900°C(TiSi2 を堆積させている
場合には800°C)で酸化し、前記ラインの側壁を被
っている酸化物の厚みを増加させる。この熱処理によっ
て、ポリシリコン・プラグのアニールも行われる。その
後、厚さ1μmのフォトレジスト層44に対して通常の
パターン化を行い、図14に示すように、マスク44′
を残す。図14に示すN−LDD領域45を生成するた
め、一組のイオン注入処理を行う。すなわち、まずヒ素
As+ イオン(90keV,2×1014at/cm2 )
により、次にリンP+ イオン(45keV,3×1013
at/cm2 )によりイオン注入を行う。
【0046】12.ここでP−LDD領域を形成する。
同様に、新たなフォトレジスト層46をパターン化して
マスク46′を得、そして、P−LDD領域47を、ボ
ロン・イオンB+(12kev,1.4×1014at/
cm2 )の注入により、バルクPFETデバイスおよび
pPFETデバイスの両方に生成する。この処理段階の
構造体を図15に示す(なお、分かり易くするためにラ
ンド32aのハッチングは省略してある)。マスク4
6′は灰化することによって除去し、上述のようにして
ウェハーをクリーニングする。
同様に、新たなフォトレジスト層46をパターン化して
マスク46′を得、そして、P−LDD領域47を、ボ
ロン・イオンB+(12kev,1.4×1014at/
cm2 )の注入により、バルクPFETデバイスおよび
pPFETデバイスの両方に生成する。この処理段階の
構造体を図15に示す(なお、分かり易くするためにラ
ンド32aのハッチングは省略してある)。マスク4
6′は灰化することによって除去し、上述のようにして
ウェハーをクリーニングする。
【0047】13.厚さ200nmのTEOS層48を
構造体20上に共形的に形成し、次にAME−5000
装置内でRIEエッチングを異方的に行って、既に形成
されている(ステップ11において)SiO2 の側壁上
に厚さ130nmの垂直部、すなわちスペーサ48を残
す。構造体は900°C(TiSi2 に対してはRT
A)でアニールする。結果を図16に示す。図から分か
るように、ポリシリコン・プラグは酸化物により被われ
た形となっている。例えば、ポリシリコン・プラグ39
Aは、薄い絶縁体層38Aによってウェハーの主表面か
ら絶縁されている。TEOSパッド40Aはキャッピン
グを確実なものとし、一方、対の酸化物層43/48の
残った部分は側部の被覆を保証する。
構造体20上に共形的に形成し、次にAME−5000
装置内でRIEエッチングを異方的に行って、既に形成
されている(ステップ11において)SiO2 の側壁上
に厚さ130nmの垂直部、すなわちスペーサ48を残
す。構造体は900°C(TiSi2 に対してはRT
A)でアニールする。結果を図16に示す。図から分か
るように、ポリシリコン・プラグは酸化物により被われ
た形となっている。例えば、ポリシリコン・プラグ39
Aは、薄い絶縁体層38Aによってウェハーの主表面か
ら絶縁されている。TEOSパッド40Aはキャッピン
グを確実なものとし、一方、対の酸化物層43/48の
残った部分は側部の被覆を保証する。
【0048】14.バルクNFETのN+ ソース領域お
よびN+ ドレイン領域をここで形成する。厚さ1μmの
フォトレジスト層49を構造体上に形成し、露光および
現像を行ってマスク49′を得る(マスク49′はマス
ク44′と同一である)。次にヒ素イオンAs+ を注入
して、バルクNFETの(照射量:2×1015at/c
m2 、エネルギー:80keV)N+ ソース領域および
N+ ドレイン領域50(以前に形成したN−LDD領域
を含んでいる)を図のように形成する。具体的には図1
7のライン42Aの両側に形成する。
よびN+ ドレイン領域をここで形成する。厚さ1μmの
フォトレジスト層49を構造体上に形成し、露光および
現像を行ってマスク49′を得る(マスク49′はマス
ク44′と同一である)。次にヒ素イオンAs+ を注入
して、バルクNFETの(照射量:2×1015at/c
m2 、エネルギー:80keV)N+ ソース領域および
N+ ドレイン領域50(以前に形成したN−LDD領域
を含んでいる)を図のように形成する。具体的には図1
7のライン42Aの両側に形成する。
【0049】15.ほとんど同様の方法により、レジス
タマスク51′を形成した後、図18に示すように、バ
ルクPFETおよびpPFETのP+ ソース領域および
P+ドレイン領域52(以前に形成したP−LDD領域
を含む)を形成する。このステップは、構造体に対して
800°Cで急速活性化アニール(RTA)を行って終
了する。
タマスク51′を形成した後、図18に示すように、バ
ルクPFETおよびpPFETのP+ ソース領域および
P+ドレイン領域52(以前に形成したP−LDD領域
を含む)を形成する。このステップは、構造体に対して
800°Cで急速活性化アニール(RTA)を行って終
了する。
【0050】16.ウェハーをクリーニングし、VAR
IAN装置内でチタン(Ti)をスパッタ堆積させて、
厚さ40nmのブランケットTi層53を形成する。構
造体は次に急速熱処理(RTP)によって675°Cで
焼結し、その結果Ti/Siの境界部にTiSi2 が生
成する。その後、ウェハーをHuang・A溶液に浸し
て、反応しなかったチタンを除去する。図19の53
が、このステップで形成されたTiSi2 領域である。
そしてさらに、金属化の処理を行う。
IAN装置内でチタン(Ti)をスパッタ堆積させて、
厚さ40nmのブランケットTi層53を形成する。構
造体は次に急速熱処理(RTP)によって675°Cで
焼結し、その結果Ti/Siの境界部にTiSi2 が生
成する。その後、ウェハーをHuang・A溶液に浸し
て、反応しなかったチタンを除去する。図19の53
が、このステップで形成されたTiSi2 領域である。
そしてさらに、金属化の処理を行う。
【0051】17.図20において、厚さ100nmの
TEOS層54を構造体上にブランケット堆積させる。
次に、厚さ0.6μmのフォトレジスト層55を構造体
上に塗布し、通常の露光および現像を行ってマスク5
5′を形成する。次にAME5000装置内でCHF3
/O2 混合ガスを用いて、構造体に対してRIEエッチ
ングを行う。その結果、TEOS層54の露光部がエッ
チングされる。この層54は、エピタキシャル層22の
ある領域、例えば領域22C上の部分は、後に形成する
オーバーパス導電体を構成するのに有用である。図20
では、マスク55′は部分的にのみ領域22Dを被って
いが、全体を被っていてもよい。本例では、オーバーパ
ス導電体は、後に明かになるように、ライン42Cのプ
ラグ39Cから成るゲート電極と、Nウェル35に形成
したバルクPFETのソース/ドレイン領域52とを接
続する。最後に、O2 中で灰化することによってマスク
55′を除去し、通常の方法でウェハーをクリーニング
する。なお、オーバーパス導電体を必要としない場合に
は、マスキングのステップ17は不要である。
TEOS層54を構造体上にブランケット堆積させる。
次に、厚さ0.6μmのフォトレジスト層55を構造体
上に塗布し、通常の露光および現像を行ってマスク5
5′を形成する。次にAME5000装置内でCHF3
/O2 混合ガスを用いて、構造体に対してRIEエッチ
ングを行う。その結果、TEOS層54の露光部がエッ
チングされる。この層54は、エピタキシャル層22の
ある領域、例えば領域22C上の部分は、後に形成する
オーバーパス導電体を構成するのに有用である。図20
では、マスク55′は部分的にのみ領域22Dを被って
いが、全体を被っていてもよい。本例では、オーバーパ
ス導電体は、後に明かになるように、ライン42Cのプ
ラグ39Cから成るゲート電極と、Nウェル35に形成
したバルクPFETのソース/ドレイン領域52とを接
続する。最後に、O2 中で灰化することによってマスク
55′を除去し、通常の方法でウェハーをクリーニング
する。なお、オーバーパス導電体を必要としない場合に
は、マスキングのステップ17は不要である。
【0052】18.ポリシリコン・ゲート電極へのコン
タクトを確保するための多層レジスト・マスクをここで
形成する。まず厚さ1μmのフォトレジスト層56を図
20の構造体上に形成し、次に200°Cでベークす
る。このステップにより層56の光活性特性が抑制され
る。次に、厚さ0.6μmのフォトレジスト層57をそ
の上に堆積させる。上部のフォトレジスト層57に対し
て通常の露光および現像を行い、マスク57′を形成す
る。このようにして得られた構造体を図21に示す。構
造体に形成された2つの開口OP−1,OP−2を通じ
て、ライン42C,42Dの、酸化物で被われたポリシ
リコン・ゲート電極への接続を行うことになり、そして
上記オーバーパス導電体において用い、また標準ゲート
電極の接続に用いる。
タクトを確保するための多層レジスト・マスクをここで
形成する。まず厚さ1μmのフォトレジスト層56を図
20の構造体上に形成し、次に200°Cでベークす
る。このステップにより層56の光活性特性が抑制され
る。次に、厚さ0.6μmのフォトレジスト層57をそ
の上に堆積させる。上部のフォトレジスト層57に対し
て通常の露光および現像を行い、マスク57′を形成す
る。このようにして得られた構造体を図21に示す。構
造体に形成された2つの開口OP−1,OP−2を通じ
て、ライン42C,42Dの、酸化物で被われたポリシ
リコン・ゲート電極への接続を行うことになり、そして
上記オーバーパス導電体において用い、また標準ゲート
電極の接続に用いる。
【0053】19.マスク57′のパターンを下の層5
6に伝達する。構造体をAME5000装置内でO2 を
用いてエッチングする。このステップでフォトレジスト
マスク57′を完全に消費し、その結果、開口OP−
1′,…を得る。TEOS酸化物層54の残った部分
は、層マスク56′の開口内で、エッチング停止層とし
て機能する。エッチングの終点は標準の放射分光により
検出する。この処理段階で最終的に得られる構造体を図
22に示す。
6に伝達する。構造体をAME5000装置内でO2 を
用いてエッチングする。このステップでフォトレジスト
マスク57′を完全に消費し、その結果、開口OP−
1′,…を得る。TEOS酸化物層54の残った部分
は、層マスク56′の開口内で、エッチング停止層とし
て機能する。エッチングの終点は標準の放射分光により
検出する。この処理段階で最終的に得られる構造体を図
22に示す。
【0054】20.その後、PIE処理を継続してオー
バー・エッチングを行う。図23に示すように、ライン
42C,42D上の露出した酸化物領域を、層56′を
マスクとして用い、AME5000装置内でCHF3 /
O2 の雰囲気中でエッチングする。ここでも標準の放射
分光を用い、そして複合ポリシリコンWSix 層39の
WSixキャッピングをエッチング停止層として用い
る。
バー・エッチングを行う。図23に示すように、ライン
42C,42D上の露出した酸化物領域を、層56′を
マスクとして用い、AME5000装置内でCHF3 /
O2 の雰囲気中でエッチングする。ここでも標準の放射
分光を用い、そして複合ポリシリコンWSix 層39の
WSixキャッピングをエッチング停止層として用い
る。
【0055】21.マスク56′はO2 中で灰化するこ
とによって除去し、そしてウェハーをクリーニングす
る。AME5000装置内でPECVDにより、図24
に示すように、薄い(例えば、50nm)Si3 N4 層
58を構造体上にブランケット堆積させる。
とによって除去し、そしてウェハーをクリーニングす
る。AME5000装置内でPECVDにより、図24
に示すように、薄い(例えば、50nm)Si3 N4 層
58を構造体上にブランケット堆積させる。
【0056】22.M0レベルあるいは第1レベルの第
1の金属コンタクト・スタッドは、いわゆるレジスト・
プラグ法を用いて2段階のステップにより構成しなけれ
ばならない。そのために、厚さ1.1μmのフォトレジ
スト層59を構造体上に堆積させ、そして露光および現
像を行い、UV光により240°Cで硬化させる。その
結果、図25に示すように、マスクはレジスト・プラグ
59′のパターンとなる。これらのプラグは、続いて形
成する導電体コンタクト・スタッドのためのネストとな
る。
1の金属コンタクト・スタッドは、いわゆるレジスト・
プラグ法を用いて2段階のステップにより構成しなけれ
ばならない。そのために、厚さ1.1μmのフォトレジ
スト層59を構造体上に堆積させ、そして露光および現
像を行い、UV光により240°Cで硬化させる。その
結果、図25に示すように、マスクはレジスト・プラグ
59′のパターンとなる。これらのプラグは、続いて形
成する導電体コンタクト・スタッドのためのネストとな
る。
【0057】23.このステップはPSGフィリング・
マトリクスを構成するためのステップである。リン・ケ
イ酸塩ガラス(PSG)を用いて、AME5000装置
において190°Cで、厚さ1000nmのPSG層6
0を構造体上に堆積させ、レジスト・プラグ59′以外
の空いた部分を塞ぐ。次にその上に、平坦化媒体とし
て、厚さ0.6μmのフォトレジスト層61を形成し、
130°Cでベークする。結果を図26に示す。
マトリクスを構成するためのステップである。リン・ケ
イ酸塩ガラス(PSG)を用いて、AME5000装置
において190°Cで、厚さ1000nmのPSG層6
0を構造体上に堆積させ、レジスト・プラグ59′以外
の空いた部分を塞ぐ。次にその上に、平坦化媒体とし
て、厚さ0.6μmのフォトレジスト層61を形成し、
130°Cでベークする。結果を図26に示す。
【0058】24.構造体を、AME5000装置にお
いてCHF3 /He/O2 混合気を用いてエッチバック
する。その際、同じエッチング速度で両方の材料、すな
わち層60のPSGおよび層61のレジストをエッチン
グする。マスク59′を形成するレジスト・プラグの上
端部に到達したところで(これは標準の放射分光モニタ
装置により炭素の放出を検出することによりモニタす
る)、処理を停止する。マスク59′を形成する残った
レジスト材料は、O2 中で灰化することにより除去す
る。その結果、図27に示すように、構造体上に直立す
るPSGマトリクス60′が得られる。PSGマトリク
ス60′はレジスト・プラグ59′のパターンに対して
相補的なパターンを有している。これらを除去すること
により、対応するボイドあるいは開口が残り、そこでコ
ンタクト・スタッドを受けることになる。
いてCHF3 /He/O2 混合気を用いてエッチバック
する。その際、同じエッチング速度で両方の材料、すな
わち層60のPSGおよび層61のレジストをエッチン
グする。マスク59′を形成するレジスト・プラグの上
端部に到達したところで(これは標準の放射分光モニタ
装置により炭素の放出を検出することによりモニタす
る)、処理を停止する。マスク59′を形成する残った
レジスト材料は、O2 中で灰化することにより除去す
る。その結果、図27に示すように、構造体上に直立す
るPSGマトリクス60′が得られる。PSGマトリク
ス60′はレジスト・プラグ59′のパターンに対して
相補的なパターンを有している。これらを除去すること
により、対応するボイドあるいは開口が残り、そこでコ
ンタクト・スタッドを受けることになる。
【0059】25.ウェハーをクリーニングし、構造体
を760°Cで60分間アニールする。つぎに、Si3
N4 層58の露出部を、TEGAL装置によりSF6 を
用いて除去する。層58はPSGマトリクス60′より
はるかに薄いので、それは単に腐食させて除去する。構
造体を再び、600°Cで30分間アニールする。その
結果、図28に示すように、以降の処理に必要な、コン
タクト・スタッドのための充分な開口が得られる。な
お、コンタクト・スタッド用の開口(例えば59′A)
は対応するレジスト・プラグの符号により参照する。
を760°Cで60分間アニールする。つぎに、Si3
N4 層58の露出部を、TEGAL装置によりSF6 を
用いて除去する。層58はPSGマトリクス60′より
はるかに薄いので、それは単に腐食させて除去する。構
造体を再び、600°Cで30分間アニールする。その
結果、図28に示すように、以降の処理に必要な、コン
タクト・スタッドのための充分な開口が得られる。な
お、コンタクト・スタッド用の開口(例えば59′A)
は対応するレジスト・プラグの符号により参照する。
【0060】26.次に、前記コンタクト・スタッド用
の開口は、チタンTi層および窒化チタンTi−N層を
続けてブランケット・スパッタによりウェハー全体に堆
積させ、複合Ti−TiN層62を形成することによっ
て塞ぐ。次に、前記スタッド開口はタングステンWの層
63により塞ぐ。さらに詳しくは、欧州特許公開第46
9214号公報に記述されている。堆積させた金属層
は、例えば欧州特許公開第223920号公報に記述さ
れた技術により平坦化する。Ti−TiNおよびWの複
合層の平坦化の結果、スタッド開口59′内にコンタク
ト・パッド62およびコンタクト・スタッド63が構成
される。なお、これらは対応する符号により参照する。
例えば、図29に示すように、コンタクト・パッド62
Aおよびコンタクト・スタッド63Aはコンタクト開口
59′A内に形成されている。第1組の半分の金属コン
タクト・スタッド63A,…を形成して、このステップ
は終了する。
の開口は、チタンTi層および窒化チタンTi−N層を
続けてブランケット・スパッタによりウェハー全体に堆
積させ、複合Ti−TiN層62を形成することによっ
て塞ぐ。次に、前記スタッド開口はタングステンWの層
63により塞ぐ。さらに詳しくは、欧州特許公開第46
9214号公報に記述されている。堆積させた金属層
は、例えば欧州特許公開第223920号公報に記述さ
れた技術により平坦化する。Ti−TiNおよびWの複
合層の平坦化の結果、スタッド開口59′内にコンタク
ト・パッド62およびコンタクト・スタッド63が構成
される。なお、これらは対応する符号により参照する。
例えば、図29に示すように、コンタクト・パッド62
Aおよびコンタクト・スタッド63Aはコンタクト開口
59′A内に形成されている。第1組の半分の金属コン
タクト・スタッド63A,…を形成して、このステップ
は終了する。
【0061】27.ステップ22〜26を繰り返すこと
により、金属コンタクト・スタッドの残りの半分を得
る。図30に、第1の金属コンタクト・スタッドが完成
したM0レベルの最後の段階の構造体20を示す。これ
らのステップにより、コンタクト・パッド65およびコ
ンタクト・スタッド66を有するPSGマトリクス6
4′が形成される。bPFETデバイスおよびpPFE
TデバイスにおいてbNFETと呼ばれるPタイプおよ
びNタイプのバルクFETデバイスの構造を図30に示
す。63Dがオーバーパス導電体である。この導電体
は、bPFETの能動ソース/ドレイン領域と、ライン
42Cに対応するFET(符号を付けず)のゲート電極
とを相互接続する。導電体63Eは、pPFETの能動
領域と、FET(符号を付けず、ライン42Dに対応)
のゲート電極とを相互接続する。
により、金属コンタクト・スタッドの残りの半分を得
る。図30に、第1の金属コンタクト・スタッドが完成
したM0レベルの最後の段階の構造体20を示す。これ
らのステップにより、コンタクト・パッド65およびコ
ンタクト・スタッド66を有するPSGマトリクス6
4′が形成される。bPFETデバイスおよびpPFE
TデバイスにおいてbNFETと呼ばれるPタイプおよ
びNタイプのバルクFETデバイスの構造を図30に示
す。63Dがオーバーパス導電体である。この導電体
は、bPFETの能動ソース/ドレイン領域と、ライン
42Cに対応するFET(符号を付けず)のゲート電極
とを相互接続する。導電体63Eは、pPFETの能動
領域と、FET(符号を付けず、ライン42Dに対応)
のゲート電極とを相互接続する。
【0062】図31に、図4〜図30を参照して説明し
た本発明の方法にもとづいて構成した6D・SRAMセ
ル構造体の実際のレイアウトを示す。この方法では、標
準CMOS製造プロセスに対して、4つの追加マスクを
用いており、そしてオーバーパス導電体を構成すること
ができる。セル面積は18.45μm2 である。
た本発明の方法にもとづいて構成した6D・SRAMセ
ル構造体の実際のレイアウトを示す。この方法では、標
準CMOS製造プロセスに対して、4つの追加マスクを
用いており、そしてオーバーパス導電体を構成すること
ができる。セル面積は18.45μm2 である。
【0063】図31に、本発明の方法を変形した方法に
より得た同種の構造体の実際のレイアウトを示す。この
変形した方法では、3つだけの追加マスクを用い、従っ
てオーバーパス導電体は構成しない。この場合にはセル
面積は若干増加し、21μm2 となる。このことは、オ
ーバーパス導電体(例えば、63D)が相互接続手段と
して効率が良く、有用であるということを示している。
より得た同種の構造体の実際のレイアウトを示す。この
変形した方法では、3つだけの追加マスクを用い、従っ
てオーバーパス導電体は構成しない。この場合にはセル
面積は若干増加し、21μm2 となる。このことは、オ
ーバーパス導電体(例えば、63D)が相互接続手段と
して効率が良く、有用であるということを示している。
【0064】最終的な構造体(図示せず)を得るため、
標準の第1の金属化層を堆積させ、パターン化してM1
マスクレベルで金属ランドを形成する。金属化層として
は、Ti/Al−Cu/Si金属とすることができる。
金属ランドはワード・ラインWL、およびVccとGn
dに接続するバスのために用いる。次に、通常のBEO
Lプロセスを従来どうりに、構造体がPECVD酸化物
の絶縁膜で被われるまで実施する。
標準の第1の金属化層を堆積させ、パターン化してM1
マスクレベルで金属ランドを形成する。金属化層として
は、Ti/Al−Cu/Si金属とすることができる。
金属ランドはワード・ラインWL、およびVccとGn
dに接続するバスのために用いる。次に、通常のBEO
Lプロセスを従来どうりに、構造体がPECVD酸化物
の絶縁膜で被われるまで実施する。
【0065】チップがマルチレベル・タイプ(M2,M
3,…)のものである場合には、金属コンタクト・スタ
ッドおよび金属ランドを形成するPSG絶縁マトリクス
を堆積させるステップを繰り返せばよい。しかし、構造
体の上部のレベルでは、PSGよりSiO2 の方が望ま
しい。平坦化ステップは各スタッド・レベルごとに実施
する必要がある。ボール制限金属(BLM:Ball Limit
ing Metallurgy)のコンタクト・パッドおよびコンタク
ト端子(例えば、半田ボール)の形成を含む端子冶金ス
テップ(多数の文献に記述されている)を完了すること
により、構造体の構成を終了する。
3,…)のものである場合には、金属コンタクト・スタ
ッドおよび金属ランドを形成するPSG絶縁マトリクス
を堆積させるステップを繰り返せばよい。しかし、構造
体の上部のレベルでは、PSGよりSiO2 の方が望ま
しい。平坦化ステップは各スタッド・レベルごとに実施
する必要がある。ボール制限金属(BLM:Ball Limit
ing Metallurgy)のコンタクト・パッドおよびコンタク
ト端子(例えば、半田ボール)の形成を含む端子冶金ス
テップ(多数の文献に記述されている)を完了すること
により、構造体の構成を終了する。
【0066】チャネルの移動性を増加させ、pPFET
のスレッショルド電圧VTを低下させるために、ぶら下
がった状態のボンドに対し、水素によるパシベーション
を行う必要がある。この処理は、粒子境界電位障壁によ
るデバイス性能の低下を最小限とするのに役立つ。この
ステップは従来より形成ガス・アニール・ステップとし
て知られており、400°Cの炉内で30分間、N2 /
H2 形成ガス内で実施する。このステップはポリシリコ
ン層32を堆積させた後に行う。また、BEOL処理の
間に各レベルにおいて複数回繰り返して実施することが
でき、それによって構造体の品質を向上させることがで
きる。
のスレッショルド電圧VTを低下させるために、ぶら下
がった状態のボンドに対し、水素によるパシベーション
を行う必要がある。この処理は、粒子境界電位障壁によ
るデバイス性能の低下を最小限とするのに役立つ。この
ステップは従来より形成ガス・アニール・ステップとし
て知られており、400°Cの炉内で30分間、N2 /
H2 形成ガス内で実施する。このステップはポリシリコ
ン層32を堆積させた後に行う。また、BEOL処理の
間に各レベルにおいて複数回繰り返して実施することが
でき、それによって構造体の品質を向上させることがで
きる。
【0067】以上、基本的に、CMOSプロセスにおい
て、疑似平坦薄膜ポリシリコンゲートPFET(pPF
ET)を負荷デバイスとして構成する方法を示した。標
準的な平面6D・SRAMセルでは、負荷デバイスとし
て用いるPFETは広い面積を必要とし(絶縁のための
Nウェル領域により)、そしてバルクFETデバイスと
同時に構成される。これに対し、本発明によれば、pP
FETを薄膜タイプとすることによって集積密度を高
め、そしてpPFETをCMOSプロセスの流れにおい
て非常に早い段階で、かつどの場合にもバルクFETデ
バイスの構成に必要なすべてのステップに先だって構成
する。
て、疑似平坦薄膜ポリシリコンゲートPFET(pPF
ET)を負荷デバイスとして構成する方法を示した。標
準的な平面6D・SRAMセルでは、負荷デバイスとし
て用いるPFETは広い面積を必要とし(絶縁のための
Nウェル領域により)、そしてバルクFETデバイスと
同時に構成される。これに対し、本発明によれば、pP
FETを薄膜タイプとすることによって集積密度を高
め、そしてpPFETをCMOSプロセスの流れにおい
て非常に早い段階で、かつどの場合にもバルクFETデ
バイスの構成に必要なすべてのステップに先だって構成
する。
【0068】本発明の方法の主要な長所を以下にまとめ
る。
る。
【0069】1.pPFET本体の熱処理において非常
に高い柔軟性が得られる。なぜなら、バルクFETは上
記熱処理の段階では形成せず、従っていかなる熱的な制
約もないからである。前記本体を形成するアモルファス
・ポリシリコンの再結晶化は、その粒子サイズを大きく
する上で重要なステップであり、それによって最終的に
高性能のpPFETデバイスが得られるので、熱的な制
約がないとうことは極めて大きな長所である。
に高い柔軟性が得られる。なぜなら、バルクFETは上
記熱処理の段階では形成せず、従っていかなる熱的な制
約もないからである。前記本体を形成するアモルファス
・ポリシリコンの再結晶化は、その粒子サイズを大きく
する上で重要なステップであり、それによって最終的に
高性能のpPFETデバイスが得られるので、熱的な制
約がないとうことは極めて大きな長所である。
【0070】2.この方法は、Nウェル・プロセスおよ
びPウェル・プロセスと両立し、従って標準のCMOS
プロセスすべてと両立する。
びPウェル・プロセスと両立し、従って標準のCMOS
プロセスすべてと両立する。
【0071】3.バルクNFETデバイスおよびバルク
PFETデバイスの構成と、pPFETの構成において
多くのステップが共通であるため、プロセスが簡素であ
り、プロセスのコストが低い。−すべてのFETのゲー
ト電極の構成において、FETがバルクFETデバイス
であるかpPFETデバイスであるかにかかわらず、同
一のポリシリコン/WSix層39を用いる。 −同一のポリシリコン・ゲート・アニール・ステップを
実施する。 −酸化物スペーサの形成に対して同一のTEOS堆積ス
テップを実施する。 −バルクFETおよびpPFETの両方に対して同一の
ソース/ドレイン注入ステップを実施する。 −ソース/ドレイン活性化のために同一のアニールを行
う。 −同一のケイ化物化ステップを実施する。
PFETデバイスの構成と、pPFETの構成において
多くのステップが共通であるため、プロセスが簡素であ
り、プロセスのコストが低い。−すべてのFETのゲー
ト電極の構成において、FETがバルクFETデバイス
であるかpPFETデバイスであるかにかかわらず、同
一のポリシリコン/WSix層39を用いる。 −同一のポリシリコン・ゲート・アニール・ステップを
実施する。 −酸化物スペーサの形成に対して同一のTEOS堆積ス
テップを実施する。 −バルクFETおよびpPFETの両方に対して同一の
ソース/ドレイン注入ステップを実施する。 −ソース/ドレイン活性化のために同一のアニールを行
う。 −同一のケイ化物化ステップを実施する。
【0072】このようにステップが共通であるため、p
PFETの構成においても、バルクFETデバイスに対
して種々のエンジニアリングを行って得られる利益をす
べて得ることができる。例えばソース/ドレイン・エン
ジニアリング、自己整合技術などがエンジニアリングの
例である。pPFETおよびバルクFETの形成ステッ
プは独立しているので、これらのデバイスの一方に対す
る改良は、他に影響を与えることなく行える。本発明の
プロセスでは、ソース/ドレイン領域をチャネル領域か
らかなり離れて形成でき、LDD構造をpPFETにお
いて実現できるので、上記ステップの独立性の特長は重
要である。すなわち、ドーパントの拡散は、シリコンよ
りポリシリコンにおいて速いにもかかわらず、pPFE
Tにおいてチャネル長を短くできる。さらに、自己整合
により、pPFETのチャネル長を正確に決めることが
できる。
PFETの構成においても、バルクFETデバイスに対
して種々のエンジニアリングを行って得られる利益をす
べて得ることができる。例えばソース/ドレイン・エン
ジニアリング、自己整合技術などがエンジニアリングの
例である。pPFETおよびバルクFETの形成ステッ
プは独立しているので、これらのデバイスの一方に対す
る改良は、他に影響を与えることなく行える。本発明の
プロセスでは、ソース/ドレイン領域をチャネル領域か
らかなり離れて形成でき、LDD構造をpPFETにお
いて実現できるので、上記ステップの独立性の特長は重
要である。すなわち、ドーパントの拡散は、シリコンよ
りポリシリコンにおいて速いにもかかわらず、pPFE
Tにおいてチャネル長を短くできる。さらに、自己整合
により、pPFETのチャネル長を正確に決めることが
できる。
【0073】4.オーバーパス導電体を含め、非常に効
率の良い局部相互接続手段を与える。
率の良い局部相互接続手段を与える。
【0074】5.従来のCMOS製造方法により製造さ
れた6デバイスSRAMセルと比較した場合、pPFE
TとバルクNFETとの間のスペースが、標準CMOS
プロセスと比べ大幅に縮小する。
れた6デバイスSRAMセルと比較した場合、pPFE
TとバルクNFETとの間のスペースが、標準CMOS
プロセスと比べ大幅に縮小する。
【0075】6.本発明の方法によるpPFETはほと
んどSER(ソフト・エラー・レート)に影響されな
い。pPFETは絶縁領域(例えば、28E)の上端部
に形成するので、SERは低減する。
んどSER(ソフト・エラー・レート)に影響されな
い。pPFETは絶縁領域(例えば、28E)の上端部
に形成するので、SERは低減する。
【0076】7.すべてのFETデバイスのpPFET
ソース/ドレイン領域およびゲート電極は、なんら処理
を行うことなくケイ化される。
ソース/ドレイン領域およびゲート電極は、なんら処理
を行うことなくケイ化される。
【0077】本発明では、プレーナ・デバイスと完全な
スタック・デバイスとの中間の構造が得られる。従っ
て、負荷デバイスとして用いる高密度,高性能のPFE
Tが得られ、4Mビットの工業標準SRAMチップの要
件を満たすための有望な手段である。本発明の方法はま
た、SRAMマクロスにも適用できる。
スタック・デバイスとの中間の構造が得られる。従っ
て、負荷デバイスとして用いる高密度,高性能のPFE
Tが得られ、4Mビットの工業標準SRAMチップの要
件を満たすための有望な手段である。本発明の方法はま
た、SRAMマクロスにも適用できる。
【0078】さらに、論理回路では、効率の良い局部接
続手段が要求されるが、本発明の方法はそのような要求
にも応えることができる。
続手段が要求されるが、本発明の方法はそのような要求
にも応えることができる。
【0079】
【発明の効果】本発明により、6D・SRAMセル内に
負荷デバイスとして薄膜疑似平面ポリシリコン・ゲート
PFETを形成する方法が得られる。
負荷デバイスとして薄膜疑似平面ポリシリコン・ゲート
PFETを形成する方法が得られる。
【図1】2つのPFETを負荷デバイスとして含む従来
の6D・SRAMセル回路を示す回路図である。
の6D・SRAMセル回路を示す回路図である。
【図2】図1の6D・SRAMセル回路を、従来のCM
OS・FET製造プロセスによりシリコン基板内に集積
化し、薄膜反転ポリシリコンゲートPFETデバイス
(iPFET)を形成した場合の構造を示す部分断面図
である。
OS・FET製造プロセスによりシリコン基板内に集積
化し、薄膜反転ポリシリコンゲートPFETデバイス
(iPFET)を形成した場合の構造を示す部分断面図
である。
【図3】図2のiPFETデバイスの構造体の拡大図で
あり、マスクの正または負の位置ずれにより発生する寄
生抵抗を示す。
あり、マスクの正または負の位置ずれにより発生する寄
生抵抗を示す。
【図4】本発明の方法の好適な実施例の処理ステップを
示す図である。
示す図である。
【図5】本発明の方法の好適な実施例の処理ステップを
示す図である。
示す図である。
【図6】本発明の方法の好適な実施例の処理ステップを
示す図である。
示す図である。
【図7】本発明の方法の好適な実施例の処理ステップを
示す図である。
示す図である。
【図8】本発明の方法の好適な実施例の処理ステップを
示す図である。
示す図である。
【図9】本発明の方法の好適な実施例の処理ステップを
示す図である。
示す図である。
【図10】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図11】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図12】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図13】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図14】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図15】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図16】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図17】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図18】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図19】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図20】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図21】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図22】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図23】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図24】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図25】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図26】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図27】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図28】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図29】本発明の方法の好適な実施例の処理ステップ
を示す図である。
を示す図である。
【図30】本発明の方法による最終結果を示し、オーバ
ーパス導電体を含む構造体を示す拡大図である。
ーパス導電体を含む構造体を示す拡大図である。
【図31】図4〜図29の処理ステップにより得られ、
オーバーパス導電体が形成された6D・SRAMセルの
典型的なレイアウトを示す平面図である。
オーバーパス導電体が形成された6D・SRAMセルの
典型的なレイアウトを示す平面図である。
【図32】オーバーパス導電体を形成しない他の方法に
より得られる6D・SRAMセルの典型的な他のレイア
ウトを示す平面図である。
より得られる6D・SRAMセルの典型的な他のレイア
ウトを示す平面図である。
20 構造体 21 本体 22 エピタキシャル層 23 基板 24,25 酸化物層 26,33,34 フォトレジスト層 27 絶縁溝 28,40 TEOS層 35 ウェル領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローランド・チャンクロウ フランス ペルセス ルー デュ グラン ド モウリン21 (72)発明者 ミリアム・コンブス フランス エヴリ ルー エイ ドウデッ ト 17 (72)発明者 パトリック・モネ フランス ポンシェリー ルー デュ シ ャトー 331
Claims (8)
- 【請求項1】CMOSあるいはBiCMOS半導体の構
造体に、薄膜疑似プレーナ・ポリシリコン・ゲートPF
ET(pPFET)を、バルクPFETデバイスおよび
バルクNFETデバイスと同時に作製する方法におい
て、 (a)初期構造体として、複数の絶縁領域(28)を備
えた主表面を有するP形のシリコン基板(23)を作製
するステップと、 (b)所定の絶縁領域(28E)上にポリシリコン・ラ
ンド(32A)を設けるステップと、 (c)バルクPFETを続いて形成するためのNウェル
領域(35)を基板(23)に形成するステップと、 (d)構造体の所望の位置に、特にゲート電極として用
いるための、絶縁体で被覆した導電性ポリシリコン・ス
タッド(39A,…)を形成するステップと、 (e)構造体に、バルクNFETの自己整合したソース
/ドレイン領域(50)を形成するステップと、 (f)構造体とポリシリコン・ランドにそれぞれ、バル
クNFETおよびpPFETの自己整合したソース/ド
レイン領域(52)を形成するステップと、 (g)前記ソース/ドレイン領域を含む所望の位置にコ
ンタクト領域(53)を形成するステップとを含むこと
を特徴とする方法。 - 【請求項2】(h)所定のポリシリコン・スタッド(3
9C)および基板の所定の領域(22C)の上にエッチ
ング停止層(54)を形成し、続くオーバーパス導電体
の形成を容易にするステップをさらに含むことを特徴と
する請求項1記載の方法。 - 【請求項3】(i)所定のポリシリコン・スタッド(3
9C,39D)の先端部を露出させるステップをさらに
含むことを特徴とする請求項1または2記載の方法。 - 【請求項4】(j)構造体上にエッチストップ層(5
8)をブランケット堆積するステップと、 (k)下部のエッチング停止層(58)の、構造体が露
出している所望の位置に開口を備えた絶縁マトリクス
(60′)を形成するステップと、 (l)エッチング停止層の前記露出領域をエッチングす
るステップと、 (m)前記マトリクス(60′)の開口を、導電性材料
で塞ぎ、コンタクト・スタッド(63A,…)を形成す
るステップとをさらに含むことを特徴とする請求項1,
2または3記載の方法。 - 【請求項5】ポリシリコン・ランド(32A)を設ける
前記ステップ(b)は、 (n)薄い犠牲層(31)および比較的厚いポリシリコ
ン層(32)を順番にブランケット堆積するステップ
と、 (o)前記ポリシリコン層(32)のパターンニングを
行って、前記ポリシリコン・ランド(32A)を形成す
るステップとから成ることを特徴とする請求項1,2,
3または4記載の方法。 - 【請求項6】(p)前記ポリシリコン・ランド(32
A)を再結晶化させるステップをさらに含むことを特徴
とする請求項5記載の方法。 - 【請求項7】前記ポリシリコン・スタッド(39A,
…)を形成する前記ステップ(d)は、 (q)前記犠牲層(31)の露出部を除去し、薄い絶縁
体層(38)をブランケット堆積するステップと、 (r)比較的厚いポリシリコン層およびWSix層を順
番にブランケット堆積し、複合導電性層(39)を形成
するステップと、 (s)キャップ絶縁層(40)をブランケット堆積する
ステップと、 (t)前記絶縁キャップ(40)と前記複合層(39)
のパターンニングを行うステップとから成ることを特徴
とする請求項5または6記載の方法。 - 【請求項8】(u)前記ポリシリコン・スタッド(39
A,…)の側面を酸化して、酸化物の側壁(43)を形
成するステップと、 (v)イオンを注入して、P−LDD領域(45)を選
択的に、バルクNFETの位置の基板に生成するステッ
プと、 (w)イオンを注入して、N−LDD領域(47)を選
択的に、バルクPFETの位置のNウェル領域(35)
に生成するステップと、 (x)前記ポリシリコン・スタッド上にエッチストップ
絶縁体側壁(48)を形成するステップをステップ
(e)の前にさらに含むことを特徴とする請求項1〜7
のいずれかに記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP92480048A EP0562207B1 (en) | 1992-03-27 | 1992-03-27 | Method of forming thin film pseudo-planar PFET devices and structures resulting therefrom |
FR92480048.5 | 1992-03-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0613582A true JPH0613582A (ja) | 1994-01-21 |
JP2520556B2 JP2520556B2 (ja) | 1996-07-31 |
Family
ID=8211782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5028725A Expired - Lifetime JP2520556B2 (ja) | 1992-03-27 | 1993-02-18 | 薄膜疑似プレ―ナpfetデバイスを作製する方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5320975A (ja) |
EP (1) | EP0562207B1 (ja) |
JP (1) | JP2520556B2 (ja) |
DE (1) | DE69211329T2 (ja) |
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