JP4577680B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特にトレンチ分離領域と活性領域との境界におけるゲート酸化膜の信頼性を向上させ、半導体装置の特性劣化を防止する半導体装置の製造方法に関する。
最近の半導体装置に対しては、ますます大規模化、高速化が要求されている。そのために、素子分離方法としてSTI(Shallow Trench Isolation)法が採用されている。STI法による分離はトレンチに絶縁膜を埋め込むことで分離することから、LOCOS(Local oxidation of silicon)法に比べてバーズビークの発生がなく、高集積化に適している。
しかしながら、STIにおいてはアクティブ領域のシリコン主平面と、分離領域のトレンチとの境界であるSTIの肩部において角張った箇所ができる。この肩部でゲート酸化膜が局所的に薄くなったり、電界が集中したりしてゲート酸化膜の信頼性を劣化させたり、トランジスタの性能を劣化させるという問題点がある。
そこでSTIトレンチの内壁酸化後に、酸化膜を窒化し、酸窒化膜とし内壁酸化膜を残し、STIの肩部を露出させないことで、ゲート酸化膜が局所的に薄くなったり、電界が集中したりすることを防止して、ゲート酸化膜の信頼性を向上させている従来技術がある。
特開2001−135720号公報 特開昭64−033935号公報 特開平04−103173号公報 特開平10−041241号公報
上述の従来技術において、酸化膜を窒化することで酸窒化膜中の窒素がプラス電荷として働きシリコン界面へ悪影響を与える。またトレンチ内壁を酸窒化しても、ゲート酸化膜が抑制されることで、局所的に薄くなる部分がある。このようにゲート酸化膜が局所的に薄くなったり、電界が集中したりしてゲート酸化膜の信頼性を劣化させ、トランジスタの性能を劣化させるという問題点がある。
本願の課題は、STIの肩部における角張った箇所を丸める熱処理を、1000℃以上の高温、長時間、希ガス雰囲気中で行うことで、ゲート酸化膜の局所的な膜厚のバラツキをなくし、ゲート酸化膜の信頼性を向上させることで信頼性の高い半導体装置を製造する半導体装置の製造方法を提供することにある。
本発明によれば、トレンチを含む分離領域と、当該分離領域によって分離された活性領域を基板上に設けると共に、前記活性領域にゲート電極膜を有する素子を形成する半導体装置の製造方法において、前記トレンチに埋設される埋設酸化膜成長後から前記ゲート電極膜の成長前までのいずれかの工程で、前記基板を絶縁膜で覆った状態で、希ガスを含む雰囲気中でアニール処理して、前記分離領域と接し、前記活性領域の境界部を形成する肩部の断面形状を前記アニール処理前に比較して丸くすることを特徴とする半導体装置の製造方法が得られる。
本願発明の半導体装置の製造方法において、希ガスは、アルゴン、ネオン、ヘリウムであることを特徴とする。
本願発明の半導体装置の製造方法において、アニール処理は、温度は1000℃以上1200℃以下であり、時間は10分以上5時間以下であることを特徴とする。
本願発明の半導体装置の製造方法において、アニール処理は、チャンネル注入直前に行うことを特徴とする。
本願発明の半導体装置の製造方法において、アニール処理は、CMP直前に行うことを特徴とする。
本願発明の半導体装置の製造方法において、アニール処理は、パッド酸化膜除去直前に行うことを特徴とする。
本発明では、トレンチを含む分離領域を備えた半導体装置の製造方法において、埋設酸化膜成長後からゲート電極膜成長前までの工程の間に、高温、希ガス雰囲気でのアニール処理を追加することでアクティブ領域の境界をなすSTIの肩部の形状を丸く改善できる。またアニール処理の雰囲気を希ガスとすることで酸化膜及びシリコン界面における窒素による影響をなくし、固定電荷、界面準位を安定させることができる。肩部を丸くし、また窒素によるシリコン界面への影響をなくし、局所的な膜厚のバラツキのない高信頼性のゲート酸化膜を得ることで信頼性の高い半導体装置を製造する半導体装置の製造方法が得られる。
以下、本発明の半導体装置の製造方法について、図を参照して説明する。
実施例1について説明する。図1に本実施例の主たる工程フロー、図2にその断面図を示す。
まず、シリコン基板1の主平面上にパッド酸化膜2を9nm、窒化膜3を140nm形成する。ホトリソ工程を行い窒化膜3及びパッド酸化膜2をエッチング、さらにシリコン基板1をエッチングし、トレンチ4を形成する(図2、(a))。トレンチ4を酸化し内壁酸化膜5を20nm形成し、さらにトレンチ全体を埋設酸化膜6にて埋め込む(図2、(b))。
CMP(Chemical Mechanical Polishing)研磨を行い、窒化膜3が露出するまで埋設酸化膜6を研磨し表面を平坦化する。その後窒化膜3、パッド酸化膜2を除去しアクティブ領域を露出させる(図2(C))。この窒化膜3、パッド酸化膜2を除去するときのオーバーエッチにより、トレンチ内壁の内壁酸化膜5の上部はエッチングされ、内壁の一部のシリコン基板が露出する。このトレンチ内壁とシリコン基板の主平面との境界をSTIの肩部と呼び、このSTIの肩部は角張っている。また、STIの肩部のシリコン基板が露出し、アクティブ領域との境界に図2(C)に示すディボット9と呼ばれる溝ができることになる。
ここで、10nmの犠牲酸化膜7を形成する(図2、(d))。このとき 角張っているSTIの肩部における酸化膜厚は主平面の膜厚に比べて薄くなっている。その後、トランジスタの閾値調整用のイオン注入を行い、犠牲酸化膜7を除去する。犠牲酸化膜7の除去するときのオーバーエッチにより、STIの肩部のシリコン基板は再び露出することになり、このときのSTIの肩部も角張ったままである。
ゲート酸化膜8を形成する(図2、(e))。このゲート酸化膜8は、STIの肩部が角張っていることにより、薄く形成されたり、電界が集中したりすることになる。さらにゲート酸化膜8上にゲート電極膜となるポリシリコン膜を成長させ、以下所定のトランジスタ形成を行う。
以上が通常のSTIによるトランジスタ形成するための主たる工程フローである。ここで、本願発明者は、アニール処理することでSTIの肩部の形状を改善し、ゲート酸化膜の信頼性を向上させることを考えた。図1の工程フローにおいて右側の追加工程であるアニール処理1,2,3を施し、アクティブ領域との境界をなすSTIの肩部の丸み状態、アニール処理の雰囲気依存を確認した。これらの確認データを図3〜図10に示す。
図3,4には、アニール処理なしの場合、埋設酸化膜6の成長後にアニール処理1を追加した場合、犠牲酸化膜7の形成後にアニール処理2を追加した場合、ゲート酸化膜8の形成後にアニール処理3を追加した場合をそれぞれ比較した結果を示す。アニール処理1,2,3の条件は、1000℃、1時間、窒素雰囲気である。その結果アニール処理なしの場合の曲率半径と比較して、埋設酸化膜成長後に行ったアニール処理1の場合は約0.5nmの改善で2nm強である。犠牲酸化後に行ったアニール処理2の場合は約1.5nmの改善で3.5nmである。ゲート酸化膜後に行ったアニール処理3の場合は約7nmの改善で9nmと改善された。
これらの形状を観察した結果を図3に示す。(a)はアニール処理なしの場合、(b)は埋設酸化膜6の成長後にアニール処理1を追加した場合、(C)は犠牲酸化膜7の形成後にアニール処理2を追加した場合、(d)はゲート酸化膜8の形成後にアニール処理3を追加した場合である。(a)〜(d)の順にSTIの肩部の形状は改善され丸くなっている。従って、肩を丸めるアニール処理の工程としては、ゲート酸化後のアニール処理3が最も良く、犠牲酸化後のアニール処理2、埋設酸化膜成長後のアニール処理1の順になる。
図3に示す形状はトランジスタ形成後に観察したものである。途中工程での確認結果から、酸化膜形成後にアニール処理を実施することで肩部は丸みを有することになるが、アニール処理の後で、酸化膜を除去しシリコン基板を露出させ、再度酸化膜を形成させるときの肩部の形状は一度丸まった形状が酸化により、再び角張ってくる。ゲート酸化膜にアニール処理を実施すると、ゲート酸化膜は最後まで除去されずに残るため、肩部の形状は丸くなったままである。犠牲酸化膜にアニール処理を実施すると、一度丸くなった肩部の形状が犠牲酸化膜除去後にゲート酸化することでSTI肩部の形状の丸みは少なくなってくる。また埋設酸化膜後にアニール処理を行うと、犠牲酸化及びゲート酸化と2回の酸化工程により肩部の丸みはさらに少なくなっているが、丸みを有するSTIの肩部に形成されるゲート酸化膜の信頼性は、アニール処理なしの場合より優れている。
次に、図5にアニール処理のアニール処理温度、時間の依存性を示す。工程はアニール処理2の犠牲酸化後、窒素雰囲気で実施した結果である。1100℃では曲率半径の増大は少なく、より高温の1150℃での曲率半径の増大、時間依存性が大きいことがわかる。より高温、より長時間が好ましい。
図7に犠牲酸化後にアニール処理し、その処理条件とゲート酸化条件との依存性を示す。評価方法は、CV法を用いて、チャンネルの反転状態におけるゲート基板間の容量値Cinvを測定し比較した。CV法は、図6に示すように、基板、ゲート間に電圧印加し、チャンネルの蓄積、空乏、反転状態における容量値により、ゲート酸化膜質、界面の質を評価するものである。
図7に示すように、アニール処理を窒素雰囲気中で実施した場合は、炉wet酸化、1100℃、1時間では変化していないが、ラジカル酸化及び塩酸酸化においてはチャンネル反転状態時の容量値が低下している。その低下度合いは高温、長時間ほど大きい。一方、ゲート酸化膜をラジカル酸化にて形成し、アニール処理をアルゴン雰囲気、温度1100℃、1時間及び3時間の場合にも容量値の低下は認められない。
これは高温で、窒素雰囲気でアニール処理した場合には窒素がアクティブ領域の酸化膜及びSTIのトレンチ内壁の酸化膜に侵入した結果であると考えられる。アクティブ領域の犠牲酸化膜は除去されゲート酸化膜が新たに形成されるが、アクティブ領域のシリコン界面の窒素残留の影響や、アクティブ領域との境界におけるトレンチ内壁の酸化膜中の窒素の影響により、チャンネル反転状態における容量値が低下するものである。したがって、希ガスであるアルゴンガスの場合にはこれらの反応がないためチャンネル反転状態における容量値は影響されず、低化が見られない。
さらにこれらを確認するために、犠牲酸化後のアニール処理条件を変えて実施し、その結果を、図8にゲート酸化膜のQbd(Charge to Break Down)、図9、図10にトランジスタのVg―Id特性、閾値を示す。図8において、アルゴン雰囲気でアニール処理する場合は、温度1100℃、1150℃とも、50%Qbd値は向上している。窒素雰囲気においては1000℃、1時間アニール処理の場合は向上しているが、1000℃、2時間及び1050℃、1時間では低下している。窒素雰囲気、1000℃、1時間アニール処理の場合は肩部の丸め効果により酸化膜の膜厚が安定し、Qbdは向上するが、2時間あるいは1150℃になると逆に窒素の悪影響で低下していると考えられる。
図9のトランジスタのVg―Id特性によれば、窒素雰囲気、100℃、1時間のアニール処理で、キンクが発生しオフリーク電流が流れている。一方、アルゴン雰囲気では1000℃、1150℃とも、アニール処理なしと同様であり、キンクは発生していない。図10にはドレイン電流10−8Aで測定した閾値を示す。ここでも窒素雰囲気でのアニール処理の場合にはおおきな閾値の低下が見られる。
これらのデータから次のことがいえる。アニール処理は、窒素またはアルゴン雰囲気であっても肩部の形状を丸くする。アニール処理工程は埋設酸化膜成長後からゲートポリシリコン成長前に追加することができる。そのときシリコン基板は露出させないで酸化膜または窒化膜等の絶縁膜で覆う状態で行う。その工程としてはチャンネル注入直前、ゲート電極膜となるゲートポリシリコン膜の成長直前、パッド酸化膜除去直前、あるいはCMP直前に実施するのがよい。
さらに、窒素雰囲気の場合は高温、長時間のアニール処理の場合には窒素の影響で逆に酸化膜質が劣化したりするが、アルゴンでは高温、長時間でも悪化は見られない。したがって、アルゴン雰囲気の場合は、より高温度、より長時間のアニール処理が可能であり、STIの肩部を十分に丸めることが可能である。周期表第0族で化学的に反応しにくい希ガスであるアルゴンが効果的であることから同じ希ガスであるネオン、ヘリウムも有効である。
また、アニール処理温度としては1000℃以上、1200℃以下が好ましく、さらに1100℃から1150℃がより好ましい。アニール処理時間としては10分以上、5時間以下が好ましい。
以上説明したとおり、トレンチにより分離された半導体装置において、埋設酸化膜成長後からゲートポリシリコン膜成長前までの工程の間に、高温、希ガス雰囲気でのアニール処理を追加することでアクティブ領域との境界をなすSTIの肩部の形状を丸く改善できる。またアニール処理の雰囲気を希ガスとすることで酸化膜及びシリコン界面における窒素による影響をなくし、固定電荷、界面準位を安定させる。窒素によるシリコン界面への影響をなくし、肩部を丸くすることでゲート酸化膜の局所的な膜厚のバラツキをなくし、ゲート酸化膜の信頼性を向上させることで信頼性の高い半導体装置を製造する半導体装置の製造方法が得られる。
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
実施例1における工程フローを示す図である。 実施例1における半導体装置の断面を示す図である。 肩部の形状を示す図である。 アニール処理工程と肩部の曲率半径との相関を示す図である。 アニール処理時間と肩部の曲率半径との相関を示す図である。 CV曲線を示す図である。 アニール処理条件と反転時の容量との相関を示す図である。 アニール処理条件とQbdとの相関を示す図である。 Vg−Id特性を示す図である。 アニール処理条件と閾値との相関を示す図である。
符号の説明
1 シリコン基板
2 パッド酸化膜
3 窒化膜
4 トレンチ
5 内壁酸化膜
6 埋設酸化膜
7 犠牲酸化膜
8 ゲート酸化膜
9 ディポッド

Claims (5)

  1. トレンチを含む分離領域と、当該分離領域によって分離された活性領域を基板上に設けると共に、前記活性領域にゲート電極膜を有する素子を形成する半導体装置の製造方法において、前記トレンチに埋設される埋設酸化膜成長後から前記ゲート電極膜の成長前までのいずれかの工程で、前記基板を絶縁膜で覆った状態で、希ガスからなる雰囲気中で、1000℃以上、1200℃以下の温度で、且つ、10分以上、5時間以下の条件下でアニール処理して、前記分離領域と接し、前記活性領域の境界部を形成する肩部の断面形状を前記アニール処理前に比較して丸くすることを特徴とする半導体装置の製造方法。
  2. 前記希ガスは、アルゴン、ネオン、ヘリウムであることを特徴とする請求項1記載の半導体装置の製造方法。
  3. 前記アニール処理は、前記素子のチャンネル領域を形成する前に行われることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
  4. 前記アニール処理は、前記埋設酸化膜成長後、当該埋設酸化膜をCMPによって平坦化する前に行われることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
  5. 前記アニール処理は、前記素子のゲート絶縁膜形成後、前記素子の前記ゲート電極膜形成前に行われることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
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