JP3479010B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
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Description
【0001】
【発明の属する技術分野】本発明は浮遊ゲート及び制御
ゲートを有するMOS構造のメモリセルを備える不揮発
性半導体記憶装置に関し、特にゲート長を正確にコント
ロールしてメモリセルの微細化、高集積化を図った不揮
発性半導体記憶装置の製造方法に関するものである。
ゲートを有するMOS構造のメモリセルを備える不揮発
性半導体記憶装置に関し、特にゲート長を正確にコント
ロールしてメモリセルの微細化、高集積化を図った不揮
発性半導体記憶装置の製造方法に関するものである。
【0002】
【従来の技術】この種のメモリセルを用いた半導体記憶
装置として、図8に示すように、多数個のメモリセルC
ELLの各ソースSとドレインDを共通に接続してメモ
リセル列TCELLを構成し、各メモリセル列の対応す
るメモリセルの各制御ゲートを行方向に接続してワード
線WLを構成する、いわゆるAND型メモリが提供され
ている。このAND型メモリでは、一つのメモリセル列
TCELLnのソース・ドレイン領域S,Dを、他のメ
モリセル列TCELLmのソース・ドレイン領域とは絶
縁する必要がある。このため、列方向のメモリセルのソ
ース領域を共通にし、ドレイン領域をビット線として構
成するNOR型メモリのように、1つ又は複数のメモリ
セル毎にコンタクトを有しているために制御ゲートをゲ
ート幅方向に延長した構造に対し、AND型メモリでは
コンタクトを設けていないためワード線WLである制御
ゲートをゲート長方向に延長する必要がある。そのた
め、AND型メモリでは、浮遊ゲート及び制御ゲートを
形成した後にソース・ドレイン領域を形成することはで
きず、先に浮遊ゲートを形成し、ソース・ドレイン領域
を形成した後に、制御ゲートを形成する技法を採用する
必要がある。なお、図8中、DSELは各メモリセル列
TCELLのドレインDを選択してビット線BLに接続
するためのゲートSWDを駆動するドレインセレクタラ
イン、SSELは各メモリセル列TCELLのソースS
を選択してソース線SLに接続するためのゲートSWS
を駆動するソースセレクタラインである
装置として、図8に示すように、多数個のメモリセルC
ELLの各ソースSとドレインDを共通に接続してメモ
リセル列TCELLを構成し、各メモリセル列の対応す
るメモリセルの各制御ゲートを行方向に接続してワード
線WLを構成する、いわゆるAND型メモリが提供され
ている。このAND型メモリでは、一つのメモリセル列
TCELLnのソース・ドレイン領域S,Dを、他のメ
モリセル列TCELLmのソース・ドレイン領域とは絶
縁する必要がある。このため、列方向のメモリセルのソ
ース領域を共通にし、ドレイン領域をビット線として構
成するNOR型メモリのように、1つ又は複数のメモリ
セル毎にコンタクトを有しているために制御ゲートをゲ
ート幅方向に延長した構造に対し、AND型メモリでは
コンタクトを設けていないためワード線WLである制御
ゲートをゲート長方向に延長する必要がある。そのた
め、AND型メモリでは、浮遊ゲート及び制御ゲートを
形成した後にソース・ドレイン領域を形成することはで
きず、先に浮遊ゲートを形成し、ソース・ドレイン領域
を形成した後に、制御ゲートを形成する技法を採用する
必要がある。なお、図8中、DSELは各メモリセル列
TCELLのドレインDを選択してビット線BLに接続
するためのゲートSWDを駆動するドレインセレクタラ
イン、SSELは各メモリセル列TCELLのソースS
を選択してソース線SLに接続するためのゲートSWS
を駆動するソースセレクタラインである
【0003】このようなAND型メモリの製造に適用可
能な製造方法として本発明者がこれまでに検討してきた
製造方法を図9を参照して説明する。先ず、図9(a)
のように、P型シリコン基板201に素子分離溝(ST
I:Shallow Trench Isolation)202を形成した後、
メモリセル形成領域220にトンネルゲート絶縁膜20
5、第1ポリシリコン膜206、シリコン酸化膜22
1、窒化膜222、反射防止膜223をそれぞれ所要の
膜厚に形成する。そして、前記積層された各膜を所要の
パターンに形成したフォトレジスト膜224をマスクに
用いたフォトリソグラフィ技術により、列方向に沿った
パターン形状にエッチングしてゲート構造225を形成
する。そして、図9(b)のように、このパターン形成
されたゲート構造225をマスクにしてN型不純物を低
濃度に注入してLDD領域204を形成する。また、全
面に酸化膜を形成し、異方性エッチングして前記ゲート
構造225の側面にサイドウォール209を形成した
後、N型不純物を高濃度に注入してソース領域203S
とドレイン領域203Dを形成する。
能な製造方法として本発明者がこれまでに検討してきた
製造方法を図9を参照して説明する。先ず、図9(a)
のように、P型シリコン基板201に素子分離溝(ST
I:Shallow Trench Isolation)202を形成した後、
メモリセル形成領域220にトンネルゲート絶縁膜20
5、第1ポリシリコン膜206、シリコン酸化膜22
1、窒化膜222、反射防止膜223をそれぞれ所要の
膜厚に形成する。そして、前記積層された各膜を所要の
パターンに形成したフォトレジスト膜224をマスクに
用いたフォトリソグラフィ技術により、列方向に沿った
パターン形状にエッチングしてゲート構造225を形成
する。そして、図9(b)のように、このパターン形成
されたゲート構造225をマスクにしてN型不純物を低
濃度に注入してLDD領域204を形成する。また、全
面に酸化膜を形成し、異方性エッチングして前記ゲート
構造225の側面にサイドウォール209を形成した
後、N型不純物を高濃度に注入してソース領域203S
とドレイン領域203Dを形成する。
【0004】次いで、前記ゲート構造225を覆うよう
に層間絶縁膜としてのBPSG膜210を厚く形成した
後、このBPSG膜210を化学機械研磨(CMP)法
によって研磨し、図9(c)に示すように、表面を平坦
化する。このとき、前記第1ポリシリコン膜206上の
窒化膜222を研磨ストッパとすることで、窒化膜22
2が若干研磨された状態でCMPが終了する。次いで、
図9(d)のように、前記窒化膜222を選択的にエッ
チング除去し、さらにBPSG膜210を前記第1ポリ
シリコン膜206の表面高さまでエッチングすること
で、第1ポリシリコン膜206上のシリコン酸化膜22
1も同時にエッチングされ、第1ポリシリコン膜206
とBPSG膜210の表面がほぼ平坦な構造となる。こ
こで、前記したように窒化膜222を用いることで、B
PSG膜210と窒化膜222とのCMPのエッチング
選択比を利用してCPMの終点検出が可能となり、これ
により第1ポリシリコン膜206の表面が研磨されるこ
とが防止される。
に層間絶縁膜としてのBPSG膜210を厚く形成した
後、このBPSG膜210を化学機械研磨(CMP)法
によって研磨し、図9(c)に示すように、表面を平坦
化する。このとき、前記第1ポリシリコン膜206上の
窒化膜222を研磨ストッパとすることで、窒化膜22
2が若干研磨された状態でCMPが終了する。次いで、
図9(d)のように、前記窒化膜222を選択的にエッ
チング除去し、さらにBPSG膜210を前記第1ポリ
シリコン膜206の表面高さまでエッチングすること
で、第1ポリシリコン膜206上のシリコン酸化膜22
1も同時にエッチングされ、第1ポリシリコン膜206
とBPSG膜210の表面がほぼ平坦な構造となる。こ
こで、前記したように窒化膜222を用いることで、B
PSG膜210と窒化膜222とのCMPのエッチング
選択比を利用してCPMの終点検出が可能となり、これ
により第1ポリシリコン膜206の表面が研磨されるこ
とが防止される。
【0005】しかる上で、図9(e)のように、全面に
第2ポリシリコン膜207を形成し、かつこれを前記第
1ポリシリコン膜206を覆う幅寸法で列方向に沿った
パターン形状にエッチングする。さらに、その上に酸化
膜/窒化膜/酸化膜の積層構造をしたONO膜208を
ゲート間絶縁膜として形成し、さらに、その上に第3ポ
リシリコン膜211を形成する。そして、前記第3ポリ
シリコン膜211、ゲート間絶縁膜208、第2ポリシ
リコン膜207、第1ポリシリコン膜206を行方向に
沿ったパターン形状に順次エッチングすることで、第3
ポリシリコン膜211で図8のワード線WLとしての制
御ゲートを、第1ポリシリコン膜206で浮遊ゲート
を、さらに第2ポリシリコン膜207で浮遊ゲートの一
部としての容量部をそれぞれ形成する。
第2ポリシリコン膜207を形成し、かつこれを前記第
1ポリシリコン膜206を覆う幅寸法で列方向に沿った
パターン形状にエッチングする。さらに、その上に酸化
膜/窒化膜/酸化膜の積層構造をしたONO膜208を
ゲート間絶縁膜として形成し、さらに、その上に第3ポ
リシリコン膜211を形成する。そして、前記第3ポリ
シリコン膜211、ゲート間絶縁膜208、第2ポリシ
リコン膜207、第1ポリシリコン膜206を行方向に
沿ったパターン形状に順次エッチングすることで、第3
ポリシリコン膜211で図8のワード線WLとしての制
御ゲートを、第1ポリシリコン膜206で浮遊ゲート
を、さらに第2ポリシリコン膜207で浮遊ゲートの一
部としての容量部をそれぞれ形成する。
【0006】
【発明が解決しようとする課題】しかしながら、この製
造方法では、CMP工程での終点検出のために、第1ポ
リシリコン膜206やBPSG膜210とはCMPでの
研磨選択比の大きな窒化膜222をCMPのダミー膜と
して用いているが、この窒化膜222は浮遊ゲートを含
むゲート構造をフォトリソグラフィ技術により形成する
際のマスクとしてのフォトレジスト膜224とのエッチ
ング選択比が約0.56程度と低いために、当該フォト
リソグラフィ工程において窒化膜222を設計通りの幅
寸法に形成することが難しいという問題が生じる。すな
わち、反射防止膜223上に形成したフォトレジスト膜
224をマスクとして窒化膜222を選択エッチング
し、さらにその下層の第1ポリシリコン膜206をエッ
チングする際に、窒化膜222とフォトレジスト膜22
4とのエッチング選択比が低いためにフォトレジスト膜
224の両側面がエッチングの進行に伴ってエッチング
浸食され、その平面寸法が徐々に縮小される。そのた
め、窒化膜222もフォトレジスト膜224が浸食され
た領域からエッチングが進行されることになり、窒化膜
222の上側の領域から下側の領域に向けて徐々に平面
寸法が縮小され、図9(a)に示したように、窒化膜2
22は台形状の断面形状になってしまう。
造方法では、CMP工程での終点検出のために、第1ポ
リシリコン膜206やBPSG膜210とはCMPでの
研磨選択比の大きな窒化膜222をCMPのダミー膜と
して用いているが、この窒化膜222は浮遊ゲートを含
むゲート構造をフォトリソグラフィ技術により形成する
際のマスクとしてのフォトレジスト膜224とのエッチ
ング選択比が約0.56程度と低いために、当該フォト
リソグラフィ工程において窒化膜222を設計通りの幅
寸法に形成することが難しいという問題が生じる。すな
わち、反射防止膜223上に形成したフォトレジスト膜
224をマスクとして窒化膜222を選択エッチング
し、さらにその下層の第1ポリシリコン膜206をエッ
チングする際に、窒化膜222とフォトレジスト膜22
4とのエッチング選択比が低いためにフォトレジスト膜
224の両側面がエッチングの進行に伴ってエッチング
浸食され、その平面寸法が徐々に縮小される。そのた
め、窒化膜222もフォトレジスト膜224が浸食され
た領域からエッチングが進行されることになり、窒化膜
222の上側の領域から下側の領域に向けて徐々に平面
寸法が縮小され、図9(a)に示したように、窒化膜2
22は台形状の断面形状になってしまう。
【0007】したがって、下層のシリコン酸化膜22
1、第1ポリシリコン膜206もこれに伴って横方向の
エッチングが進行し、それぞれの平面寸法も縮小され、
ゲート構造225のゲート長方向の寸法が設計値に対し
てばらつくことになる。そのため、ゲート構造225を
利用して形成するLDD領域204及びソース・ドレイ
ン領域203S,203Dにもばらつきが生じ、結果と
してMOS構造のソース・ドレイン領域間のチャンネル
長にばらつきが生じることになる。このチャンネル長の
ばらつきは、近年のメモリセルで目標としている0.2
2μmのゲート長のメモリセルを実現する際にメモリセ
ルの特性、特に、メモリセルに対するデータの書き込み
消去時の時間のばらつき、あるいはデータ読み出し時の
ON電流のばらつきとなって現れるため、メモリの信頼
性が低下されることになる。
1、第1ポリシリコン膜206もこれに伴って横方向の
エッチングが進行し、それぞれの平面寸法も縮小され、
ゲート構造225のゲート長方向の寸法が設計値に対し
てばらつくことになる。そのため、ゲート構造225を
利用して形成するLDD領域204及びソース・ドレイ
ン領域203S,203Dにもばらつきが生じ、結果と
してMOS構造のソース・ドレイン領域間のチャンネル
長にばらつきが生じることになる。このチャンネル長の
ばらつきは、近年のメモリセルで目標としている0.2
2μmのゲート長のメモリセルを実現する際にメモリセ
ルの特性、特に、メモリセルに対するデータの書き込み
消去時の時間のばらつき、あるいはデータ読み出し時の
ON電流のばらつきとなって現れるため、メモリの信頼
性が低下されることになる。
【0008】本発明の目的は、MOS構造をしたメモリ
セルにおけるチャンネル長のばらつきを解消し、メモリ
セルの特性上の信頼性を高めた不揮発性半導体記憶装置
の製造方法を提供するものである。
セルにおけるチャンネル長のばらつきを解消し、メモリ
セルの特性上の信頼性を高めた不揮発性半導体記憶装置
の製造方法を提供するものである。
【0009】
【課題を解決するための手段】本発明の製造方法は、浮
遊ゲートを形成するための導電膜上にダミー膜を形成
し、かつ前記ダミー膜上に形成したフォトレジスト膜に
より前記ダミー膜及び前記導電膜を選択エッチングして
ゲート構造を形成する工程と、前記ゲート構造を覆うよ
うに層間絶縁膜を形成し、かつ前記層間絶縁膜を化学機
械研磨して表面を平坦化する工程と、前記ダミー膜及び
前記層間絶縁膜をエッチングして前記層間絶縁膜と前記
導電膜の表面を平坦化する工程とを含み、前記ダミー膜
の材料として、アモルファスシリコン膜、CVDシリコ
ン酸化膜、プラズマシリコン酸化膜、BPSG膜のいず
れかを用いる。
遊ゲートを形成するための導電膜上にダミー膜を形成
し、かつ前記ダミー膜上に形成したフォトレジスト膜に
より前記ダミー膜及び前記導電膜を選択エッチングして
ゲート構造を形成する工程と、前記ゲート構造を覆うよ
うに層間絶縁膜を形成し、かつ前記層間絶縁膜を化学機
械研磨して表面を平坦化する工程と、前記ダミー膜及び
前記層間絶縁膜をエッチングして前記層間絶縁膜と前記
導電膜の表面を平坦化する工程とを含み、前記ダミー膜
の材料として、アモルファスシリコン膜、CVDシリコ
ン酸化膜、プラズマシリコン酸化膜、BPSG膜のいず
れかを用いる。
【0010】また、本発明では、前記ゲート構造を形成
した工程の後に、前記ゲート構造を利用した自己整合法
によって前記半導体基板に不純物を導入してソース・ド
レイン領域を形成する工程を含んでいる。また、前記層
間絶縁膜を化学機械研磨する工程では、前記層間絶縁膜
の表面が平坦化された時点で化学機械研磨を停止し、そ
の後プラズマエッチング法あるいはウェットエッチング
法により前記層間絶縁膜、及び前記ダミー膜を順次エッ
チングして前記ダミー膜を除去しかつ前記層間絶縁膜の
表面を前記導電膜の表面とほぼ同じ高さにまでエッチン
グすることを特徴とする。さらに、前記導電膜を第1の
導電膜としたときに、前記第1の導電膜と層間絶縁膜の
表面を平坦化した後に、前記第1の導電膜上に容量部と
なる第2の導電膜を選択的に形成する工程と、前記第2
の導電膜上にゲート間絶縁膜を形成する工程と、前記ゲ
ート間絶縁膜上に制御ゲートを構成する第3の導電膜を
形成する工程と、前記第3の導電膜、前記ゲート間絶縁
膜、前記第2の導電膜、前記第1の導電膜を選択エッチ
ングして前記第3の導電膜で制御ゲートを、前記第2の
導電膜で容量部を、前記第1の導電膜で浮遊ゲートをそ
れぞれ形成する工程を含んでいる。
した工程の後に、前記ゲート構造を利用した自己整合法
によって前記半導体基板に不純物を導入してソース・ド
レイン領域を形成する工程を含んでいる。また、前記層
間絶縁膜を化学機械研磨する工程では、前記層間絶縁膜
の表面が平坦化された時点で化学機械研磨を停止し、そ
の後プラズマエッチング法あるいはウェットエッチング
法により前記層間絶縁膜、及び前記ダミー膜を順次エッ
チングして前記ダミー膜を除去しかつ前記層間絶縁膜の
表面を前記導電膜の表面とほぼ同じ高さにまでエッチン
グすることを特徴とする。さらに、前記導電膜を第1の
導電膜としたときに、前記第1の導電膜と層間絶縁膜の
表面を平坦化した後に、前記第1の導電膜上に容量部と
なる第2の導電膜を選択的に形成する工程と、前記第2
の導電膜上にゲート間絶縁膜を形成する工程と、前記ゲ
ート間絶縁膜上に制御ゲートを構成する第3の導電膜を
形成する工程と、前記第3の導電膜、前記ゲート間絶縁
膜、前記第2の導電膜、前記第1の導電膜を選択エッチ
ングして前記第3の導電膜で制御ゲートを、前記第2の
導電膜で容量部を、前記第1の導電膜で浮遊ゲートをそ
れぞれ形成する工程を含んでいる。
【0011】本発明の製造方法では、浮遊ゲートを形成
するための導電膜上にCMPでのダミー膜としてアモル
ファスシリコン膜を形成した積層構造をフォトレジスト
膜を用いたフォトリソグラフィ法により選択エッチング
してゲート構造を形成する際に、ダミー膜としてのアモ
ルファスシリコン膜とフォトレジスト膜とのエッチング
選択比が1〜2と大きいため、アモルファスシリコン膜
のエッチング時にフォトレジスト膜の平面寸法が縮小さ
れることがなく、アモルファスシリコン膜を設計した平
面寸法に高精度にエッチング形成することが可能とな
る。そのため、その下層の導電膜を高精度にエッチング
でき、高精度なゲート長の浮遊ゲート、換言すれば高精
度のチャンネル長のMOS構造が形成できる。
するための導電膜上にCMPでのダミー膜としてアモル
ファスシリコン膜を形成した積層構造をフォトレジスト
膜を用いたフォトリソグラフィ法により選択エッチング
してゲート構造を形成する際に、ダミー膜としてのアモ
ルファスシリコン膜とフォトレジスト膜とのエッチング
選択比が1〜2と大きいため、アモルファスシリコン膜
のエッチング時にフォトレジスト膜の平面寸法が縮小さ
れることがなく、アモルファスシリコン膜を設計した平
面寸法に高精度にエッチング形成することが可能とな
る。そのため、その下層の導電膜を高精度にエッチング
でき、高精度なゲート長の浮遊ゲート、換言すれば高精
度のチャンネル長のMOS構造が形成できる。
【0012】また、浮遊ゲートを形成するための導電膜
上に窒化膜よりもフォトレジスト膜とのエッチング選択
比が大きいダミー膜を形成しておくことで、その後の工
程のCMP工程ではダミー膜をCMP工程の終点検出に
利用することは困難になるが、ゲート構造が露呈されな
い時点でCMPを停止することで、層間絶縁膜の平坦化
が可能となり、かつその後に層間絶縁膜膜とダミー膜と
のエッチング選択比の違いが得られるプラズマエッチン
グ法、ウェットエッチング法を利用して層間絶縁膜とダ
ミー膜とをエッチングすることで、最終的に導電膜と層
間絶縁膜とを表面が平坦な状態に形成することが可能と
なり、その上に平坦化された容量部、ないしは制御ゲー
トを形成することが可能になる。
上に窒化膜よりもフォトレジスト膜とのエッチング選択
比が大きいダミー膜を形成しておくことで、その後の工
程のCMP工程ではダミー膜をCMP工程の終点検出に
利用することは困難になるが、ゲート構造が露呈されな
い時点でCMPを停止することで、層間絶縁膜の平坦化
が可能となり、かつその後に層間絶縁膜膜とダミー膜と
のエッチング選択比の違いが得られるプラズマエッチン
グ法、ウェットエッチング法を利用して層間絶縁膜とダ
ミー膜とをエッチングすることで、最終的に導電膜と層
間絶縁膜とを表面が平坦な状態に形成することが可能と
なり、その上に平坦化された容量部、ないしは制御ゲー
トを形成することが可能になる。
【0013】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。先ず、本発明の対象としてのAND
型メモリのメモリセル構造を図1ないし図3を参照して
説明する。図1は平面図、図2(a)及び(b)は図1
のAA線、BB線断面図、図3は外観斜視図である。シ
リコン基板、例えばP型シリコン基板101の表面に
は、行方向に所要の間隔をおいて列方向に伸びるSTI
102がシリコン酸化膜によって形成されている。ま
た、前記STI102で挟まれた領域では、前記STI
102に沿った領域にそれぞれ列方向に伸びるN型のソ
ース領域103Sとドレイン領域103D、及びLDD
領域104が形成されている。さらに、前記ソース・ド
レイン領域103S,103D及びLDD104領域で
挟まれた領域の前記シリコン基板101の表面上には、
トンネルゲート酸化膜105、ポリシリコンからなる浮
遊ゲート106及び容量部107、ゲート間絶縁膜10
8が列方向に所要の間隔をおいて形成されており、これ
ら各ゲート等と前記ソース・ドレイン領域等によって個
々のメモリセルCELLが構成されている。また、前記
浮遊ゲート106の両側にはシリコン酸化膜からなるサ
イドウォール109及びBPSG等の層間絶縁膜110
が形成され、前記浮遊ゲート106の表面の平坦化が図
られている。さらに、各メモリセルCELLに対して
は、行方向に並んで配置される複数のメモリセルの浮遊
ゲート106及び容量部107の上にわたって、前記ゲ
ート間絶縁膜108上に行方向に伸びる制御ゲート11
1がポリシリコンによって形成されており、この制御ゲ
ート111がメモリセルCELLのワード線として構成
されている。なお、前記容量部107は前記浮遊ゲート
106と一体となり、浮遊ゲート106における電荷蓄
積容量を増大させるためのものである。また、図2には
前記制御ゲート111の上に上層絶縁膜112が形成さ
れている。
参照して説明する。先ず、本発明の対象としてのAND
型メモリのメモリセル構造を図1ないし図3を参照して
説明する。図1は平面図、図2(a)及び(b)は図1
のAA線、BB線断面図、図3は外観斜視図である。シ
リコン基板、例えばP型シリコン基板101の表面に
は、行方向に所要の間隔をおいて列方向に伸びるSTI
102がシリコン酸化膜によって形成されている。ま
た、前記STI102で挟まれた領域では、前記STI
102に沿った領域にそれぞれ列方向に伸びるN型のソ
ース領域103Sとドレイン領域103D、及びLDD
領域104が形成されている。さらに、前記ソース・ド
レイン領域103S,103D及びLDD104領域で
挟まれた領域の前記シリコン基板101の表面上には、
トンネルゲート酸化膜105、ポリシリコンからなる浮
遊ゲート106及び容量部107、ゲート間絶縁膜10
8が列方向に所要の間隔をおいて形成されており、これ
ら各ゲート等と前記ソース・ドレイン領域等によって個
々のメモリセルCELLが構成されている。また、前記
浮遊ゲート106の両側にはシリコン酸化膜からなるサ
イドウォール109及びBPSG等の層間絶縁膜110
が形成され、前記浮遊ゲート106の表面の平坦化が図
られている。さらに、各メモリセルCELLに対して
は、行方向に並んで配置される複数のメモリセルの浮遊
ゲート106及び容量部107の上にわたって、前記ゲ
ート間絶縁膜108上に行方向に伸びる制御ゲート11
1がポリシリコンによって形成されており、この制御ゲ
ート111がメモリセルCELLのワード線として構成
されている。なお、前記容量部107は前記浮遊ゲート
106と一体となり、浮遊ゲート106における電荷蓄
積容量を増大させるためのものである。また、図2には
前記制御ゲート111の上に上層絶縁膜112が形成さ
れている。
【0014】なお、前記AND型メモリでは、図8に示
したように、STIによって区画されて列方向に配列さ
れる所要の個数のメモリセル単位で、各メモリセルのド
レイン領域を選択ブロックドレインセレクタゲートを介
して、図には現れていないビット線に接続する。また、
同様に各メモリセルのソース領域をソースセレクタゲー
トを介して図には現れていないソース線に接続してい
る。
したように、STIによって区画されて列方向に配列さ
れる所要の個数のメモリセル単位で、各メモリセルのド
レイン領域を選択ブロックドレインセレクタゲートを介
して、図には現れていないビット線に接続する。また、
同様に各メモリセルのソース領域をソースセレクタゲー
トを介して図には現れていないソース線に接続してい
る。
【0015】以上の構成のAND型メモリを製造する本
発明の製造方法について説明する。図4ないし図6は製
造工程図であり、図2(a)に示したAA線に沿う断面
構造に相当する図である。先ず、図4(a)に示すよう
に、P型シリコン基板101に行方向に所要の間隔で列
方向に伸びるSTI102を形成する。このSTI10
2の形成方法としては、フォトレジスト膜を利用した選
択エッチング法により前記シリコン基板101の表面に
列方向に伸びる複数本の浅溝を形成する。その後、シリ
コン基板101の全面に前記浅溝を埋設するのに充分な
膜厚のシリコン酸化膜を堆積し、かつ前記シリコン基板
の表面が露出されるまで前記シリコン酸化膜の表面をC
MP法によりエッチング研磨することによって形成す
る。これにより、行方向の寸法が約0.24μmのST
I102が形成され、かつこれらSTI102によって
行方向に区画された行方向の寸法が約0.68μmの列
方向に伸びるメモリセル領域120が形成される。
発明の製造方法について説明する。図4ないし図6は製
造工程図であり、図2(a)に示したAA線に沿う断面
構造に相当する図である。先ず、図4(a)に示すよう
に、P型シリコン基板101に行方向に所要の間隔で列
方向に伸びるSTI102を形成する。このSTI10
2の形成方法としては、フォトレジスト膜を利用した選
択エッチング法により前記シリコン基板101の表面に
列方向に伸びる複数本の浅溝を形成する。その後、シリ
コン基板101の全面に前記浅溝を埋設するのに充分な
膜厚のシリコン酸化膜を堆積し、かつ前記シリコン基板
の表面が露出されるまで前記シリコン酸化膜の表面をC
MP法によりエッチング研磨することによって形成す
る。これにより、行方向の寸法が約0.24μmのST
I102が形成され、かつこれらSTI102によって
行方向に区画された行方向の寸法が約0.68μmの列
方向に伸びるメモリセル領域120が形成される。
【0016】次いで、図4(b)に示すように、前記シ
リコン基板101のメモリセル領域120に90Åのシ
リコン酸化膜を熱酸化法により形成し、トンネルゲート
絶縁膜105を形成する。さらに、その上に順次、浮遊
ゲートを形成するための1000Åの厚さの第1ポリシ
リコン膜106と、250Åの厚さのシリコン酸化膜1
21と、CMP工程におけるダミー膜として機能する2
000Åの厚さのアモルファスシリコン膜122と、1
00〜350Åの厚さの反射防止膜(ARL膜)123
を積層状態に形成する。そして、前記ARL膜123上
にフォトレジスト膜124を形成し、このフォトレジス
ト膜124を利用したフォトリソグラフィ技術により前
記積層膜を行方向の平面寸法を0.22μm程度に選択
的にエッチングし、前記メモリセル領域120内におい
て、前記STI102の行方向のほぼ中間位置において
列方向に伸びるゲート構造125を形成する。このと
き、前記積層膜のエッチングはプラズマエッチング法を
用いるが、ARL膜123に対してはCF4 ガスを用
い、アモルファスシリコン膜122に対してはCl2 +
HBrガスを用い、シリコン酸化膜121及びトンネル
ゲート酸化膜105に対してはCF4ガスを用い、第1
ポリシリコン膜106に対してはCl2 +HBrガスを
用いる。このとき、フォトレジスト膜124とアモルフ
ァスシリコン膜122とのエッチングの選択比は1〜2
であり、従来のフォトレジスト膜と窒化膜とのエッチン
グ選択比の0.56に比較して大きいため、アモルファ
スシリコン膜122をエッチングする際にフォトレジス
ト膜124がエッチングされてその平面寸法が縮小され
ることはなく、アモルファスシリコン膜122の平面寸
法が設計値よりも縮小されることは殆どない。したがっ
て、その下層のシリコン酸化膜121、第1ポリシリコ
ン膜106、トンネルゲート酸化膜105も設計された
平面寸法に形成されることになる。
リコン基板101のメモリセル領域120に90Åのシ
リコン酸化膜を熱酸化法により形成し、トンネルゲート
絶縁膜105を形成する。さらに、その上に順次、浮遊
ゲートを形成するための1000Åの厚さの第1ポリシ
リコン膜106と、250Åの厚さのシリコン酸化膜1
21と、CMP工程におけるダミー膜として機能する2
000Åの厚さのアモルファスシリコン膜122と、1
00〜350Åの厚さの反射防止膜(ARL膜)123
を積層状態に形成する。そして、前記ARL膜123上
にフォトレジスト膜124を形成し、このフォトレジス
ト膜124を利用したフォトリソグラフィ技術により前
記積層膜を行方向の平面寸法を0.22μm程度に選択
的にエッチングし、前記メモリセル領域120内におい
て、前記STI102の行方向のほぼ中間位置において
列方向に伸びるゲート構造125を形成する。このと
き、前記積層膜のエッチングはプラズマエッチング法を
用いるが、ARL膜123に対してはCF4 ガスを用
い、アモルファスシリコン膜122に対してはCl2 +
HBrガスを用い、シリコン酸化膜121及びトンネル
ゲート酸化膜105に対してはCF4ガスを用い、第1
ポリシリコン膜106に対してはCl2 +HBrガスを
用いる。このとき、フォトレジスト膜124とアモルフ
ァスシリコン膜122とのエッチングの選択比は1〜2
であり、従来のフォトレジスト膜と窒化膜とのエッチン
グ選択比の0.56に比較して大きいため、アモルファ
スシリコン膜122をエッチングする際にフォトレジス
ト膜124がエッチングされてその平面寸法が縮小され
ることはなく、アモルファスシリコン膜122の平面寸
法が設計値よりも縮小されることは殆どない。したがっ
て、その下層のシリコン酸化膜121、第1ポリシリコ
ン膜106、トンネルゲート酸化膜105も設計された
平面寸法に形成されることになる。
【0017】次いで、図4(c)に示すように、前記ゲ
ート構造125をマスクにしてメモリセル領域120の
シリコン基板に砒素等のN型不純物を低濃度(3E13
/cm2 )にイオン注入し、LDD領域104を形成す
る。その後、CVD法等により前記ゲート構造125を
覆うように前記シリコン基板の全面にシリコン酸化膜を
形成し、かつこのシリコン酸化膜を異方性エッチングに
よりエッチングすることで、図4(d)に示すように、
前記ゲート構造125の側面にサイドウォール109を
形成する。そして、前記サイドウォール109を利用し
て前記メモリセル領域120のシリコン基板101に砒
素等のN型不純物を高濃度(4E15/cm2 )にイオ
ン注入し、ソース・ドレイン領域103S,103Dを
形成する。
ート構造125をマスクにしてメモリセル領域120の
シリコン基板に砒素等のN型不純物を低濃度(3E13
/cm2 )にイオン注入し、LDD領域104を形成す
る。その後、CVD法等により前記ゲート構造125を
覆うように前記シリコン基板の全面にシリコン酸化膜を
形成し、かつこのシリコン酸化膜を異方性エッチングに
よりエッチングすることで、図4(d)に示すように、
前記ゲート構造125の側面にサイドウォール109を
形成する。そして、前記サイドウォール109を利用し
て前記メモリセル領域120のシリコン基板101に砒
素等のN型不純物を高濃度(4E15/cm2 )にイオ
ン注入し、ソース・ドレイン領域103S,103Dを
形成する。
【0018】次いで、図5(a)に示すように、CVD
法により前記ゲート構造125を完全に埋設するのに充
分な厚さの層間絶縁膜、ここではBPSG膜110を6
000Å程度の厚さに形成する。そして、図5(b)の
ように、前記BPSG膜110をCMP法により研磨す
る。このCMP工程では、前記ゲート構造125が露呈
されることがなく、前記BPSG膜110の表面が平坦
になるように行う。例えば、予め測定したCMPのエッ
チング速度等に基づいて、CMP処理工程を時間管理す
ることでCMP工程を完了する。このため、従来のよう
なCMPの終点を検出する必要はない。しかる上で、図
5(c)のように、前記BPSG膜110をウェットエ
ッチング法によりエッチングバックし、少なくとも前記
アモルファスシリコン膜122の表面がBPSG膜11
0の表面上に露出する程度まで行うが、これは、アモル
ファスシリコンとBPSGとのエッチング選択比の違い
により、自己整合的に容易に行うことが可能である。ま
た、このとき反射防止膜123は同時にエッチングされ
る。次いで、図5(d)のように、前記アモルファスシ
リコン膜122をドライエッチング法によりエッチング
除去する。このアモルファスシリコン膜122の選択エ
ッチングも、エッチング選択比の違いにより自己整合的
に容易に行うことが可能である。
法により前記ゲート構造125を完全に埋設するのに充
分な厚さの層間絶縁膜、ここではBPSG膜110を6
000Å程度の厚さに形成する。そして、図5(b)の
ように、前記BPSG膜110をCMP法により研磨す
る。このCMP工程では、前記ゲート構造125が露呈
されることがなく、前記BPSG膜110の表面が平坦
になるように行う。例えば、予め測定したCMPのエッ
チング速度等に基づいて、CMP処理工程を時間管理す
ることでCMP工程を完了する。このため、従来のよう
なCMPの終点を検出する必要はない。しかる上で、図
5(c)のように、前記BPSG膜110をウェットエ
ッチング法によりエッチングバックし、少なくとも前記
アモルファスシリコン膜122の表面がBPSG膜11
0の表面上に露出する程度まで行うが、これは、アモル
ファスシリコンとBPSGとのエッチング選択比の違い
により、自己整合的に容易に行うことが可能である。ま
た、このとき反射防止膜123は同時にエッチングされ
る。次いで、図5(d)のように、前記アモルファスシ
リコン膜122をドライエッチング法によりエッチング
除去する。このアモルファスシリコン膜122の選択エ
ッチングも、エッチング選択比の違いにより自己整合的
に容易に行うことが可能である。
【0019】続いて、図6(a)に示すように、BPS
G膜を再度ウェットエッチング法によりエッチングす
る。これにより、前記シリコン酸化膜121がエッチン
グされて第1ポリシリコン膜106が露呈されるが、B
PSGとポリシリコンとのエッチング選択比の違いによ
り、BPSG膜110と第1ポリシリコン膜106の表
面をほぼ平坦な状態にエッチングを制御することも容易
である。次いで、図6(b)に示すように、全面に第2
ポリシリコン膜107を〜1000Å程度の厚さに形成
し、かつこの第2ポリシリコン膜107を前記メモリセ
ル領域120を覆う程度の行方向の平面寸法、ここでは
約0.7μm程度の平面寸法に選択エッチングする。次
いで、図6(c)に示すように、その上にシリコン酸化
膜、シリコン窒化膜、シリコン酸化膜を順次積層し、ゲ
ート間絶縁膜としての三層構造のいわゆるONO膜10
8を形成する。さらに、図6(d)に示すように、その
上に第3ポリシリコン膜111を1000Å〜の厚さに
形成する。そして、図外のフォトレジスト膜を利用して
前記第3ポリシリコン膜111、前記ONO膜108、
前記第2ポリシリコン膜107、前記第1ポリシリコン
膜106、及び前記トンネルゲート酸化膜105を順次
所要パターンで選択的にエッチングする。これにより、
図1ないし図3に示したように、前記第3ポリシリコン
膜111及びONO膜108は列方向の平面寸法が0.
22μmで、かつ列方向に隣接する膜との間隔が0.2
2μmのパターン形状の制御ゲート111、すなわちワ
ード線WLとゲート間絶縁膜108が形成される。ま
た、前記第2ポリシリコン膜107、第1ポリシリコン
膜106及びトンネルゲート酸化膜105も列方向に分
離されたパターン形状となり、個々のメモリセルに対応
してそれぞれ独立した容量部107、浮遊ゲート10
6、トンネルゲート酸化膜105として形成される。こ
れにより、行方向に0.68μmの間隔でかつ列方向に
0.44μmの間隔で、しかも浮遊ゲート106のゲー
ト長が0.22μmの不揮発性メモリセルCELLが形
成される。
G膜を再度ウェットエッチング法によりエッチングす
る。これにより、前記シリコン酸化膜121がエッチン
グされて第1ポリシリコン膜106が露呈されるが、B
PSGとポリシリコンとのエッチング選択比の違いによ
り、BPSG膜110と第1ポリシリコン膜106の表
面をほぼ平坦な状態にエッチングを制御することも容易
である。次いで、図6(b)に示すように、全面に第2
ポリシリコン膜107を〜1000Å程度の厚さに形成
し、かつこの第2ポリシリコン膜107を前記メモリセ
ル領域120を覆う程度の行方向の平面寸法、ここでは
約0.7μm程度の平面寸法に選択エッチングする。次
いで、図6(c)に示すように、その上にシリコン酸化
膜、シリコン窒化膜、シリコン酸化膜を順次積層し、ゲ
ート間絶縁膜としての三層構造のいわゆるONO膜10
8を形成する。さらに、図6(d)に示すように、その
上に第3ポリシリコン膜111を1000Å〜の厚さに
形成する。そして、図外のフォトレジスト膜を利用して
前記第3ポリシリコン膜111、前記ONO膜108、
前記第2ポリシリコン膜107、前記第1ポリシリコン
膜106、及び前記トンネルゲート酸化膜105を順次
所要パターンで選択的にエッチングする。これにより、
図1ないし図3に示したように、前記第3ポリシリコン
膜111及びONO膜108は列方向の平面寸法が0.
22μmで、かつ列方向に隣接する膜との間隔が0.2
2μmのパターン形状の制御ゲート111、すなわちワ
ード線WLとゲート間絶縁膜108が形成される。ま
た、前記第2ポリシリコン膜107、第1ポリシリコン
膜106及びトンネルゲート酸化膜105も列方向に分
離されたパターン形状となり、個々のメモリセルに対応
してそれぞれ独立した容量部107、浮遊ゲート10
6、トンネルゲート酸化膜105として形成される。こ
れにより、行方向に0.68μmの間隔でかつ列方向に
0.44μmの間隔で、しかも浮遊ゲート106のゲー
ト長が0.22μmの不揮発性メモリセルCELLが形
成される。
【0020】このような製造方法では、特に図4の各工
程において、第1ポリシリコン膜106上にシリコン酸
化膜121を形成し、その上にCMPでのダミー膜とし
てのアモルファスシリコン膜122を形成した積層構造
をフォトレジスト膜124を用いたフォトリソグラフィ
法により選択エッチングしてゲート構造を形成する際
に、アモルファスシリコン膜122とフォトレジスト膜
124とのエッチング選択比が1〜2と大きいため、ア
モルファスシリコン膜122のエッチング時にフォトレ
ジスト膜124の平面寸法が縮小されることがなく、ア
モルファスシリコン膜122を設計した平面寸法に高精
度にエッチング形成することが可能となる。そのため、
その下層のシリコン酸化膜121のエッチング、ないし
第1ポリシリコン膜106を高精度に設計寸法にエッチ
ング形成でき、特に、第1ポリシリコン膜106のゲー
ト長方向の寸法を高精度に管理することが可能になる。
したがって、その後におけるLDD領域104及びソー
ス・ドレイン領域103S,103Dの形成を高精度に
形成し、特にチャンネル長を高精度に形成することがで
きる。
程において、第1ポリシリコン膜106上にシリコン酸
化膜121を形成し、その上にCMPでのダミー膜とし
てのアモルファスシリコン膜122を形成した積層構造
をフォトレジスト膜124を用いたフォトリソグラフィ
法により選択エッチングしてゲート構造を形成する際
に、アモルファスシリコン膜122とフォトレジスト膜
124とのエッチング選択比が1〜2と大きいため、ア
モルファスシリコン膜122のエッチング時にフォトレ
ジスト膜124の平面寸法が縮小されることがなく、ア
モルファスシリコン膜122を設計した平面寸法に高精
度にエッチング形成することが可能となる。そのため、
その下層のシリコン酸化膜121のエッチング、ないし
第1ポリシリコン膜106を高精度に設計寸法にエッチ
ング形成でき、特に、第1ポリシリコン膜106のゲー
ト長方向の寸法を高精度に管理することが可能になる。
したがって、その後におけるLDD領域104及びソー
ス・ドレイン領域103S,103Dの形成を高精度に
形成し、特にチャンネル長を高精度に形成することがで
きる。
【0021】一方、前記したように第1ポリシリコン膜
106のゲート長方向の平面寸法を高精度に形成する際
にアモルファスシリコン膜122を用いているため、そ
の後の工程のCMP工程では従来のように窒化膜とBP
SG膜とのエッチング選択比を利用して窒化膜をCMP
工程の終点検出に利用した技術を採用することはできな
くなる。そこで、本発明では、図5に示したBPSG膜
110のCMP工程では、ゲート構造125が露呈され
ない時点でCMPを停止する。このCMPの終点は時間
管理によって可能である。その上で、BPSG膜110
とアモルファスシリコン膜122とのエッチング選択比
の違いが得られるプラズマエッチング法、ウェットエッ
チング法を利用してBPSG膜110、アモルファスシ
リコン膜122をそれぞれ選択的にエッチングすること
で、最終的に第1ポリシリコン膜106とBPSG膜1
10とを表面が平坦な状態に形成することが可能とな
る。
106のゲート長方向の平面寸法を高精度に形成する際
にアモルファスシリコン膜122を用いているため、そ
の後の工程のCMP工程では従来のように窒化膜とBP
SG膜とのエッチング選択比を利用して窒化膜をCMP
工程の終点検出に利用した技術を採用することはできな
くなる。そこで、本発明では、図5に示したBPSG膜
110のCMP工程では、ゲート構造125が露呈され
ない時点でCMPを停止する。このCMPの終点は時間
管理によって可能である。その上で、BPSG膜110
とアモルファスシリコン膜122とのエッチング選択比
の違いが得られるプラズマエッチング法、ウェットエッ
チング法を利用してBPSG膜110、アモルファスシ
リコン膜122をそれぞれ選択的にエッチングすること
で、最終的に第1ポリシリコン膜106とBPSG膜1
10とを表面が平坦な状態に形成することが可能とな
る。
【0022】したがって、以上のように第1ポリシリコ
ン膜106のゲート長を高精度に形成するとともに、第
1ポリシリコン膜106とその両側に存在する層間絶縁
膜(サイドウォール及びBPSG膜)109,110の
表面を平坦化した上で、これまでと同様に第2ポリシリ
コン膜107で容量部を形成し、ONO膜108を形成
した上で第3ポリシリコン膜111を形成し、かつこれ
らをエッチングして制御ゲート111、浮遊ゲート10
6を形成することで、高精度なチャンネル長を有し、書
き込み消去時の時間が安定で、かつ読み出し時のON電
流が安定な、微細なメモリセルで構成されるAND型メ
モリの製造が実現できる。
ン膜106のゲート長を高精度に形成するとともに、第
1ポリシリコン膜106とその両側に存在する層間絶縁
膜(サイドウォール及びBPSG膜)109,110の
表面を平坦化した上で、これまでと同様に第2ポリシリ
コン膜107で容量部を形成し、ONO膜108を形成
した上で第3ポリシリコン膜111を形成し、かつこれ
らをエッチングして制御ゲート111、浮遊ゲート10
6を形成することで、高精度なチャンネル長を有し、書
き込み消去時の時間が安定で、かつ読み出し時のON電
流が安定な、微細なメモリセルで構成されるAND型メ
モリの製造が実現できる。
【0023】また、前記した本発明の実施形態におい
て、ゲート構造を形成する際に、従来の窒化膜では、窒
化膜と第1ポリシリコン膜のエッチングでは処理チャン
バを変える必要があったが、本発明では第1ポリシリコ
ン膜106とアモルファスシリコン膜122とを同じ処
理チャンバでエッチングすることができ、作業を簡易
化、迅速化する上で有利になる。
て、ゲート構造を形成する際に、従来の窒化膜では、窒
化膜と第1ポリシリコン膜のエッチングでは処理チャン
バを変える必要があったが、本発明では第1ポリシリコ
ン膜106とアモルファスシリコン膜122とを同じ処
理チャンバでエッチングすることができ、作業を簡易
化、迅速化する上で有利になる。
【0024】ここで、本発明において、前記ゲート構造
125を形成する際に、第1ポリシリコン膜106上に
形成しているアモルファスシリコン膜122に代えて、
ポリシリコン膜を用いた場合を考える。ポリシリコン膜
とフォトレジスト膜とのエッチング選択比は、アモルフ
ァスシリコン膜の場合と同様に1〜2であるため、ポリ
シリコン膜を用いた場合でも第1ポリシリコン膜106
のゲート長方向の平面寸法を高精度に制御することが可
能であり、チャンネル長のばらつきを防止することは可
能である。また、このようにポリシリコン膜を用いれ
ば、ゲート構造125を形成する際には、上層及び下層
の各ポリシリコン膜を同一の処理チャンバを用いて、し
かも同一のエッチング条件でエッチングすることが可能
であるため、エッチング処理を簡易化することが可能で
ある。ただし、ポリシリコン膜は結晶構造であるため、
ゲート構造をエッチングにより形成した際に結晶粒の形
状が側面に露呈してゲート構造の側面が直線形状になら
ずに凹凸形状に形成されることがある。したがって、こ
の凹凸がゲート長(チャンネル長)に影響を与えること
が少ないメモリセルの場合にはポリシリコン膜の適用が
可能である。
125を形成する際に、第1ポリシリコン膜106上に
形成しているアモルファスシリコン膜122に代えて、
ポリシリコン膜を用いた場合を考える。ポリシリコン膜
とフォトレジスト膜とのエッチング選択比は、アモルフ
ァスシリコン膜の場合と同様に1〜2であるため、ポリ
シリコン膜を用いた場合でも第1ポリシリコン膜106
のゲート長方向の平面寸法を高精度に制御することが可
能であり、チャンネル長のばらつきを防止することは可
能である。また、このようにポリシリコン膜を用いれ
ば、ゲート構造125を形成する際には、上層及び下層
の各ポリシリコン膜を同一の処理チャンバを用いて、し
かも同一のエッチング条件でエッチングすることが可能
であるため、エッチング処理を簡易化することが可能で
ある。ただし、ポリシリコン膜は結晶構造であるため、
ゲート構造をエッチングにより形成した際に結晶粒の形
状が側面に露呈してゲート構造の側面が直線形状になら
ずに凹凸形状に形成されることがある。したがって、こ
の凹凸がゲート長(チャンネル長)に影響を与えること
が少ないメモリセルの場合にはポリシリコン膜の適用が
可能である。
【0025】さらに、本発明においては、従来の窒化膜
に代えて使用可能な材料として、フォトレジスト膜に対
してエッチング選択比がある程度大きな材料であれば、
前記したアモルファスシリコン膜に限られるものではな
く、CVD酸化膜、プラズマ酸化膜、BPSG膜を使用
することが可能である。因みに、これらの酸化膜のエッ
チング選択比は0.7程度である。ただし、いずれの材
料の膜を用いた場合においても、その後のCMP工程に
おいて、第1ポリシリコン膜とその周囲に形成する層間
絶縁膜としてのサイドウォール及びBPSG膜の表面が
平坦、もしくは平坦に近い状態に形成することが可能な
材料を用いることが必要である。
に代えて使用可能な材料として、フォトレジスト膜に対
してエッチング選択比がある程度大きな材料であれば、
前記したアモルファスシリコン膜に限られるものではな
く、CVD酸化膜、プラズマ酸化膜、BPSG膜を使用
することが可能である。因みに、これらの酸化膜のエッ
チング選択比は0.7程度である。ただし、いずれの材
料の膜を用いた場合においても、その後のCMP工程に
おいて、第1ポリシリコン膜とその周囲に形成する層間
絶縁膜としてのサイドウォール及びBPSG膜の表面が
平坦、もしくは平坦に近い状態に形成することが可能な
材料を用いることが必要である。
【0026】一方、本発明では浮遊ゲートとしての第1
ポリシリコン膜をアモルファスシリコン膜で構成するこ
とも可能である。この場合、前記した実施形態のよう
に、従来の窒化膜に代えてアモルファスシリコン膜を用
いたときには、前記ゲート構造を形成する際には、上層
及び下層の各アモルファスシリコン膜を順次同一のエッ
チング条件でエッチングすればよいため、この面からも
エッチング処理を簡易化することが可能である。
ポリシリコン膜をアモルファスシリコン膜で構成するこ
とも可能である。この場合、前記した実施形態のよう
に、従来の窒化膜に代えてアモルファスシリコン膜を用
いたときには、前記ゲート構造を形成する際には、上層
及び下層の各アモルファスシリコン膜を順次同一のエッ
チング条件でエッチングすればよいため、この面からも
エッチング処理を簡易化することが可能である。
【0027】ここで、前記実施形態では、メモリセル領
域についての説明を行っているが、実際には図7に概略
構成を示すように、メモリセル部Xを形成したメモリチ
ップCHIPの周辺部には周辺回路部Yを形成してお
り、この周辺回路部Yでは前記メモリセルCELLの形
成と同時に、ゲート長の大きなゲート電極を備えるMO
Sトランジスタが形成される。そのため、ゲート構造を
形成した後に層間絶縁膜としてのBPSG膜110を形
成し、その後のCMP法によってBPSG膜110の表
面を平坦化する図5(b)に示した工程では、周辺回路
部YにおけるBPSG膜110の全容積がメモリセル部
Xよりも相対的に大きくなり、CMP法によるBPSG
膜110の表面を好適に平坦化することができなくなる
ことがある。この場合には、同図に破線で示すように、
BPSG膜110を形成した後に、予め周辺回路部Yの
みBPSG膜110の表面を所要の厚さまで選択的にエ
ッチングしておき、さらにBPSG膜110の全面にシ
リコン窒化膜(図示せず)を薄く形成した上でCMP工
程を行うようにすればよい。このようにすることで、B
PSG膜110をメモリセル部Xから周辺回路部Yにわ
たって表面平坦化することが容易になる。なお、BPS
G膜110を形成した後に、その全面にシリコン窒化膜
を薄く形成し、しかる上で周辺回路部のBPSG膜を所
要の厚さまで選択的にエッチングし、次いでCMP工程
を行うようにしてもよい。
域についての説明を行っているが、実際には図7に概略
構成を示すように、メモリセル部Xを形成したメモリチ
ップCHIPの周辺部には周辺回路部Yを形成してお
り、この周辺回路部Yでは前記メモリセルCELLの形
成と同時に、ゲート長の大きなゲート電極を備えるMO
Sトランジスタが形成される。そのため、ゲート構造を
形成した後に層間絶縁膜としてのBPSG膜110を形
成し、その後のCMP法によってBPSG膜110の表
面を平坦化する図5(b)に示した工程では、周辺回路
部YにおけるBPSG膜110の全容積がメモリセル部
Xよりも相対的に大きくなり、CMP法によるBPSG
膜110の表面を好適に平坦化することができなくなる
ことがある。この場合には、同図に破線で示すように、
BPSG膜110を形成した後に、予め周辺回路部Yの
みBPSG膜110の表面を所要の厚さまで選択的にエ
ッチングしておき、さらにBPSG膜110の全面にシ
リコン窒化膜(図示せず)を薄く形成した上でCMP工
程を行うようにすればよい。このようにすることで、B
PSG膜110をメモリセル部Xから周辺回路部Yにわ
たって表面平坦化することが容易になる。なお、BPS
G膜110を形成した後に、その全面にシリコン窒化膜
を薄く形成し、しかる上で周辺回路部のBPSG膜を所
要の厚さまで選択的にエッチングし、次いでCMP工程
を行うようにしてもよい。
【0028】
【発明の効果】以上説明したように本発明は、浮遊ゲー
トを形成するための導電膜上に、フォトレジスト膜との
エッチング選択比が窒化膜のエッチング選択比よりも大
きな材料としてアモルファスシリコン膜、CVDシリコ
ン酸化膜、プラズマシリコン酸化膜、BPSG膜のいず
れかでダミー膜を形成し、かつこのダミー膜上に形成し
たフォトレジスト膜によりダミー膜及び導電膜を選択エ
ッチングしてゲート構造を形成しているので、ダミー膜
のエッチング時にフォトレジスト膜の平面寸法が縮小さ
れることがなく、ダミー膜、ないしはその下層の導電膜
を高精度にエッチングでき、高精度なゲート長の浮遊ゲ
ート、換言すれば高精度のチャンネル長のMOS構造が
形成できる。また、ゲート構造を形成した後に、層間絶
縁膜を形成し、かつこの層間絶縁膜を化学機械研磨して
表面を平坦化し、さらにダミー膜及び層間絶縁膜をエッ
チングして表面を平坦化しているので、ゲート構造が露
呈されない時点でCMPを停止することで、層間絶縁膜
の平坦化が可能となり、かつその後に層間絶縁膜膜とダ
ミー膜とをエッチングすることで、最終的に導電膜と層
間絶縁膜膜とを表面が平坦な状態に形成することが可能
となり、その上に平坦化された容量部、ないしは制御ゲ
ートを形成することができる。これにより、書き込み消
去時、及び読み出し時の特性が安定し、かつ微細化され
た高メモリ容量の不揮発性メモリを製造することが可能
になる。
トを形成するための導電膜上に、フォトレジスト膜との
エッチング選択比が窒化膜のエッチング選択比よりも大
きな材料としてアモルファスシリコン膜、CVDシリコ
ン酸化膜、プラズマシリコン酸化膜、BPSG膜のいず
れかでダミー膜を形成し、かつこのダミー膜上に形成し
たフォトレジスト膜によりダミー膜及び導電膜を選択エ
ッチングしてゲート構造を形成しているので、ダミー膜
のエッチング時にフォトレジスト膜の平面寸法が縮小さ
れることがなく、ダミー膜、ないしはその下層の導電膜
を高精度にエッチングでき、高精度なゲート長の浮遊ゲ
ート、換言すれば高精度のチャンネル長のMOS構造が
形成できる。また、ゲート構造を形成した後に、層間絶
縁膜を形成し、かつこの層間絶縁膜を化学機械研磨して
表面を平坦化し、さらにダミー膜及び層間絶縁膜をエッ
チングして表面を平坦化しているので、ゲート構造が露
呈されない時点でCMPを停止することで、層間絶縁膜
の平坦化が可能となり、かつその後に層間絶縁膜膜とダ
ミー膜とをエッチングすることで、最終的に導電膜と層
間絶縁膜膜とを表面が平坦な状態に形成することが可能
となり、その上に平坦化された容量部、ないしは制御ゲ
ートを形成することができる。これにより、書き込み消
去時、及び読み出し時の特性が安定し、かつ微細化され
た高メモリ容量の不揮発性メモリを製造することが可能
になる。
【図1】本発明の不揮発性半導体記憶装置の実施形態の
平面図である。
平面図である。
【図2】図1のAA線、BB線に沿う断面図である。
【図3】図1の半導体記憶装置の概略構成を示す外観図
である。
である。
【図4】図1の半導体記憶装置の製造工程断面図のその
1である。
1である。
【図5】図1の半導体記憶装置の製造工程断面図のその
2である。
2である。
【図6】図1の半導体記憶装置の製造工程断面図のその
3である。
3である。
【図7】メモリセル部と周辺回路部でのCMP工程の改
善例を示すメモリチップの断面図である。
善例を示すメモリチップの断面図である。
【図8】AND型メモリの回路図である。
【図9】本発明者が先に検討している製造方法の概略工
程を示す断面図である。
程を示す断面図である。
101 シリコン基板
102 STI(素子分離領域)
103S,103D ソース・ドレイン領域
104 LDD領域
105 トンネルゲート酸化膜
106 浮遊ゲート(第1ポリシリコン膜)
107 容量部(第2ポリシリコン膜)
108 ゲート間絶縁膜(ONO膜)
109 サイドウォール
110 層間絶縁膜(BPSG膜)
111 制御ゲート(第3ポリシリコン膜)
120 メモリセル領域
121 シリコン酸化膜
122 アモルファスシリコン膜(CMPダミー膜)
123 反射防止膜
124 フォトレジスト膜
201 シリコン基板
202 STI(素子分離領域)
203S,203D ソース・ドレイン領域
204 LDD領域
205 トンネルゲート酸化膜
206 浮遊ゲート(第1ポリシリコン膜)
207 容量部(第2ポリシリコン膜)
208 ゲート間絶縁膜(ONO膜)
209 サイドウォール
210 層間絶縁膜(BPSG膜)
211 制御ゲート(第3ポリシリコン膜)
220 メモリセル領域
221 シリコン酸化膜
222 窒化膜(CMPダミー膜)
223 反射防止膜
224 フォトレジスト膜
Claims (5)
- 【請求項1】 半導体基板上に積層配置した浮遊ゲート
及び制御ゲートを有するMOS構造の不揮発性メモリセ
ルを備える不揮発性半導体記憶装置の製造方法におい
て、前記浮遊ゲートを形成するための導電膜上にダミー
膜を形成し、かつ前記ダミー膜上に形成したフォトレジ
スト膜により前記ダミー膜及び前記導電膜を選択エッチ
ングしてゲート構造を形成する工程と、前記ゲート構造
を覆うように層間絶縁膜を形成し、かつ前記層間絶縁膜
を化学機械研磨して表面を平坦化する工程と、前記ダミ
ー膜及び前記層間絶縁膜をエッチングして前記層間絶縁
膜と前記導電膜の表面を平坦化する工程とを含み、前記
ダミー膜の材料として、アモルファスシリコン膜、CV
Dシリコン酸化膜、プラズマシリコン酸化膜、BPSG
膜のいずれかを用いることを特徴とする不揮発性半導体
記憶装置の製造方法。 - 【請求項2】 前記ゲート構造を形成した工程の後に、
前記ゲート構造を利用した自己整合法によって前記半導
体基板に不純物を導入してソース・ドレイン領域を形成
する工程を含むことを特徴とする請求項1に記載の不揮
発性半導体記憶装置の製造方法。 - 【請求項3】 前記層間絶縁膜を化学機械研磨する工程
では、前記層間絶縁膜の表面が平坦化された時点で化学
機械研磨を停止し、その後プラズマエッチング法あるい
はウェットエッチング法により前記層間絶縁膜、及び前
記ダミー膜を順次エッチングして前記ダミー膜を除去し
かつ前記層間絶縁膜の表面を前記導電膜の表面とほぼ同
じ高さにまでエッチングすることを特徴とする請求項1
又は2に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項4】 前記導電膜を第1の導電膜としたとき
に、前記第1の導電膜と層間絶縁膜の表面を平坦化した
後に、前記第1の導電膜上に容量部となる第2の導電膜
を選択的に形成する工程と、前記第2の導電膜上にゲー
ト間絶縁膜を形成する工程と、前記ゲート間絶縁膜上に
制御ゲートを構成する第3の導電膜を形成する工程と、
前記第3の導電膜、前記ゲート間絶縁膜、前記第2の導
電膜、前記第1の導電膜を選択エッチングして前記第3
の導電膜で制御ゲートを、前記第2の導電膜で容量部
を、前記第1の導電膜で浮遊ゲートをそれぞれ形成する
工程とを含むことを特徴とする請求項1ないし3のいず
れかに記載の不揮発性半導体記憶装置の製造方法。 - 【請求項5】 前記半導体基板には行方向に所要の間隔
を有する複数の素子分離領域を列方向に延長された状態
で形成し、前記素子分離領域で区画される各メモリセル
領域には、複数個の浮遊ゲートを列方向に所要の間隔で
配列形成するとともに、各浮遊ゲートを行方向に挟む領
域にソース・ドレイン領域を列方向にわたって延長形成
し、前記制御ゲートは行方向に配列された複数個の浮遊
ゲート上にわたって行方向に延長した状態で形成してA
ND型のメモリを形成することを特徴とする請求項1な
いし4のいずれかに記載の不揮発性半導体記憶装置の製
造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31325899A JP3479010B2 (ja) | 1999-11-04 | 1999-11-04 | 不揮発性半導体記憶装置の製造方法 |
US09/705,880 US6482697B1 (en) | 1999-11-04 | 2000-11-06 | Method of forming a highly integrated non-volatile semiconductor memory device |
US10/256,130 US20030030145A1 (en) | 1999-11-04 | 2002-09-27 | Method of forming a highly integrated non-volatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publication Number | Publication Date |
---|---|
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JP3479010B2 true JP3479010B2 (ja) | 2003-12-15 |
Family
ID=18039048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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---|---|
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KR100426481B1 (ko) * | 2001-06-26 | 2004-04-13 | 주식회사 하이닉스반도체 | 코드 저장 메모리 셀 제조 방법 |
KR100940644B1 (ko) * | 2007-12-27 | 2010-02-05 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조방법 |
US20090218638A1 (en) * | 2008-02-29 | 2009-09-03 | Smith Michael A | Nand flash peripheral circuitry field plate |
WO2011108381A1 (en) * | 2010-03-05 | 2011-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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WO2017120582A1 (en) * | 2016-01-07 | 2017-07-13 | The Research Foundation For The State University Of New York | Multi-well selenium device and method for fabrication thereof |
US10121779B2 (en) * | 2016-12-13 | 2018-11-06 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with high current capacity and methods for producing the same |
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EP0394597A1 (en) * | 1989-04-28 | 1990-10-31 | International Business Machines Corporation | Follow-up System for Monitoring the Etching Process in an RIE Equipment and its Application to Producing High-resolution and Reproducible Patterns |
KR950002948B1 (ko) * | 1991-10-10 | 1995-03-28 | 삼성전자 주식회사 | 반도체 장치의 금속층간 절연막 형성방법 |
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DE69211329T2 (de) * | 1992-03-27 | 1996-11-28 | Ibm | Verfahren zum Herstellen von pseudo-planaren Dünnschicht PFET-Anordnungen und hierdurch erzeugte Struktur |
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KR950021644A (ko) * | 1993-12-31 | 1995-07-26 | 김주용 | 반도체 기억장치 및 그 제조방법 |
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1999
- 1999-11-04 JP JP31325899A patent/JP3479010B2/ja not_active Expired - Fee Related
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2000
- 2000-11-06 US US09/705,880 patent/US6482697B1/en not_active Expired - Fee Related
-
2002
- 2002-09-27 US US10/256,130 patent/US20030030145A1/en not_active Abandoned
Also Published As
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---|---|
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US6482697B1 (en) | 2002-11-19 |
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