KR100649308B1 - 자기 정렬 플로팅 게이트 어레이 형성 방법 및 자기 정렬플로팅 게이트 어레이를 포함하는 플래시 메모리 소자 - Google Patents

자기 정렬 플로팅 게이트 어레이 형성 방법 및 자기 정렬플로팅 게이트 어레이를 포함하는 플래시 메모리 소자 Download PDF

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Abstract

자기 정렬된 플로팅 게이트 어레이를 포함하는 플래시 메모리 소자, 및 플래시 메모리 소자용 자기 정렬 플로팅 게이트 어레이 형성 방법이 개시된다. 본 발명에 따른 플래시 메모리 소자는, 실리콘 기판의 산화 공정으로 형성된 복수의 소자 분리막; 및 상기 복수의 소자 분리막에 의해 분리된 활성 소자 영역에 형성되고, 각각의 플로팅 게이트의 양 측벽이 상기 복수의 소자 분리막과 자기 정렬된 플로팅 게이트 어레이;를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 소자 분리 영역을 디자인 룰에 따른 최소 선폭과 상관 없이 최소의 폭으로 형성할 수 있다. 따라서 플래시 메모리 셀의 고집적화를 꾀할 수 있다.
플래시 메모리, 플로팅 게이트, 소자 분리막

Description

자기 정렬 플로팅 게이트 어레이 형성 방법 및 자기 정렬 플로팅 게이트 어레이를 포함하는 플래시 메모리 소자{FLASH MEMORY DEVICE AND MANUFACTURING METHOD OF SELF-ALIGNED FLOATING GATE ARRAY}
도 1은 종래의 플래시 메모리 소자의 플로팅 게이트 어레이를 도시한 단면도이다.
도 2 내지 도 12는 본 발명에 따른 자기 정렬 플로팅 게이트 어레이 형성 방법을 공정 순서대로 설명하기 위한 단면도들이다.
도 13은 본 발명에 따른 자기 정렬 플로팅 게이트 어레이를 포함하는 플래시 메모리 소자의 단면도이다.
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 보다 자세하게는 플래시 메모리 소자의 플로팅 게이트 어레이 구조 및 그 제조 방법에 관한 것이다.
플래시 메모리란 전기적 데이터 고쳐쓰기가 가능한 일종의 PROM(Programable ROM)을 말한다. 플래시 메모리는, 메모리 셀이 1개의 트랜지스터로 이루어져 셀 면적이 적은 반면 자외선으로 일괄 소거해야 하는 EPROM(Erasable PROM)과, 전기적 소거가 가능하지만 셀이 2개의 트랜지스터로 이루어져 셀 면적이 큰 단점을 지닌EEPROM(Electrically Erasable PROM)의 장점을 조합하여, 1개의 트랜지스터로서EPROM의 프로그램 입력 방법과 EEPROM의 소거 방법을 수행토록 만든 소자이며, 그 정확한 명칭은 플래시 이이피롬(Flash EEPROM)이다. 이러한 플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리우며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.
플래시 메모리는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. 병렬 구조인 NOR형 플래시 메모리는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있으며, 직렬 구조인 NAND형 플래시 메모리는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다. 또한, 플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다.
이 중에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸여진 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.
도 1에는 플래시 메모리 소자를 제조하는 과정에서 플로팅 게이트 어레이가 형성된 반도체 기판의 단면을 도시하였다. 도 1에 도시된 기판의 단면은 플래시 메모리 소자의 비트 라인에 수직한 단면을 나타낸다. 종래의 플래시 메모리 소자에서는, 워드 라인에 수직한 방향으로 일련의 소자 분리막(22), 예컨대 STI(Shallow Trench Isolation)을 기판(10)에 형성하여 활성 소자 영역을 정의한다. 그리고 나서, 기판(10)의 전면에 터널 산화막으로 사용되는 실리콘 산화막(12)을 소정의 두께로 형성한 후, 플로팅 게이트로 사용할 다결정 실리콘층을 형성한다. 이렇게 형성된 다결정 실리콘층을 사진 공정 및 에칭 공정을 통해 패터닝하여 복수의 플로팅 게이트 어레이(26)를 형성한다.
이와 같이 형성된 복수의 플로팅 게이트(26)는 각기 하나의 메모리 셀을 구성하게 되는데, 이웃하는 플로팅 게이트(26)들은 서로 간격(W)만큼 이격되어 있다. 플로팅 게이트들(26)은 보통 사진 공정 및 에칭 공정을 통해 패터닝되므로, 사진 공정의 한계를 넘어서 간격(W)을 줄이는 것이 용이하지 않다. 또한, 소자의 집적도를 향상시키기 위해서는, 플로팅 게이트들(26) 사이의 간격 뿐만 아니라, 이웃하는 메모리 셀들을 절연시키는 소자 분리막(22)도 보다 좁게 형성하여야 하지만, 통상의 STI 형성 공정에서도 사진 공정을 통해 소자 분리 영역을 패터닝하게 되므로, 사진 공정의 한계로 인하여 일정 치수 이하로 줄이는 것이 어렵다. 이와 같이, 플로팅 게이트(26) 및 STI의 형성을 사진 공정에만 의존하는 경우 고가의 노광 장비를 사용하여야 하므로 제품의 제조 비용이 증가하게 된다.
더구나, 종래의 플래시 메모리 소자의 제조 과정은, 앞에서 설명한대로, 먼 저 기판에 STI를 형성한 후 별도의 사진 공정을 통해서 플로팅 게이트들을 패터닝하는 방식으로 진행되는데, 플로팅 게이트 형성 과정에서 식각 마스크의 오정렬을 방지하기 위해서는 최소한의 정렬 마진을 확보해야 한다. 따라서, STI의 폭 및 플로팅 게이트의 간격을 일정 크기 이상으로 유지해야 하므로, 사진 공정에 의존하여서는 소자의 집적도를 더 이상 향상시킬 수 없다.
상술한 문제를 해결하기 위하여 창안된 본 발명은, 사진 공정의 최소 선폭 제한을 받지 않으면서 소자 분리막의 폭과 플로팅 게이트 전극간 간격을 현저하게 줄일 수 있는, 보다 고집적화된 플래시 메모리 소자 구조를 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 하나의 공정을 통해 소자 분리막 및 플로팅 게이트를 동시에 형성함으로써 소자 분리막과 자기 정렬된 플로팅 게이트 어레이를 형성하는 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 플래시 메모리 소자용 자기 정렬 플로팅 게이트 어레이 형성 방법은, (a) 실리콘 반도체 기판 위에 제1 산화막 및 제1 질화막을 연속하여 형성하는 단계와, (b) 상기 제1 질화막을 식각하여 제1 질화막 패턴을 형성하는 단계와, (c) 상기 제1 질화막 패턴의 측벽에 제2 산화막 스페이서를 형성하는 단계와, (d) 상기 제1 질화막 패턴을 선택적으로 제거하는 단계와, (e) 상기 기판 위에 상기 제2 산화막 스페이서에 의해 분리된 복수의 제2 질화막 패턴을 형성하는 단계 와, (f) 상기 복수의 제2 질화막 패턴 사이에 개재된 상기 제2 산화막 스페이서를 제거하여 상기 제2 질화막 패턴들 사이로 상기 기판의 표면을 노출시키는 단계와, (g) 상기 노출된 기판 표면을 소정의 깊이로 식각하여 상기 기판 내부에 트랜치를 형성하는 단계와, (h) 상기 노출된 기판 표면을 산화시켜 상기 트랜치 내부에 소자 분리막을 형성하는 단계와, (i) 상기 제2 질화막 패턴들 사이에 제3 산화막 스페이서를 형성하는 단계와, (j) 상기 제3 산화막 스페이서만을 남기고 제2 질화막 패턴을 선택적으로 제거하는 단계와, (k) 상기 기판 위에 상기 제3 산화막 스페이서에 의해 분리된 복수의 플로팅 게이트를 형성하는 단계를 포함한다.
또한, 상술한 방법에 의해 형성된 플로팅 게이트 어레이를 포함하는 플래시 메모리 소자는, 실리콘 기판의 산화 공정으로 형성된 복수의 소자 분리막; 및 상기 복수의 소자 분리막에 의해 분리된 활성 소자 영역에 형성되고, 각각의 플로팅 게이트의 양 측벽이 상기 복수의 소자 분리막과 자기 정렬된 플로팅 게이트 어레이;를 포함하는 것을 특징으로 한다.
이하에서는, 첨부한 도면을 참조하여 본 발명에 따른 자기 정렬 플로팅 게이트 어레이를 포함하는 플래시 메모리 소자 및 자기 정렬 플로팅 게이트 어레이 형성 방법의 바람직한 실시예들을 자세히 설명하기로 한다.
[실시예 1]
도 13에는 본 발명에 따른 자기 정렬 플로팅 게이트 어레이를 포함하는 플래시 메모리 소자의 구조를 도시하였다. 도 13은 플래시 메모리 소자의 비트 라인에 수직한 단면을 도시한 것이다.
도 13을 참조하면, 플래시 메모리 소자는 플로팅 게이트(26), ONO(Oxide-Nitride-Oxide) 유전막(28) 및 콘트롤 게이트(30)로 구성된 스택 게이트를 포함한다. 여기서, 소자 분리막(22)는 기판(10)의 내부에 형성되어 이웃하는 메모리 셀을 서로 절연시킨다.
특히, 소자 분리막(22)는 통상의 STI 제조 방법에 따라 형성된 것이 아니고, 실리콘 기판의 산화 공정을 통해 형성된 것이다. 또한, 소자 분리막(22)는 플로팅 게이트(26)과 동일 공정을 통해 형성되는데, 플로팅 게이트(26)의 양 측벽은 소자 분리막(22)에 자기 정렬되어 있다.
[실시예 2]
다음으로, 도 2 내지 도 12를 참조하여 본 발명에 따른 플래시 메모리 소자용 자기 정렬 플로팅 게이트 어레이 형성 과정을 설명한다. 여기서, 도 2 내지 도 12는 플래시 메모리 소자의 비트 라인에 수직한 단면을 나타낸다.
먼저, 도 2를 참조하면, 실리콘 반도체 기판(10) 위에 제1 산화막(12) 및 제1 질화막(14)을 연속하여 형성한다. 제1 산화막(12)은 플래시 메모리 셀의 터널 산화막으로 사용된다. 다음으로, 도 3에서 보듯이, 사진 공정 및 에칭 공정을 통해 제1 질화막(14)을 패터닝한다. 이렇게 형성된 제1 질화막 패턴(14a)은 이웃하는 2개의 메모리 셀의 활성 소자 영역들 중에서 하나의 활성 소자 영역에만 형성된다. 보통 플래시 메모리 셀 어레이는 복수의 셀이 소자 분리막에 의해 절연되면서 일렬로 배치되는데, 제1 질화막 패턴(14a)은 이웃하는 두개의 셀 영역 중에서 하나의 셀 영역에만 형성된다. 즉, 제1 질화막 패턴(14a)이 형성된 영역과 형성되지 않은 영역이 교대로 배치된다. 이후의 설명을 통해서 이해되겠지만, 제1 질화막 패턴(14a)이 형성된 영역 및 형성되지 않은 영역이 모두 단위 셀 영역이 되며, 그 경계 부분이 소자 분리 영역으로 형성된다.
다음으로, 도 4에서 보듯이, 기판(10)의 전면에 제2 산화막(16)을 증착한다. 그 후, 기판(10)의 전면을 마스크를 사용하지 않은 채 이방성 식각 공정을 진행하면, 도 5와 같이 제1 질화막 패턴(14a)의 측벽에 형성된 제2 산화막 스페이서(16a)만 남게 된다. 제2 산화막 스페이서(16a)를 제외한 나머지 영역에서의 제2 산화막(16)을 제거한 후, 별도의 공정을 통해 제1 질화막 패턴(14a)을 선택적으로 제거한다. 제1 질화막 패턴(14a)의 선택적 제거는 인산 용액을 이용한 습식 식각 공정을 통해 수행될 수 있다.
다음으로, 한쌍의 제2 산화막 스페이서(16a)가 형성된 기판(10) 위에 제2 질화막을 충분한 두께로 증착한 후, 제2 질화막의 상부를 평탄화 공정(예컨대 화학적 기계적 연마 공정(Chemical-Mechanical Polishing))을 통해 제2 산화막 스페이서(16a)의 상단이 노출될 때까지 연마한다. 그리하여, 도 6에서와 같이, 제2 산화막 스페이서(16a)에 의해 분리된 복수의 제2 질화막 패턴(18)을 형성한다.
다음으로, 복수의 제2 질화막 패턴(18) 사이에 개재된 제2 산화막 스페이서(16)를 제거한다. 제2 산화막 스페이서(16a)의 제거 공정에서는 산화막만을 선택적으로 식각하게 되는데, 제2 질화막 패턴(18)들 사이의 좁은 틈 속에 있는 산화막을 완전히 제거하기 위해서 질화막과의 높은 식각 선택비를 가진 습식 식각액을 이용한다. 제2 산화막 스페이서(16a)를 습식 식각에 의해 제거하면, 도 7에서 보듯 이, 질화막 패턴(18) 사이의 틈(20)에 의해 기판(10)의 표면이 노출된다
다음으로, 도 8에서 보듯이, 제2 질화막 패턴(18)을 식각 마스크로 사용하여, 틈(20)에 의해 노출된 기판(10)의 표면을 소정의 깊이로 식각하여 기판(10) 내부에 트랜치(20a)를 형성한다. 그리고 나서, 트랜치(20a)에 의해 노출된 기판(10) 표면(즉, 트랜치 20a의 내벽)을 산화시킨다. 이 산화 공정은 실리콘 산화 공정에 의해 수행되는 것이 바람직한데, 트랜치(20a)의 내벽의 실리콘이 산화하면서 트랜치(20a)를 채우게 된다(도 9 참조). 이렇게 형성된 산화막은 메모리 셀들을 절연시키는 소자 분리막(22)으로서 기능하게 된다.
계속해서, 도 10에서 보듯이, 제2 질화막 패턴(18)들 사이에 형성된 틈(20a)을 제3 산화막(24)으로 채운다. 이 때, 제3 산화막(24)은 갭필 특성이 좋은 화학기상증착을 이용하여 형성되며, 아울러 제2 질화막 패턴(18) 위에도 형성된다. 그리고, 제2 질화막 패턴(18) 위에 증착된 제3 산화막을 제거하기 위하여 평탄화 공정(에치백 또는 화학적 기계적 연마 공정)을 수행한 후, 산화막과의 식각 선택비가 높은 인산 용액을 사용하여 제2 질화막 패턴(18)을 선택적으로 제거하면, 도 11에서 보듯이, 제2 질화막 패턴(18)들 사이의 틈(20a)에 매립되었던 제3 산화막의 일부가 남게 되어, 한쌍의 스페이서(24a)가 형성된다.
마지막으로, 기판(10) 위 즉 산화막(12)의 상부와 제3 산화막 스페이서(24a)로 구분된 영역에 플로팅 게이트(26)를 형성한다. 이 공정은 먼저 다결정 실리콘층을 형성한 후, 제3 산화막 스페이서(24a)의 상단이 노출될 때까지 평탄화하는 방식으로 수행된다. 이렇게 하여 도 12에서와 같이 소자 분리막(22)와 플로팅 게이 트(26)의 측벽이 자기 정렬된 플로팅 게이트 어레이가 형성된다.
그 후, 제3 산화막 스페이서(24a)에 의해 절연된 플로팅 게이트 어레이(26) 위에 게이트간 절연막으로 사용되는 ONO 유전막(28) 및 다결정 실리콘으로 이루어진 콘트롤 게이트(30)을 형성하면 도 13과 같은 자기 정렬 플로팅 게이트 어레이를 포함하는 플래시 메모리 소자를 얻게 된다.
본 발명에 따르면, 소자 분리 영역을 디자인 룰에 따른 최소 선폭과 상관 없이 최소의 폭으로 형성할 수 있다. 따라서 플래시 메모리 셀의 고집적화를 꾀할 수 있다. 특히 본 발명에 따른 플래시 메모리 셀은 이웃하는 셀 사이에 형성된 소자 분리막은 열산화 방식으로 형성되어 있으므로 막질이 우수하다. 또한, 플로팅 게이트은 소자 분리막과 동일 공정을 통해 형성되며, 이를 통해 플로팅 게이트의 양 측벽이 소자 분리막에 자기 정렬된 플로팅 게이트 어레이를 얻을 수 있다.
본 발명에 따르면, 플로팅 게이트를 형성할 때 사진 공정의 최소 선폭 제한을 받지 않으므로, 고집적화된 플래시 메모리 셀 어레이를 형성할 수 있다. 특히, 본 발명에 따른 자기 정렬 플로팅 게이트 형성 방법은 셀 구조가 NOR형이든 NAND형이든 상관없이 적용할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (8)

  1. 플래시 메모리 소자용 자기 정렬 플로팅 게이트 어레이 형성 방법으로서,
    (a) 실리콘 반도체 기판 위에 제1 산화막 및 제1 질화막을 연속하여 형성하는 단계와,
    (b) 상기 제1 질화막을 식각하여 제1 질화막 패턴을 형성하는 단계와,
    (c) 상기 제1 질화막 패턴의 측벽에 제2 산화막 스페이서를 형성하는 단계와,
    (d) 상기 제1 질화막 패턴을 선택적으로 제거하는 단계와,
    (e) 상기 기판 위에 상기 제2 산화막 스페이서에 의해 분리된 복수의 제2 질화막 패턴을 형성하는 단계와,
    (f) 상기 복수의 제2 질화막 패턴 사이에 개재된 상기 제2 산화막 스페이서를 제거하여 상기 제2 질화막 패턴들 사이로 상기 기판의 표면을 노출시키는 단계와,
    (g) 상기 노출된 기판 표면을 소정의 깊이로 식각하여 상기 기판 내부에 트랜치를 형성하는 단계와,
    (h) 상기 노출된 기판 표면을 산화시켜 상기 트랜치 내부에 소자 분리막을 형성하는 단계와,
    (i) 상기 제2 질화막 패턴들 사이에 제3 산화막 스페이서를 형성하는 단계와,
    (j) 상기 제3 산화막 스페이서만을 남기고 제2 질화막 패턴을 선택적으로 제거하는 단계와,
    (k) 상기 기판 위에 상기 제3 산화막 스페이서에 의해 분리된 복수의 플로팅 게이트를 형성하는 단계를 포함하는 자기 정렬 플로팅 게이트 어레이 형성 방법.
  2. 제1항에서,
    상기 (b) 단계에서 형성되는 상기 제1 질화막 패턴은 이웃하는 2개의 메모리 셀의 활성 영역들 중에서 하나의 활성 소자 영역에만 형성되는 것을 특징으로 하는 자기 정렬 플로팅 게이트 어레이 형성 방법.
  3. 제1항에서,
    상기 (e) 단계는, 상기 기판의 위에 제2 질화막을 형성하는 단계와, 상기 제2 질화막의 상부를 상기 제2 산화막 스페이서의 상단이 노출될 때까지 평탄화하는 단계를 포함하는 것을 특징으로 하는 자기 정렬 플로팅 게이트 어레이 형성 방법.
  4. 제1항에서,
    상기 (f) 단계는 상기 산화막을 선택적으로 제거할 수 있는 습식 식각 공정 에 의해 수행되는 것을 특징으로 하는 자기 정렬 플로팅 게이트 어레이 형성 방법.
  5. 제1항에서,
    상기 (h) 단계는 산화 공정에 의해 수행되는 것을 특징으로 하는 자기 정렬 플로팅 게이트 어레이 형성 방법.
  6. 제1항에서,
    상기 (i) 단계는, 상기 제2 질화막 패턴들 사이의 간격을 메우도록 상기 기판 위에 제3 산화막을 형성하는 단계와, 상기 제3 산화막을 상기 제2 질화막 패턴이 노출될 때까지 평탄화하는 단계를 포함하는 것을 특징으로 하는 자기 정렬 플로팅 게이트 어레이 형성 방법.
  7. 제1항에서,
    상기 (k) 단계는, 상기 기판 위에 플로팅 게이트 형성막을 증착하는 단계와, 상기 플로팅 게이트 형성막을 상기 제3 산화막 스페이서가 노출될 때까지 평탄화하는 단계를 포함하는 것을 특징으로 하는 자기 정렬 플로팅 게이트 어레이 형성 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 따른 방법에 의해 형성된 자기 정렬 플로팅 게이트 어레이를 포함하는 플래시 메모리 소자로서,
    실리콘 기판의 산화 공정으로 형성된 복수의 소자 분리막; 및
    상기 복수의 소자 분리막에 의해 분리된 활성 소자 영역에 형성되고, 각각의 플로팅 게이트의 양 측벽이 상기 복수의 소자 분리막과 자기 정렬된 플로팅 게이트 어레이;를 포함하는 것을 특징으로 하는 플래시 메모리 소자.
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