KR100788371B1 - 플래시 메모리 소자 제조 방법 - Google Patents

플래시 메모리 소자 제조 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 있어서, 특히 ALD(Atomic Layer Deposition) 방법으로 형성한 스페이서를 이용하여 플래시 메모리 소자의 플로팅 게이트를 형성하는 플래시 메모리 소자의 제조 방법에 관한 것이다.
본 발명에 따른 플래시 메모리 소자의 제조 방법은, 반도체 기판 위에 폴리실리콘층을 형성하는 단계, 상기 폴리실리콘층 위에 소정의 간격으로 이격된 다수의 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴 위에 스페이서용 산화막을 형성하는 단계, 상기 스페이서용 산화막을 식각하여 상기 포토레지스트 패턴 각각의 양 측벽에 스페이서를 형성하는 단계, 상기 포토레지스트 패턴과 상기 스페이서를 식각저지막으로 사용하여 상기 폴리실리콘층을 식각함으로써, 다수의 폴리실리콘층 패턴을 형성하는 단계 및 상기 폴리실리콘층 패턴 위에 구비된 상기 포토레지스트 패턴과 상기 스페이서를 제거하는 단계를 포함하여 이루어진다.
ALD, CD, 스페이서, RIE

Description

플래시 메모리 소자 제조 방법{Methode for Menufacturing Flash Memory Device}
도 1a 내지 도1c는 종래의 플래시 메모리 소자를 형성하는 방법을 설명하기 위한 단면도.
도 2a 내지 도2e는 본 발명의 일실시예에 따른 플래시 메모리 소자를 형성하는 방법을 설명하는 단면도.
<도면의 주요 부호에 대한 설명>
201: 반도체 기판
202: 폴리실리콘층
203: 포토레지스트 패턴
204: 스페이서용 산화막
205: 스페이서
206: 폴리실리콘층 패턴
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로서, 좀 더 자세하 게는 ALD(Atomic Layer Deposition) 방법으로 형성한 스페이서를 이용하여 플래시 메모리 소자의 플로팅 게이트를 형성하는 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리는 전기적 데이터 고쳐쓰기가 가능한 일종의 PROM(Programable ROM)이다. 플래시 메모리는, 메모리 셀이 1개의 트랜지스터로 이루어져 셀 면적이 작은 반면 자외선으로 일괄 소거해야 하는 EPROM(Erasable PROM)과, 전기적 소거가 가능하지만 셀이 2개의 트랜지스터로 이루어져 셀 면적이 큰 단점을 지닌 EEPROM(Electrically Erasable PROM)을 조합하여, 1개의 트랜지스터로서 EPROM의 프로그램 입력 방법과 EEPROM의 소거 방법을 수행하도록 만든 소자이며, 그 정확한 명칭은 플래시 이이피롬(Flash EEPROM)이다. 이러한 플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.
플래시 메모리는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. 병렬 구조인 NOR형 플래시 메모리는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있으며, 직렬 구조인 NAND형 플래시 메모리는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점이 있다.
또한, 플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿 게이트형으로 나눌 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수도 있다. 이 중에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러싸인 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.
이하에서는 도 1a 내지 도1c를 참조하여, 종래의 플래시 메모리 소자의 플로팅 게이트 형성 방법을 설명한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(101) 위에 폴리실리콘층(102)과 하드 마스크(103)를 순차적으로 형성한 후, 반도체 기판(101) 및 폴리실리콘층(102)을 포함한 하드 마스크(103)의 전면에 포토레지스트 막을 도포한다. 이어, 포토레지스트 막을 패터닝하는 공정을 수행하여 다수의 포토레지스트 패턴(104)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 포토레지스트 패턴(104)을 식각 저지막으로 사용하여 반도체 기판(101)을 포함한 폴리실리콘층(102) 위의 하드 마스크(103)를 식각하여 다수의 하드 마스크 패턴(105)을 형성한다. 이어, 하드 마스크 패턴(105) 위의 포토레지스트 패턴(104)을 애싱(ashing) 공정을 통해 제거한다.
또한, 하드 마스크 패턴(105) 측벽에 TEOS(Tetra Ethyl Ortho Silicate)를 이용한 스페이서(미도시)를 형성하여 이용할 수 있다.
다음으로, 도 1c에 도시된 바와 같이, 하드 마스크 패턴(105)을 식각 저지막으로 사용하여 반도체 기판(101) 위의 폴리실리콘층(102)을 식각하여 다수의 폴리 실리콘층 패턴(106)을 형성한다. 그 후에, 폴리 실리콘층 패턴(106) 상에 잔류하는 스페이서 또는 하드 마스크 패턴(105)을 제거함으로써, 플래시 메모리 소자의 플로팅 게이트를 형성하게 된다.
상술한 방법에 의해 형성된 플로팅 게이트는 만들어지는 과정에서 여러 가지 복잡한 공정 예컨대, 포토리소그래피 공정, 하드 마스크 패턴 공정 및 스페이서 형성 공정 등을 통해 형성될 수 있다.
이러한 복잡한 공정과정을 이용하여 플래시 메모리 소자를 제조하는 것은 전체적인 수율 및 생산성을 떨어뜨리는 문제를 초래하게 된다.
삭제
본 발명은 상술한 문제를 해결하기 위하여 창안된 것으로서, 플래시 메모리 소자의 생산성을 향상시키기 위하여 플래시 메모리 소자를 제조하는 과정에서 플로팅 게이트 형성시 공정 단계를 간소화함으로써 플래시 메모리 소자의 수율 및 원가 절감을 향상시키는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 플로팅 게이트를 형성하는 과정에서 공정 방법이 보다 개선됨으로써 플로팅 게이트의 CD(Critical Dimention 이하, CD라함)를 소정의 nm 수준으로 정교하게 조절함으로써, 반도체 소자의 고집적화를 향상시킬 수 있는 플래시 메모리 소자의 형성방법을 제공하는 것이다.
삭제
상기한 목적을 달성하기 위한 본 발명의 일실시 예에 따른 플래시 메모리 소자의 형성 방법의 일 특징은, 반도체 기판 위에 폴리실리콘층을 형성하는 단계, 상기 폴리실리콘층 위에 소정의 간격으로 이격된 다수의 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴 위에 스페이서용 산화막을 형성하는 단계, 상기 스페이서용 산화막을 식각하여 상기 포토레지스트 패턴 각각의 양 측벽에 스페이서를 형성하는 단계, 상기 포토레지스트 패턴과 상기 스페이서를 식각저지막으로 사용하여 상기 폴리실리콘층을 식각함으로써, 다수의 폴리실리콘층 패턴을 형성하는 단계, 상기 폴리실리콘층 패턴 위에 구비된 상기 포토레지스트 패턴과 상기 스페이서를 제거하는 단계를 포함한다.
보다 바람직하게, 상기 스페이서용 산화막은 ALD(Atomic Layer Deposition) 방법을 이용하여 형성한다.
보다 바람직하게, 상기 스페이서용 산화막은 Al2O3의 옥사이드(Oxide) 물질을 이용하여 형성한다.
보다 바람직하게, 상기 다수의 폴리실리콘층 패턴은 RIE(Reactive Ion Etcher) 방법을 이용하여 형성한다.
보다 바람직하게, 상기 다수의 폴리실리콘층 패턴의 CD는 90nm 이하이다.
보다 바람직하게, 상기 포토레지스트 패턴과 상기 스페이서는 애싱공정 및 세정공정을 통해 제거한다.
이하에서는 첨부한 도면을 참조하여 본 발명의 일실시예에 따른 플래시 메모리 소자의 형성 방법을 자세히 설명한다.
먼저, 도 2a를 참조하면, 본 발명의 일실시예에 따라 전하를 저장하는 기능을 하는 플로팅 게이트를 형성하기 위하여 반도체 기판(201) 위에 폴리실리콘층(202)을 형성한다.
이어서, 폴리실리콘층(202) 위에 포토레지스트 막을 도포한 후, 사진 공정 및 식각 공정을 포함하는 패터닝 공정을 수행하여 소정의 간격만큼 이격된 다수의 포토레지스트 패턴(203)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 패터닝 공정에 의해 형성된 포토레지스트 패턴(203)의 표면에 스페이서용 산화막(204)을 형성한다. 이때, 스페이서용 산화막(204)은 원자층 증착(Atomic Layer Deposition: ALD 이하, ALD라 함) 방법을 이용하여 형성할 수 있다. 여기서, ALD 방법은 탁월한 스텝 커버리지를 구현할 수 있으며 패턴의 밀집도나 패턴 형성 위치에 관계없이 소정의 스텝 커버리지를 확보할 수 있는 증착 방법이다. 그리하여, 포토레지스트 패턴(203)의 상면 및 측벽에 균일한 스페이서용 산화막이 형성될 수 있다.
또한, 스페이서용 산화막(204)은 Al2O3 등의 옥사이드(Oxide) 물질을 이용하여 형성하는 것이 바람직하다.
한편, ALD 방법은 증착 공정 자체가 낮은 온도에서 수행될 수 있어 포토레지스트 패턴들(203) 표면에 직접 증착했을 때, 필링(Peeling) 등의 문제가 발생하는 것을 억제할 수 있다.
다음으로, 도 2c에 도시된 바와 같이, 반도체 기판(201) 및 폴리실리콘층(202)를 포함한 포토레지스트 패턴(203) 표면에 형성된 스페이서용 산화막(204)을 블랭크 식각(Blank Etch) 방법을 이용하여 식각함으로써 포토레지스트 패턴(203) 각각의 양 측벽에 스페이서(205)를 형성한다.
이어서, 도 2d에서 보듯이, 포토레지스트 패턴(203)과 포토레지스트 패턴(203) 측벽에 형성된 스페이서(205)를 식각 저지막으로 사용하여, 폴리실리콘층(202)를 식각함으로써 다수의 폴리실리콘층 패턴(206)을 형성한다. 이때, 폴리실리콘층 패턴(206)은 반응 이온 식각(Reactive Ion Etch: RIE) 공정을 이용하여 형성할 수 있다.
다음으로, 도 2e에 도시된 바와 같이, 폴리실리콘층 패턴(206)을 형성한 후, 폴리실리콘층 패턴(206) 위에 식각 저지막으로 사용했던 포토레지스트 패턴(203)과 스페이서(205)를 제거한다. 이때, 포토레지스트 패턴(203)과 스페이서(205)는 애싱(Ashing) 및 세정 공정을 통해 제거할 수 있다.
이와 같은 방법으로 형성된 다수의 폴리실리콘층 패턴(206)은 90nm 이하의 정교한 CD를 구현함으로써 플래시 메모리 소자의 고집적화를 향상시킬 수 있다.
지금까지 본 발명의 구체적인 구현 예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현 예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
삭제
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 소자의 형성방법은, 플래시 메모리 소자의 플로팅 게이트를 제작하는 과정에서 폴리실리콘층 패턴 형성시, 폴리실리콘층의 식각 저지막으로 포토레지스트 패턴을 사용하되, ALD 방법을 이용하여 포토레지스트 패턴 표면에 직접 스페이서를 형성하여 폴리실리콘층에 대해 포토레지스트 패턴과 스페이서를 식각 저지막으로 사용함으로써 공정 단계가 간소화되어 생산성을 향상시킬 수 있다.
또한, ADL 방법을 이용하여 구비된 스페이서를 식각 저지막으로 사용함으로써 플로팅 게이트의 CD를 보다 정교하게 조절하여 공정 능력을 향상시킬 수 있다.

Claims (6)

  1. 반도체 기판 위에 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 위에 소정의 간격으로 이격된 다수의 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴 위에 스페이서용 산화막을 형성하는 단계;
    상기 스페이서용 산화막을 식각하여 상기 포토레지스트 패턴 각각의 양 측벽에 스페이서를 형성하는 단계;
    상기 포토레지스트 패턴과 상기 스페이서를 식각저지막으로 사용하여 상기 폴리실리콘층을 식각함으로써, 다수의 폴리실리콘층 패턴을 형성하는 단계; 및
    상기 폴리실리콘층 패턴 위에 구비된 상기 포토레지스트 패턴과 상기 스페이서를 제거하는 단계를 포함하여 이루어지는 플래시 메모리 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 스페이서용 산화막은 ALD(Atomic Layer Deposition) 방법을 이용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 스페이서용 산화막은 Al2O3의 옥사이드(Oxide) 물질을 이용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 다수의 폴리실리콘층 패턴은 RIE(Reactive Ion Etcher) 방법을 이용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 다수의 폴리실리콘층 패턴의 CD는 90nm 이하인 것을 특징으로 하는 플래시 메모리 소자의 형성 방법.
  6. 제 1 항에 있어서,
    상기 포토레지스트 패턴과 상기 스페이서는 애싱공정 및 세정공정을 통해 제거하는 것을 특징으로 하는 플래시 메모리 소자의 형성 방법.
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