KR20050058849A - 비휘발성 메모리 소자의 제조 방법 - Google Patents
비휘발성 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20050058849A KR20050058849A KR1020030090831A KR20030090831A KR20050058849A KR 20050058849 A KR20050058849 A KR 20050058849A KR 1020030090831 A KR1020030090831 A KR 1020030090831A KR 20030090831 A KR20030090831 A KR 20030090831A KR 20050058849 A KR20050058849 A KR 20050058849A
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- film
- region
- silicon
- high voltage
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
Abstract
본 발명의 비휘발성 메모리 소자의 제조 방법은 로직, 고전압 영역 및 셀 영역에 실리콘막과 제 1 산화막을 형성하고, 로직 영역의 제 1 산화막을 제거 공정 및 세정 공정을 진행한 후 2차 산화 공정으로 로직 영역에 제 2 산화막을 형성함으로써, 실리콘막으로 산화막을 블로킹하여 세정 용액에 의한 고전압 영역 및 셀 영역의 산화막 손실을 방지하여 게이트 산화막의 두께 감소에 따른 소자 동작의 안전성 저하를 방지할 뿐만 아니라,로직 영역의 2차 산화 공정시에 고전압 및 셀 영역의 실리콘막이 산화되도록 함으로써 산화 산화막/산화 산화막의 양질의 이중 구조의 산화막을 형성할 수 있다.
Description
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 세정 용액에 의한 고전압 영역 및 셀 영역의 산화막의 손실에 의한 게이트 산화막의 두께 감소를 방지함으로써 소자 동작을 안정화할 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리나 EEPROM은 전원의 공급을 중단하여도 기록상태를 유지할 수 있는 메모리 소자로, 일반적인 모스 트랜지스터 구조에 전하를 축적할 수 있는 플로팅게이트(Floating gate)를 포함하고 있다. 즉, 상기 비휘발성 플래시 메모리 소자에 있어서는 반도체 기판 상에 터널 산화막이라고 불리는 얇은 게이트 산화막을 개재하여 플로팅 게이트가 형성되어 있고, 상기 플로팅게이트 상부에 게이트 층간 유전막을 개재하여 콘트롤 게이트(Control gate) 전극이 형성되어 있다. 따라서, 상기 플로팅 게이트는 상기 터널 산화막 및 상기 게이트 층간 유전막에 의해 상기 반도체 기판 및 상기 콘트롤 게이트 전극과 전기적으로 절연이 되어 있다.
상술한 비휘발성 메모리 소자의 데이타 기입(program) 방법은 FN 터널링(Fowler-Nordheim tunneling)을 이용하는 방법과 열전자 주입방법(Hot Electron Injection)을 이용하는 방법이 있다. 이중, FN 터널링(Fowler-Nordheim tunneling)을 이용하는 방법은 플래시 메모리의 콘트롤 게이트 전극에 고전압을 인가함으로써 터널 산화막에 고전계가 인가되고, 상기 고전계에 의해 반도체 기판의 전자가 상기 터널 산화막을 통과하여 플로팅게이트에 주입됨으로써, 데이터가 기입되는 방식이다.
상기 플래시 소자의 경우 정보를 소거하기 위하여 플로팅 게이트에서 전자를 빼내는 경우 원하는 것보다 많은 양이 빠져나가 발생하는 과소거(Over erase)문제가 발생하고, 상기 EEPROM 소자의 경우 선택 트랜지스터의 게이트 길이 조정이 어려운 공정상의 문제점이 있다.
최근에는 선택 트랜지스터의 길이가 공정시 변화되는 것을 보완하고 일정 길이를 갖도록 하기 위하여 최근에는 자기 정렬 선택 게이트 EEPROM(Self-align Select Gate EEPROM) 구조를 이용한다. 이러한 구조의 EEPROM에서는 셀의 터널 산화막, 프로그램/소거에 사용되는 고전압용 게이트 산화막, 로직 트랜지스터의 게이트 산화막의 최소 세가지의 게이트 산화막을 사용한다.
이 경우 터널 산화막과 로직 트랜지스터의 게이트 산화막 형성 후에 폴 리가 형성되므로 산화막의 두께는 변화가 없으나, 고전압용 게이트 산화막의 경우 자기 정렬 게이트 EEPROM 구조에서는 셀의 플로팅 게이트를 감싸는 IPD(Inter-Poly Dielectric) 일부분으로 고전압용 게이트 산화막을 사용하여 만들어지는데, 셀의 플로팅 게이트가 형성된 후 웰 형성 공정 및 로직 영역의 고전압용 게이트 산화막 제거 공정이 진행되면 이미 증착된 고전압용 게이트 산화막은 세정 용액에 의해 감소된다. 이때, 감소되는 양은 세정 용액의 농도에 따라 달라지며 일반적으로 세정 용액은 시간에 따라 농도가 변하므로, 초기 설정된 세정 용액의 농도를 일정하게 유지하기 어려워 고전압용 게이트 산화막의 두께가 변화되어 결국 EEPROM 소자의 동작 특성이 불안정한 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 고전압 영역과 셀 영역의 산화막을 실리콘막으로 블로킹하고, 로직 영역의 산화막 및 실리콘막을 제거한 후 세정 공정을 진행한 다음 2차 산화 공정을 진행함으로써, 고전압 영역 산화막의 두께 감소를 방지하여 동작 특성이 안정된 소자를 구현할 수 있도록 하는 비휘발성 메모리 소자의 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판에 로직 영역, 고전압 영역 및 셀 영역을 분리하는 단계와; 상기 실리콘 기판 전면에 터널 산화막과, 플로팅 게이트 폴리 및 IPD를 증착한 후 패터닝 공정으로 셀 플로팅 게이트를 형성하는 단계와; 상기 셀 플로팅 게이트 측벽에 스페이서를 형성한 후 산화 공정을 진행하여 제 1 산화막을 형성하는 단계와; 상기 제 1 산화막 상에 실리콘막을 형성하고, 고전압 및 셀 영역을 포토레지스트 패턴으로 블로킹 하는 단계와; 상기 로직 영역의 실리콘막 및 제 1 산화막을 제거하는 단계와; 상기 고전압 영역 및 셀 영역을 블로킹시킨 포토레지스트 패턴을 제거한 후에 세정 공정을 진행하는 단계와; 상기 세정 공정을 진행한 결과물 전면에 산화 공정을 진행하여 로직 영역에 제 2 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
상기 본 발명에 의한 비휘발성 메모리 소자의 제조 방법에 의하면, 고전압 영역과 셀 영역의 제 1 산화막을 실리콘막으로 블로킹하고, 로직 영역의 제 1 산화막 제거 및 세정 공정을 진행함으로써 세정 용액에 의해 제 1 산화막이 손실되지 않도록 하며, 고전압 영역과 셀 영역에 산화 산화막/산화 산화막의 이중 구조의 산화막을 형성함으로써 기존의 산화 산화막/증착 산화막 보다 양질의 산화막을 형성할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도1a 내지 도1e는 본 발명에 의한 비휘발성 메모리 소자 제조 방법을 순차적으로 나타낸 공정 단면도이다.
우선, 실리콘 기판(100)에 통상의 소자 분리 공정으로 소자 분리막(102)을 형성하여 로직 영역(A), 고전압 영역(B) 및 셀 영역(C)을 분리한다. 그리고, 셀 영역만 오픈 되도록 포토레지스트 패턴(미도시함)을 형성한 후에 셀 영역에 웰 임플란트 공정을 진행한다.
이어서, 실리콘 기판 전면에 터널 산화막(104)을 형성하고 제 1 폴리실리콘(106)과 IPD(Inter-Poly Dielectric : 108) 및 플로팅 게이트의 식각 베리어막(110)으로 이용될 산화막을 증착하고, 플로팅 게이트 패터닝을 위한 포토레지스트 패턴(PR1)을 도1a에 도시된 바와 같이 셀 영역(C) 상에 형성한다. 이때, 상기 IPD막은 ONO 구조로 형성하거나, ALD 방식의 Al2O3막으로 형성하는 것이 바람직하다.
그리고 나서, 상기 포토레지스트 패턴(PR1)을 이용한 식각 공정으로 셀 영역(C)에 플로팅 게이트를 패터닝하고, Nitride나 Al2O3등의 IPD를 증착하고 패터닝없이 식각하여 도1b에 도시된 바와 같이 플로팅 게이트 측벽에 스페이서(112)를 형성한다.
그런 다음, 상기 식각 베리어막(110)을 제거한 후에 도1c에 도시된 바와 같이 제 1 산화막(114) 및 실리콘막(116)을 형성하고, 고전압 영역(B)과 셀 영역(C)을 포토레지스트 패턴(PR2)으로 블로킹한다. 이때, 제 1 산화막의 두께는 100~250Å이 되도록 하고, 상기 실리콘막은 언도프트 비정질 실리콘막으로 30~100Å의 두께가 되도록 한다.
이어서, 상기 로직 영역(A)의 실리콘막(116) 및 제 1 산화막(114)을 제거하고, 상기 고전압 영역(B) 및 셀 영역(C)을 블로킹시킨 포토레지스트 패턴(PR2)을 제거한 후에 세정 공정을 진행한다. 이때, 상기 실리콘막(116)은 건식 식각으로, 상기 제 1 산화막은 HF가 포함된 습식 식각 용액으로 제거하거나, 상기 실리콘막 및 제 1 산화막 모두 CF4와 O2가 포함된 가스로 건식하여 제거 또는 실리콘막과 제 1 산화막 모두 HF가 포함된 습식 식각액을 이용하여 식각할 수 있다. 상기 고전압 영역과 셀 영역의 산화막(114)은 실리콘막(116)에 덮혀 있기 때문에 세정 용액에 의해 손실되지 않는다.
그리고 나서, 상기 결과물 전면에 산화 공정을 진행하여 로직 영역에 제 2 산화막(118)을 20~70Å의 두께로 형성한다. 이때, 상기 산화 공정시 고전압 영역과 셀 영역의 남은 실리콘이 산화되어 산화 공정에 의한 산화막/산화된 산화막의 이중 구조로 형성됨으로써, 기존의 산화된 산화막/증착 산화막의 이중 구조보다 양질의 게이트 산화막을 형성할 수 있다.
상기 제 2 산화막을 형성한 후에 도1d에 도시된 바와 같이 제 2 폴리실리콘(120)을 전면에 증착하고 게이트 패턴용 포토레지스트 패턴(PR3)을 로직, 고전압 영역 및 셀 영역에 형성한다.
상기 포토레지스트 패턴(PR3)을 이용한 식각 공정을 진행함으로써, 도1e에 도시된 바와 같이 로직 및 고전압 영역에 게이트(122, 124)가 형성되도록 하고, 셀 영역에 콘트롤 게이트(120')가 형성되도록 한다.
이후, 후속 공정으로 통상의 소오스/드레인 접합 및 금속 배선 공정을 진행하여 자기 정렬 선택 게이트(Self-align Select Gate) EEPROM을 제조한다.
이와 같은 본 발명에 의한 비휘발성 메모리 소자의 제조 방법에 의하면, 고전압 영역과 셀 영역의 제 1 산화막을 실리콘막으로 블로킹하고, 로직 영역의 제 1 산화막 제거 및 세정 공정을 진행함으로써 세정 용액에 의해 제 1 산화막이 손실되지 않으며, 고전압 영역과 셀 영역에 산화 산화막/산화 산화막의 이중 구조의 산화막을 형성함으로써 기존의 산화 산화막/증착 산화막 보다 양질의 산화막을 형성할 수 있다.
상기한 바와 같이 본 발명은 고전압 영역 및 셀 영역의 산화막이 습식 용액에 의해 두께 손실이 발생하지 않도록 함으로써, 게이트 산화막의 두께 조절이 용이한 이점이 있다.
또한, 산화막을 블로킹하고 있는 실리콘막을 산화시켜 산화 산화막/산화 산화막의 이중 구조의 산화막을 형성함으로써 양질의 산화막을 형성하여 기존에 비해 항복 전압 및 누설 전류 특성이 안정적인 소자를 형성할 수 있다.
도1a 내지 도1e는 본 발명에 의한 비휘발성 메모리 소자 제조 방법을 순차적으로 나타낸 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 102 : 소자 분리막
104 : 터널 산화막 106 : 플로팅 게이트 폴리
108 : IPD 110 : 식각 베리어막
112 : 스페이서 114 : 제 1 산화막
116 : 실리콘막 118 : 제 2 산화막
120 : 제 2 폴리실리콘
Claims (8)
- 실리콘 기판에 로직 영역, 고전압 영역 및 셀 영역을 분리하는 단계와;상기 실리콘 기판 전면에 터널 산화막과, 플로팅 게이트 폴리 및 IPD를 증착한 후 패터닝 공정으로 셀 플로팅 게이트를 형성하는 단계와;IPD를 증착하고 패터닝없이 식각하여 상기 셀 플로팅 게이트 측벽에 스페이서를 형성한 후 산화 공정을 진행하여 제 1 산화막을 형성하는 단계와;상기 제 1 산화막 상에 실리콘막을 형성하고, 고전압 및 셀 영역을 포토레지스트 패턴으로 블로킹 하는 단계와;상기 로직 영역의 실리콘막 및 제 1 산화막을 제거하는 단계와;상기 고전압 영역 및 셀 영역을 블로킹시킨 포토레지스트 패턴을 제거한 후에 세정 공정을 진행하는 단계와;상기 세정 공정을 진행한 결과물 전면에 산화 공정을 진행하여 로직 영역에 제 2 산화막을 형성하는 단계를포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 IPD는 ONO 구조 또는 ALD 방식의 Al2O3막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 제 1 산화막은 100~250Å인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 실리콘막은 언도프트 비정질 실리콘을 30~100Å 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 실리콘막과 제 1 산화막 제거 공정은 실리콘막은 건식 식각으로, 상기 제 1 산화막은 HF가 포함된 습식 용액으로 제거하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 실리콘막과 제 1 산화막 제거 공정은 CF3와 O2가 포함된 가스를 이용하여 건식 식각하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 실리콘막과 제 1 산화막 제거 공정은 HF가 포함된 습식 식각 용액으로 식각하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 제 2 산화막은 20~70Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030090831A KR101008222B1 (ko) | 2003-12-12 | 2003-12-12 | 비휘발성 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030090831A KR101008222B1 (ko) | 2003-12-12 | 2003-12-12 | 비휘발성 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050058849A true KR20050058849A (ko) | 2005-06-17 |
| KR101008222B1 KR101008222B1 (ko) | 2011-01-17 |
Family
ID=37252155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030090831A KR101008222B1 (ko) | 2003-12-12 | 2003-12-12 | 비휘발성 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101008222B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100788371B1 (ko) * | 2006-08-02 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자 제조 방법 |
| KR100880228B1 (ko) * | 2007-10-17 | 2009-01-28 | 주식회사 동부하이텍 | Ｓｏｎｏｓ 반도체 소자의 제조방법 |
| KR101147369B1 (ko) * | 2005-12-19 | 2012-05-22 | 매그나칩 반도체 유한회사 | 이이피롬의 고전압 소자 제조방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990004668A (ko) * | 1997-06-28 | 1999-01-25 | 김영환 | 반도체 소자의 듀열게이트절연막 형성방법 |
| KR100267400B1 (ko) * | 1998-09-11 | 2000-10-16 | 김규현 | 스플릿 게이트 제조 방법 |
| KR100277873B1 (ko) * | 1998-12-01 | 2001-01-15 | 김영환 | 반도체 소자의 제조 방법 |
| KR20030094439A (ko) * | 2002-06-04 | 2003-12-12 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
-
2003
- 2003-12-12 KR KR1020030090831A patent/KR101008222B1/ko active IP Right Grant
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101147369B1 (ko) * | 2005-12-19 | 2012-05-22 | 매그나칩 반도체 유한회사 | 이이피롬의 고전압 소자 제조방법 |
| KR100788371B1 (ko) * | 2006-08-02 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자 제조 방법 |
| KR100880228B1 (ko) * | 2007-10-17 | 2009-01-28 | 주식회사 동부하이텍 | Ｓｏｎｏｓ 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101008222B1 (ko) | 2011-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100719366B1 (ko) | 트렌치 소자분리막을 갖는 반도체 소자의 형성 방법 | |
| KR0136995B1 (ko) | 비휘발성메모리셀의제조방법 | |
| KR100771808B1 (ko) | Ｓｏｎｏｓ 구조를 갖는 플래시 메모리 소자 및 그것의제조 방법 | |
| KR100745957B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| US6743676B2 (en) | Method of forming a floating gate in a flash memory device | |
| US6977200B2 (en) | Method of manufacturing split-gate memory | |
| US20090096010A1 (en) | Nonvolatile memory device and fabrication method thereof | |
| KR20030088826A (ko) | 스플리트 게이트 메모리 장치 및 그 제조방법 | |
| US7829412B2 (en) | Method of manufacturing flash memory device | |
| KR20070080333A (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| US7408219B2 (en) | Nonvolatile semiconductor memory device | |
| KR100525448B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR101008222B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR20040055360A (ko) | 플래쉬 메모리의 제조방법 | |
| US6908813B2 (en) | Method of forming tiny silicon nitride spacer for flash EPROM by fully wet etching technology | |
| KR100325698B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR20070000216A (ko) | 비휘발성 메모리 셀 및 그 제조방법 | |
| KR100998968B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR20080001272A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100562742B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR101025925B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR20080039098A (ko) | 낸드 플래시 메모리 소자의 제조방법 | |
| KR20010004963A (ko) | 스택 게이트 플래쉬 이이피롬 셀의 제조 방법 | |
| KR100567350B1 (ko) | 비휘발성 메모리 소자의 제조방법 | |
| KR100800957B1 (ko) | 스플릿 게이트 구조의 플래시 메모리 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20131217 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20141222 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20151217 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20161220 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20171218 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20181218 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20191217 Year of fee payment: 10 |